JPH098144A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH098144A JPH098144A JP7153387A JP15338795A JPH098144A JP H098144 A JPH098144 A JP H098144A JP 7153387 A JP7153387 A JP 7153387A JP 15338795 A JP15338795 A JP 15338795A JP H098144 A JPH098144 A JP H098144A
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Abstract
(57)【要約】
【目的】本発明は、高耐圧と低耐圧のトランジスタが混
在する半導体装置において、さらに小型化を実現できる
構成と製造方法を提供する。 【構成】平坦部と少なくとも１つの凹部とが設けられた
主面を有する第１導電型のシリコン基板と、前記平坦部
の所定の領域と前記凹部を取り囲む様に形成された第１
導電型の素子分離領域と、前記凹部を取り囲む前記素子
分離領域内に設けられた第２導電型の第１のウェルと、
前記平坦部の所定の領域に前記素子分離領域で囲まれた
第２導電型の第２のウェルと、前記第１のウェル内に形
成された高耐圧トランジスタと、前記第２のウェル内に
形成された低耐圧トランジスタとを具備する。
在する半導体装置において、さらに小型化を実現できる
構成と製造方法を提供する。 【構成】平坦部と少なくとも１つの凹部とが設けられた
主面を有する第１導電型のシリコン基板と、前記平坦部
の所定の領域と前記凹部を取り囲む様に形成された第１
導電型の素子分離領域と、前記凹部を取り囲む前記素子
分離領域内に設けられた第２導電型の第１のウェルと、
前記平坦部の所定の領域に前記素子分離領域で囲まれた
第２導電型の第２のウェルと、前記第１のウェル内に形
成された高耐圧トランジスタと、前記第２のウェル内に
形成された低耐圧トランジスタとを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に低耐圧トランジスタと高耐圧トランジスタが混在した
半導体装置およびその製造方法に関する。
に低耐圧トランジスタと高耐圧トランジスタが混在した
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来低耐圧トランジスタ（例えば５Ｖ
系）と高耐圧トランジスタ（例えば３０Ｖ系）とを混在
させたバイポーラ型集積回路が知られている。この種の
集積回路の代表的な断面構造は、図６に示すように構成
されている。即ちＰ型基板１０１上に高耐圧トランジス
タ１０２と低耐圧トランジスタ１０３がＰ+ 型素子分離
領域１０４によって分離されて形成されている。高耐圧
トランジスタ１０２は、Ｐ型基板１０１の表面に埋め込
まれたＮ+ 型埋め込み拡散層１０５およびＰ型基板１０
１上に形成されたエピタキシャル層によるＮ- 型コレク
タ１０６、このコレクタ１０６の表面に順次形成された
Ｐ- 型ベース１０７、Ｎ+ 型エミッタ１０８により構成
されている。埋め込み拡散層１０５は、Ｎ+ 型コレクタ
引き出し層１０９によりエピタキシャル層（コレクタ
層）１０６の表面まで導出されている。
系）と高耐圧トランジスタ（例えば３０Ｖ系）とを混在
させたバイポーラ型集積回路が知られている。この種の
集積回路の代表的な断面構造は、図６に示すように構成
されている。即ちＰ型基板１０１上に高耐圧トランジス
タ１０２と低耐圧トランジスタ１０３がＰ+ 型素子分離
領域１０４によって分離されて形成されている。高耐圧
トランジスタ１０２は、Ｐ型基板１０１の表面に埋め込
まれたＮ+ 型埋め込み拡散層１０５およびＰ型基板１０
１上に形成されたエピタキシャル層によるＮ- 型コレク
タ１０６、このコレクタ１０６の表面に順次形成された
Ｐ- 型ベース１０７、Ｎ+ 型エミッタ１０８により構成
されている。埋め込み拡散層１０５は、Ｎ+ 型コレクタ
引き出し層１０９によりエピタキシャル層（コレクタ
層）１０６の表面まで導出されている。
【０００３】一方低耐圧トランジスタ１０３は、Ｐ型基
板１０１の表面に埋め込まれたＮ+型埋め込み拡散層１
１０およびＰ型基板１０１上に形成されたエピタキシャ
ル層によるＮ- 型コレクタ１１１、このコレクタ１１１
の表面に順次形成されたＰ-型ベース１１２、Ｎ+ 型エ
ミッタ１１３により構成されている。埋め込み拡散層１
１０は、Ｎ+ 型コレクタ引き出し層１１４によりエピタ
キシャル層（コレクタ層）１１１の表面まで導出されて
いる。
板１０１の表面に埋め込まれたＮ+型埋め込み拡散層１
１０およびＰ型基板１０１上に形成されたエピタキシャ
ル層によるＮ- 型コレクタ１１１、このコレクタ１１１
の表面に順次形成されたＰ-型ベース１１２、Ｎ+ 型エ
ミッタ１１３により構成されている。埋め込み拡散層１
１０は、Ｎ+ 型コレクタ引き出し層１１４によりエピタ
キシャル層（コレクタ層）１１１の表面まで導出されて
いる。
【０００４】この高耐圧トランジスタ１０２と、低耐圧
トランジスタ１０３は、同時に形成されるが、素子分離
領域１０４の深さは高耐圧トランジスタ１０２に必要な
耐圧を満足するエピタキシャル層１０６の厚さで決定さ
れるため、その耐圧に応じて深く形成される。素子分離
領域１０４は拡散で形成されるので、その深さが大きい
場合には横方向の拡散も大きくなる。一方トランジスタ
の耐圧を確保するためには、素子分離領域１０４とベー
ス領域１０７あるいは１１２との間の距離は、ベース領
域１０７の下面と埋め込み拡散層１０５の上面との距
離、あるいはベース領域１１２の下面と埋め込み拡散層
１１０の上面との距離以上にそれぞれとる必要がある。
これは素子サイズの増大を招き、集積回路の小型化の妨
げとなっていた。
トランジスタ１０３は、同時に形成されるが、素子分離
領域１０４の深さは高耐圧トランジスタ１０２に必要な
耐圧を満足するエピタキシャル層１０６の厚さで決定さ
れるため、その耐圧に応じて深く形成される。素子分離
領域１０４は拡散で形成されるので、その深さが大きい
場合には横方向の拡散も大きくなる。一方トランジスタ
の耐圧を確保するためには、素子分離領域１０４とベー
ス領域１０７あるいは１１２との間の距離は、ベース領
域１０７の下面と埋め込み拡散層１０５の上面との距
離、あるいはベース領域１１２の下面と埋め込み拡散層
１１０の上面との距離以上にそれぞれとる必要がある。
これは素子サイズの増大を招き、集積回路の小型化の妨
げとなっていた。
【０００５】
【発明が解決しようとする課題】上記のように、高耐圧
トランジスタと低耐圧トランジスタとを同一基板上に同
時に形成する場合は、エピタキシャル層の厚さが高耐圧
トランジスタの耐圧によって決まることから、エピタキ
シャル層の厚さを厚くする必要があった。このため素子
分離領域が深くなるとともにその横方向の広がりも大き
くなっていた。また所要の耐圧を確保するためには、素
子分離領域とベース領域との距離も充分にとる必要があ
った。これは集積回路の小型化を制限する一つの要因に
なっていた。本発明の目的は、上記問題を解決し、小型
でかつ所要の耐圧を確保できる半導体装置を提供するこ
とにある。
トランジスタと低耐圧トランジスタとを同一基板上に同
時に形成する場合は、エピタキシャル層の厚さが高耐圧
トランジスタの耐圧によって決まることから、エピタキ
シャル層の厚さを厚くする必要があった。このため素子
分離領域が深くなるとともにその横方向の広がりも大き
くなっていた。また所要の耐圧を確保するためには、素
子分離領域とベース領域との距離も充分にとる必要があ
った。これは集積回路の小型化を制限する一つの要因に
なっていた。本発明の目的は、上記問題を解決し、小型
でかつ所要の耐圧を確保できる半導体装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、平坦部と少なくとも１つの
凹部とが設けられた主面を有する第１導電型のシリコン
基板と、前記シリコン基板の主面上で、前記平坦部の所
定の領域と前記凹部を取り囲む様に形成された第１導電
型の素子分離領域と、前記シリコン基板の主面上で、前
記凹部を取り囲む前記素子分離領域内に設けられた第２
導電型の第１のウェルと、前記シリコン基板の主面上
で、前記平坦部の所定の領域に前記素子分離領域で囲ま
れた第２導電型の第２のウェルと、前記第１のウェルを
コレクタとし、前記第１のウェルの表面に形成された第
１導電型のベース領域と、このベース領域内に設けられ
た第２導電型のエミッタ領域からなる第１のトランジス
タと、前記第２のウェルをコレクタとし、前記第２のウ
ェルの表面に形成された第１導電型のベース領域と、こ
のベース領域内に設けられた第２導電型のエミッタ領域
からなる第１のトランジスタとを具備することを特徴と
する。
に、本発明の半導体装置は、平坦部と少なくとも１つの
凹部とが設けられた主面を有する第１導電型のシリコン
基板と、前記シリコン基板の主面上で、前記平坦部の所
定の領域と前記凹部を取り囲む様に形成された第１導電
型の素子分離領域と、前記シリコン基板の主面上で、前
記凹部を取り囲む前記素子分離領域内に設けられた第２
導電型の第１のウェルと、前記シリコン基板の主面上
で、前記平坦部の所定の領域に前記素子分離領域で囲ま
れた第２導電型の第２のウェルと、前記第１のウェルを
コレクタとし、前記第１のウェルの表面に形成された第
１導電型のベース領域と、このベース領域内に設けられ
た第２導電型のエミッタ領域からなる第１のトランジス
タと、前記第２のウェルをコレクタとし、前記第２のウ
ェルの表面に形成された第１導電型のベース領域と、こ
のベース領域内に設けられた第２導電型のエミッタ領域
からなる第１のトランジスタとを具備することを特徴と
する。
【０００７】また、前記第１導電型のシリコン基板の主
面内で、前記第１および第２のウェルに接する面に、高
不純物濃度の第２導電型の第１の拡散層をさらに具備す
ることが望ましい。
面内で、前記第１および第２のウェルに接する面に、高
不純物濃度の第２導電型の第１の拡散層をさらに具備す
ることが望ましい。
【０００８】さらに前記高不純物濃度の第２導電型の第
１の拡散層に接続され、前記第１および第２のウェルを
貫通して前記第１及び第２のウェルの表面に露出する第
２導電型の第２の拡散層をさらに具備することが望まし
い。
１の拡散層に接続され、前記第１および第２のウェルを
貫通して前記第１及び第２のウェルの表面に露出する第
２導電型の第２の拡散層をさらに具備することが望まし
い。
【０００９】また、本発明の半導体装置の製造方法は、
第１導電型のシリコン基板の主面に、少なくとも１つの
凹部を形成する工程と、前記凹部を含めた前記シリコン
基板の主面に、酸化膜を形成する工程と、前記シリコン
基板の所定の領域の酸化膜と、前記凹部の底面の１部の
酸化膜を除去して不純物拡散のための開口部を形成する
工程と、前記開口部より第２導電型の不純物を拡散して
高不純物濃度の第１の拡散層を形成する工程と、前記酸
化膜を除去した後、前記シリコン基板の前記主面に第２
導電型の半導体層を形成する工程と、前記第２導電型の
半導体層の表面をラッピングして所定の膜厚に形成する
工程と、前記所定の領域と前記凹部を取り囲む様に、第
１導電型の素子分離領域を形成する工程と、前記素子分
離領域に囲まれた第２導電型の半導体領域の中にそれぞ
れトランジスタを形成する工程とを具備する。
第１導電型のシリコン基板の主面に、少なくとも１つの
凹部を形成する工程と、前記凹部を含めた前記シリコン
基板の主面に、酸化膜を形成する工程と、前記シリコン
基板の所定の領域の酸化膜と、前記凹部の底面の１部の
酸化膜を除去して不純物拡散のための開口部を形成する
工程と、前記開口部より第２導電型の不純物を拡散して
高不純物濃度の第１の拡散層を形成する工程と、前記酸
化膜を除去した後、前記シリコン基板の前記主面に第２
導電型の半導体層を形成する工程と、前記第２導電型の
半導体層の表面をラッピングして所定の膜厚に形成する
工程と、前記所定の領域と前記凹部を取り囲む様に、第
１導電型の素子分離領域を形成する工程と、前記素子分
離領域に囲まれた第２導電型の半導体領域の中にそれぞ
れトランジスタを形成する工程とを具備する。
【００１０】さらに前記開口部より第２導電型の不純物
を拡散して高不純物濃度の第１の拡散層を形成する工程
の後に、前記第１の拡散層より前記第２導電型の半導体
層の表面に露出する第２導電型の第２の拡散層を形成す
る工程を更に具備することが望ましい。
を拡散して高不純物濃度の第１の拡散層を形成する工程
の後に、前記第１の拡散層より前記第２導電型の半導体
層の表面に露出する第２導電型の第２の拡散層を形成す
る工程を更に具備することが望ましい。
【００１１】
【作用】高耐圧トランジスタ部の高濃度埋込み拡散層を
基板に設けた凹部の中に設け、所要の耐圧に合わせてエ
ピタキャル層の厚さを決定する。低耐圧トランジスタ部
のエピタキャル層の厚さは高耐圧トランジスタ部のエピ
タキャル層の厚さより小さくなるが、その差は耐圧差に
応じて前記凹部の深さで調節できる。
基板に設けた凹部の中に設け、所要の耐圧に合わせてエ
ピタキャル層の厚さを決定する。低耐圧トランジスタ部
のエピタキャル層の厚さは高耐圧トランジスタ部のエピ
タキャル層の厚さより小さくなるが、その差は耐圧差に
応じて前記凹部の深さで調節できる。
【００１２】素子分離層の深さは低耐圧トランジスタ部
のエピタキシャル層の厚さに対応して従来より浅くでき
るので、分離層の横方向への拡散も小さくなり、また低
耐圧トランジスタのベース領域と素子分離領域との間の
距離も、低耐圧トランジスタのエピタキシャル層の厚さ
に応じて（即ち耐圧に応じて）小さくできるので集積回
路の小型化が達成できる。
のエピタキシャル層の厚さに対応して従来より浅くでき
るので、分離層の横方向への拡散も小さくなり、また低
耐圧トランジスタのベース領域と素子分離領域との間の
距離も、低耐圧トランジスタのエピタキシャル層の厚さ
に応じて（即ち耐圧に応じて）小さくできるので集積回
路の小型化が達成できる。
【００１３】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１に本発明の一実施例に係る半導体装置の断面図
を示す。即ちＰ型基板１１上に高耐圧トランジスタ１２
と低耐圧トランジスタ１３がＰ+ 型素子分離領域１４に
よって分離されたＮ型ウェル内に形成されている。高耐
圧トランジスタ１２は、Ｐ型基板１１の表面に設けられ
た凹部の中に形成されたＮ+ 型埋め込み拡散層１５、こ
の拡散層１５と基板１１の上に形成されたエピタキシャ
ル層によるＮ- 型コレクタ領域１６、このコレクタ領域
１６の表面に順次形成されたＰ- 型ベース領域１７、Ｎ
+ 型エミッタ領域１８により構成されている。Ｎ+ 型埋
め込み拡散層１５は、Ｎ+ 型コレクタ引き出し層１９に
よりエピタキシャル層（コレクタ領域）１６の表面まで
導出されている。
る。図１に本発明の一実施例に係る半導体装置の断面図
を示す。即ちＰ型基板１１上に高耐圧トランジスタ１２
と低耐圧トランジスタ１３がＰ+ 型素子分離領域１４に
よって分離されたＮ型ウェル内に形成されている。高耐
圧トランジスタ１２は、Ｐ型基板１１の表面に設けられ
た凹部の中に形成されたＮ+ 型埋め込み拡散層１５、こ
の拡散層１５と基板１１の上に形成されたエピタキシャ
ル層によるＮ- 型コレクタ領域１６、このコレクタ領域
１６の表面に順次形成されたＰ- 型ベース領域１７、Ｎ
+ 型エミッタ領域１８により構成されている。Ｎ+ 型埋
め込み拡散層１５は、Ｎ+ 型コレクタ引き出し層１９に
よりエピタキシャル層（コレクタ領域）１６の表面まで
導出されている。
【００１４】一方低耐圧トランジスタ１３は、Ｐ型基板
１１の表面に形成されたＮ+ 型埋め込み拡散層２０、こ
の拡散層２０およびＰ型基板１１上に形成されたエピタ
キシャル層によるＮ- 型コレクタ領域２１、このコレク
タ領域２１の表面に順次形成されたＰ- 型ベース領域２
２、Ｎ+ 型エミッタ領域２３により構成されている。Ｎ
+ 埋め込み型コレクタ領域２０は、Ｎ+ 型コレクタ引き
出し層２４によりエピタキシャル層（コレクタ領域）２
１の表面まで導出されている。
１１の表面に形成されたＮ+ 型埋め込み拡散層２０、こ
の拡散層２０およびＰ型基板１１上に形成されたエピタ
キシャル層によるＮ- 型コレクタ領域２１、このコレク
タ領域２１の表面に順次形成されたＰ- 型ベース領域２
２、Ｎ+ 型エミッタ領域２３により構成されている。Ｎ
+ 埋め込み型コレクタ領域２０は、Ｎ+ 型コレクタ引き
出し層２４によりエピタキシャル層（コレクタ領域）２
１の表面まで導出されている。
【００１５】この場合高耐圧トランジスタのベース領域
１７の下面と埋め込み拡散層１５の上面との距離ｔ1 と
低耐圧トランジスタ１３のベース領域２２と埋め込み拡
散層２０との距離ｔ2 とが、ｔ1 ＞ｔ2 となるように形
成されている。また素子分離層１４は低耐圧トランジス
タ部の基板１１上面のレベルに形成されているため、従
来よりも浅く狭くすることができる。従来は高耐圧トラ
ンジスタ部に合わせて深く形成していたため、その横方
向の広がりも大きかった。
１７の下面と埋め込み拡散層１５の上面との距離ｔ1 と
低耐圧トランジスタ１３のベース領域２２と埋め込み拡
散層２０との距離ｔ2 とが、ｔ1 ＞ｔ2 となるように形
成されている。また素子分離層１４は低耐圧トランジス
タ部の基板１１上面のレベルに形成されているため、従
来よりも浅く狭くすることができる。従来は高耐圧トラ
ンジスタ部に合わせて深く形成していたため、その横方
向の広がりも大きかった。
【００１６】また高耐圧トランジスタのベース領域１７
と素子分離領域１４と間の距離ｔ3は、耐圧を確保する
ために、ｔ3 ≧ｔ1 に形成されている。同様に低耐圧ト
ランジスタのベース領域２２と素子分離領域１４との間
の距離ｔ4 も、ｔ4 ≧ｔ2 となるように形成されるが、
ｔ2 が耐圧に応じて小さく設定してあるのでｔ4 も従来
に比べて小さくなっている。
と素子分離領域１４と間の距離ｔ3は、耐圧を確保する
ために、ｔ3 ≧ｔ1 に形成されている。同様に低耐圧ト
ランジスタのベース領域２２と素子分離領域１４との間
の距離ｔ4 も、ｔ4 ≧ｔ2 となるように形成されるが、
ｔ2 が耐圧に応じて小さく設定してあるのでｔ4 も従来
に比べて小さくなっている。
【００１７】次に本発明の半導体装置の製造方法につい
て説明する。図２乃至図４は製造工程を段階的に示した
半導体装置の断面図である。先ずＰ型シリコン基板１１
を用意して、その上面にフォトレジスト３０を塗布す
る。後に高耐圧トランジスタが形成される所定の領域に
第１の開口部３１を開口して、シリコン基板１１の上面
を反応性イオンエッチング装置を用いて所定の深さエッ
チング除去する（図２（ａ））。この深さは高耐圧部と
低耐圧部の耐圧差に応じて決定される。フォトレジスト
３０を除去した後、シリコン基板１１の上面に熱酸化膜
３２を形成する（図２（ｂ））。
て説明する。図２乃至図４は製造工程を段階的に示した
半導体装置の断面図である。先ずＰ型シリコン基板１１
を用意して、その上面にフォトレジスト３０を塗布す
る。後に高耐圧トランジスタが形成される所定の領域に
第１の開口部３１を開口して、シリコン基板１１の上面
を反応性イオンエッチング装置を用いて所定の深さエッ
チング除去する（図２（ａ））。この深さは高耐圧部と
低耐圧部の耐圧差に応じて決定される。フォトレジスト
３０を除去した後、シリコン基板１１の上面に熱酸化膜
３２を形成する（図２（ｂ））。
【００１８】続いて酸化膜３２の上面にフォトレジスト
３３を塗布して、前記第１の開口部３１の領域に第１の
開口部より小さい第２の開口部３４と、後に低耐圧トラ
ンジスタが形成される領域に第３の開口部３５を形成す
る。その後開口部３４、３５に相当する部分の酸化膜３
２をエッチング液等を用いてエッチング除去する（図３
（ｃ））。
３３を塗布して、前記第１の開口部３１の領域に第１の
開口部より小さい第２の開口部３４と、後に低耐圧トラ
ンジスタが形成される領域に第３の開口部３５を形成す
る。その後開口部３４、３５に相当する部分の酸化膜３
２をエッチング液等を用いてエッチング除去する（図３
（ｃ））。
【００１９】フォトレジスト３３を除去した後、ヒ素
（Ａｓ）等のＮ型不純物を高濃度に含んだＣＶＤ膜３６
を堆積させ、さらに熱処理を行うことにより、ＣＶＤ膜
に含まれたＡｓが、開口部３４、３５よりシリコン基板
１１中に拡散し、Ｎ+ 型拡散層３７、３８が形成される
（図３（ｄ））。
（Ａｓ）等のＮ型不純物を高濃度に含んだＣＶＤ膜３６
を堆積させ、さらに熱処理を行うことにより、ＣＶＤ膜
に含まれたＡｓが、開口部３４、３５よりシリコン基板
１１中に拡散し、Ｎ+ 型拡散層３７、３８が形成される
（図３（ｄ））。
【００２０】次にＣＶＤ膜３６、酸化膜３２をエッチン
グ除去した後、シリコンエピタキシャル層３９をシリコ
ン基板１１上全面に成長させる。このとき凹部３１の上
部に相当するエピタキシャル層３９に凹部４０が発生す
る（図３（ｅ））。
グ除去した後、シリコンエピタキシャル層３９をシリコ
ン基板１１上全面に成長させる。このとき凹部３１の上
部に相当するエピタキシャル層３９に凹部４０が発生す
る（図３（ｅ））。
【００２１】次に凹部４０の深さ分だけエピタキシャル
層３９の上面を機械的にポリッシングすることにより、
エピタキシャル層３９の表面を平坦化する。その後熱拡
散することにより、Ｎ+ 型拡散層３７、３８はＮ- 型エ
ピタキシャル層１６、２１中に拡散して、埋め込み拡散
層１５、２０が形成される（図４（ａ））。
層３９の上面を機械的にポリッシングすることにより、
エピタキシャル層３９の表面を平坦化する。その後熱拡
散することにより、Ｎ+ 型拡散層３７、３８はＮ- 型エ
ピタキシャル層１６、２１中に拡散して、埋め込み拡散
層１５、２０が形成される（図４（ａ））。
【００２２】続いてＰ+ 型素子分離層１４を拡散法で形
成してトランジスタを形成する為のＮ- 型ウェル３９
ａ、３９ｂを形成する（図４（ｂ））。その後よく知ら
れたトランジスタ形成技術によりＮ+ 型コレクタ引き出
し層１９、２４、Ｐ- 型ベース領域１７、２２、Ｎ+ 型
エミッタ領域１８、２３を順次前記ウェル３９ａ、３９
ｂ内にそれぞれ形成して図１に示す半導体装置が完成す
る。これにより高耐圧トランジスタ１２と、低耐圧トラ
ンジスタ１３を同時に形成することができる。
成してトランジスタを形成する為のＮ- 型ウェル３９
ａ、３９ｂを形成する（図４（ｂ））。その後よく知ら
れたトランジスタ形成技術によりＮ+ 型コレクタ引き出
し層１９、２４、Ｐ- 型ベース領域１７、２２、Ｎ+ 型
エミッタ領域１８、２３を順次前記ウェル３９ａ、３９
ｂ内にそれぞれ形成して図１に示す半導体装置が完成す
る。これにより高耐圧トランジスタ１２と、低耐圧トラ
ンジスタ１３を同時に形成することができる。
【００２３】上記実施例ではＮＰＮトランジスタについ
て説明したが、ＰＮＰトランジスタについても同様に適
用することができる。図５はこのような例で、図１に対
してＰとＮとが逆転しているだけなので、対応する部分
には同一参照符号にダッシュをつけて表示し、詳細な説
明は省略する。
て説明したが、ＰＮＰトランジスタについても同様に適
用することができる。図５はこのような例で、図１に対
してＰとＮとが逆転しているだけなので、対応する部分
には同一参照符号にダッシュをつけて表示し、詳細な説
明は省略する。
【００２４】
【発明の効果】上記のように本発明では、低耐圧トラン
ジスタ部はその耐圧に応じて必要にして充分なエピタキ
シャル層の厚さを決める。一方高耐圧トランジスタ部は
直下のＰ型シリコン基板の凹部のエッチング量で、高耐
圧トランジスタ部分のエピタキシャル層厚さを制御し、
必要な耐圧を確保する。
ジスタ部はその耐圧に応じて必要にして充分なエピタキ
シャル層の厚さを決める。一方高耐圧トランジスタ部は
直下のＰ型シリコン基板の凹部のエッチング量で、高耐
圧トランジスタ部分のエピタキシャル層厚さを制御し、
必要な耐圧を確保する。
【００２５】素子分離の為のＰ型拡散層の深さは、薄い
低耐圧トランジスタのエピタキシャル層の厚さで決定さ
れるので、Ｐ型拡散層の横方向の広がりを従来より少な
く抑えることができる。また低耐圧トランジスタ部は、
薄いエピタキシャル層に合わせてベース、素子分離領域
間の距離も小さくすることができる。これらにより集積
回路の集積度を上げることができる。
低耐圧トランジスタのエピタキシャル層の厚さで決定さ
れるので、Ｐ型拡散層の横方向の広がりを従来より少な
く抑えることができる。また低耐圧トランジスタ部は、
薄いエピタキシャル層に合わせてベース、素子分離領域
間の距離も小さくすることができる。これらにより集積
回路の集積度を上げることができる。
【図１】本発明の第１の実施例に係る半導体装置の断面
図。
図。
【図２】本発明の製造方法を段階的に示した半導体装置
の断面図。
の断面図。
【図３】図２の次の段階を示す半導体装置の断面図。
【図４】図３の次の段階を示す半導体装置の断面図。
【図５】本発明の第２の実施例に係る半導体装置の断面
図。
図。
【図６】従来の半導体装置の断面図。
１１…Ｐ型基板、１２…高耐圧トランジスタ、１３…低
耐圧トランジスタ、１４…素子分離層、１５…埋め込み
拡散層、１６…エピタキシャル層（コレクタ領域）、１
７…ベース領域、１８…エミッタ領域、１９…コレクタ
引き出し層、２０…埋め込み拡散層、２１…エピタキシ
ャル層（コレクタ領域）、２２…ベース領域、２３…エ
ミッタ領域、２４…コレクタ引き出し層
耐圧トランジスタ、１４…素子分離層、１５…埋め込み
拡散層、１６…エピタキシャル層（コレクタ領域）、１
７…ベース領域、１８…エミッタ領域、１９…コレクタ
引き出し層、２０…埋め込み拡散層、２１…エピタキシ
ャル層（コレクタ領域）、２２…ベース領域、２３…エ
ミッタ領域、２４…コレクタ引き出し層
Claims (5)
- 【請求項１】 平坦部と少なくとも１つの凹部とが設け
られた主面を有する第１導電型のシリコン基板と、 前記シリコン基板の主面上で、前記平坦部の所定の領域
と前記凹部をそれぞれ取り囲む様に形成された第１導電
型の素子分離領域と、 前記シリコン基板の主面上で、前記凹部を取り囲む前記
素子分離領域内に設けられた第２導電型の第１のウェル
と、 前記シリコン基板の主面上で、前記平坦部の所定の領域
に前記素子分離領域で囲まれた第２導電型の第２のウェ
ルと、 前記第１のウェルをコレクタとし、前記第１のウェルの
表面に形成された第１導電型のベース領域と、このベー
ス領域内に設けられた第２導電型のエミッタ領域からな
る第１のトランジスタと、 前記第２のウェルをコレクタとし、前記第２のウェルの
表面に形成された第１導電型のベース領域と、このベー
ス領域内に設けられた第２導電型のエミッタ領域からな
る第２のトランジスタと、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記第１導電型のシリコン基板の主面に
おいて、前記第１および第２のウェルに接する面に、高
不純物濃度の第２導電型の第１の拡散層をさらに具備す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記高不純物濃度の第２導電型の第１の
拡散層に接続され、前記第１および第２のウェルを貫通
して前記第１及び第２のウェルの表面に露出する第２導
電型の第２の拡散層をさらに具備することを特徴とする
請求項２記載の半導体装置。 - 【請求項４】 第１導電型のシリコン基板の主面に、少
なくとも１つの凹部を形成する工程と、 前記凹部を含めた前記シリコン基板の主面に、酸化膜を
形成する工程と、 前記シリコン基板の所定の領域の酸化膜と、前記凹部の
底面の１部の酸化膜を除去して不純物拡散の為の開口部
を形成する工程と、 前記開口部より第２導電型の不純物を拡散して高不純物
濃度の第１の拡散層を形成する工程と、 前記酸化膜を除去した後、前記シリコン基板の前記主面
に第２導電型の半導体層を形成する工程と、 前記第２導電型の半導体層の表面をラッピングして所定
の膜厚に形成する工程と、 前記所定の領域と前記凹部を取り囲む様に、前記第２導
電型の半導体層の中に第１導電型の素子分離領域を形成
する工程と、 前記素子分離領域に囲まれた第２導電型の半導体領域の
中にそれぞれトランジスタを形成する工程と、 を具備する半導体装置の製造方法。 - 【請求項５】 前記開口部より第２導電型の不純物を拡
散して高不純物濃度の第１の拡散層を形成する工程の後
に、前記第１の拡散層より前記第２導電型の半導体層の
表面に露出する第２導電型の第２の拡散層を形成する工
程を更に具備することを特徴とする請求項４記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7153387A JPH098144A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7153387A JPH098144A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098144A true JPH098144A (ja) | 1997-01-10 |
Family
ID=15561376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7153387A Pending JPH098144A (ja) | 1995-06-20 | 1995-06-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563159B1 (en) | 1997-12-02 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Substrate of semiconductor integrated circuit |
-
1995
- 1995-06-20 JP JP7153387A patent/JPH098144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563159B1 (en) | 1997-12-02 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Substrate of semiconductor integrated circuit |
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