JPH1145890A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1145890A JPH1145890A JP9200142A JP20014297A JPH1145890A JP H1145890 A JPH1145890 A JP H1145890A JP 9200142 A JP9200142 A JP 9200142A JP 20014297 A JP20014297 A JP 20014297A JP H1145890 A JPH1145890 A JP H1145890A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- forming
- buried layer
- semiconductor substrate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 10
- 239000010937 tungsten Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 18
- 238000001459 lithography Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 239000012535 impurity Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910003902 SiCl 4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】深さのことなる溝を形成する工程を簡略化する
とともに、深さを独立に設定できるようにする。 【解決手段】P型シリコン基板1上に形成した酸化シリ
コン膜4をパターニングした後、開口幅の広い素子分離
用溝5−1と狭い埋込み層引き出し用溝6を同時に形成
する。タングステン膜8などの導電膜で埋込み層引き出
し用溝6を充填し素子分離用溝5−1に凹部を形成す
る。素子分離用溝5−1の底面部に半導体を露出させエ
ッチングし埋込み層2を貫通する素子分離用溝5−2を
形成する。
とともに、深さを独立に設定できるようにする。 【解決手段】P型シリコン基板1上に形成した酸化シリ
コン膜4をパターニングした後、開口幅の広い素子分離
用溝5−1と狭い埋込み層引き出し用溝6を同時に形成
する。タングステン膜8などの導電膜で埋込み層引き出
し用溝6を充填し素子分離用溝5−1に凹部を形成す
る。素子分離用溝5−1の底面部に半導体を露出させエ
ッチングし埋込み層2を貫通する素子分離用溝5−2を
形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【0002】
【従来の技術】半導体装置の高集積化、高速化に伴い、
半導体素子間の電気的分離方法として、誘電体を埋設し
た溝(トレンチ)により素子を囲む手法が用いられてい
る。
半導体素子間の電気的分離方法として、誘電体を埋設し
た溝(トレンチ)により素子を囲む手法が用いられてい
る。
【0003】また、素子の微細化による寄生抵抗の増加
は素子の高速化を妨げる主要因のーつとなっている。特
にバイポーラトランジスタのコレクタ部に通常、埋込み
層を用いているために引き出し部の抵抗も加わり寄生抵
抗増加の影響が大きい。
は素子の高速化を妨げる主要因のーつとなっている。特
にバイポーラトランジスタのコレクタ部に通常、埋込み
層を用いているために引き出し部の抵抗も加わり寄生抵
抗増加の影響が大きい。
【0004】そこで、埋込みコレクタ(埋込み層)に達
する溝を設けその溝内に導電膜を充填しプラグ電極を形
成して低抵抗化をはかる構造が用いられている。
する溝を設けその溝内に導電膜を充填しプラグ電極を形
成して低抵抗化をはかる構造が用いられている。
【0005】図3にこの第1の従来例について説明する
ための工程順断面図を示す。
ための工程順断面図を示す。
【0006】図3(a)に示すように、P型半導体基体
1にN型埋込み層2を形成し、N型エピタキシャル層3
を成長する。次に酸化シリコン膜4を形成したのち、素
子分離用溝形成領域の酸化シリコン膜4を選択的にエッ
チングして開口5を形成する。次に、この開口5を設け
た酸化シリコン膜4をマスクにしてN型埋込み層2を貫
通する素子分離用溝6を形成する。
1にN型埋込み層2を形成し、N型エピタキシャル層3
を成長する。次に酸化シリコン膜4を形成したのち、素
子分離用溝形成領域の酸化シリコン膜4を選択的にエッ
チングして開口5を形成する。次に、この開口5を設け
た酸化シリコン膜4をマスクにしてN型埋込み層2を貫
通する素子分離用溝6を形成する。
【0007】次に、素子分離用溝6内部に酸化シリコン
膜7を形成したのち、BPSG膜8を成長して溝内部を
充填し、表面のBPSG膜8を除去する。
膜7を形成したのち、BPSG膜8を成長して溝内部を
充填し、表面のBPSG膜8を除去する。
【0008】次に、図3(b)に示すように、埋込み層
引き出し用溝形成領域の酸化シリコン膜4を選択的にエ
ッチングして開口を形成したのち、酸化シリコン膜4を
マスクにしてN型埋込み層2に達する埋込み層引き出し
用溝9を形成する。次に、リンを含む多結晶シリコン膜
10を成長し埋込み層引き出し用溝9内部を充填し、表
面の多結晶シリコン膜を除去し、埋込み層引き出しプラ
グ電極(10)を形成する。
引き出し用溝形成領域の酸化シリコン膜4を選択的にエ
ッチングして開口を形成したのち、酸化シリコン膜4を
マスクにしてN型埋込み層2に達する埋込み層引き出し
用溝9を形成する。次に、リンを含む多結晶シリコン膜
10を成長し埋込み層引き出し用溝9内部を充填し、表
面の多結晶シリコン膜を除去し、埋込み層引き出しプラ
グ電極(10)を形成する。
【0009】その後、図示は省略するが、素子分離用溝
に囲まれた領域内のN型エピタキシャル層3にベース領
域、このベース領域にエミッタ領域を形成することでバ
イポーラトランジスタが形成される。また、多結晶シリ
コン膜10の代わりにタングステン等の金属膜を充填す
る例もある。
に囲まれた領域内のN型エピタキシャル層3にベース領
域、このベース領域にエミッタ領域を形成することでバ
イポーラトランジスタが形成される。また、多結晶シリ
コン膜10の代わりにタングステン等の金属膜を充填す
る例もある。
【0010】この第1の従来例では、素子分離領域と埋
込み層引き出し領域において、それぞれ深さの異なる溝
を別々に形成する必要があるため、工程数が増加するこ
とになる。
込み層引き出し領域において、それぞれ深さの異なる溝
を別々に形成する必要があるため、工程数が増加するこ
とになる。
【0011】そこで、異なる深さの溝を同時に形成し工
程数を削減する手法として特開平5−121537号公
報に記載されたもの(第2の従来例)がある。この従来
例では、図4に示すように、深い素子分離用溝6Aと、
浅い埋込み層引き出し用9Aとを同時に形成している。
この手法は先に説明した第1の従来例と同様に酸化シリ
コン膜4を形成したのち、素子分離用溝形成領域と埋込
み層引き出し用溝形成領域の酸化シリコン膜4を除去す
る。この時、埋込み層引き出し用溝の幅が素子分離用溝
の幅よりもせまくなる様に酸化シリコン膜4をパターニ
ングする。次に、SiCl4 とSF6 との混合ガスを用
いてECRプラズマエッチングにより、全面を同時にエ
ッチングすると、溝部の幅によりエチングレートが異な
るために、幅の広い素子分離用溝6Aは幅の狭い埋込み
層引き出し用溝9Aよりも深く形成される。SiCl4
とSF6 との混合ガスを用いてECRプラズマエチング
を行って形成した場合の溝部の幅に対する溝部の深さの
変化の一例を図5に示す。
程数を削減する手法として特開平5−121537号公
報に記載されたもの(第2の従来例)がある。この従来
例では、図4に示すように、深い素子分離用溝6Aと、
浅い埋込み層引き出し用9Aとを同時に形成している。
この手法は先に説明した第1の従来例と同様に酸化シリ
コン膜4を形成したのち、素子分離用溝形成領域と埋込
み層引き出し用溝形成領域の酸化シリコン膜4を除去す
る。この時、埋込み層引き出し用溝の幅が素子分離用溝
の幅よりもせまくなる様に酸化シリコン膜4をパターニ
ングする。次に、SiCl4 とSF6 との混合ガスを用
いてECRプラズマエッチングにより、全面を同時にエ
ッチングすると、溝部の幅によりエチングレートが異な
るために、幅の広い素子分離用溝6Aは幅の狭い埋込み
層引き出し用溝9Aよりも深く形成される。SiCl4
とSF6 との混合ガスを用いてECRプラズマエチング
を行って形成した場合の溝部の幅に対する溝部の深さの
変化の一例を図5に示す。
【0012】
【発明が解決しようとする課題】上述した第1の従来例
では、素子分離領域と埋込み層引き出し領域において、
それぞれ深さの異なる溝を別々に形成する必要があるた
め、工程数が増加してしまうという問題点がある。さら
に、素子分離領域と埋め込み層引き出し領域を別々にパ
ターニングするため、位置合わせ余裕が必要となり素子
の微細化の妨げとなるという問題点もある。
では、素子分離領域と埋込み層引き出し領域において、
それぞれ深さの異なる溝を別々に形成する必要があるた
め、工程数が増加してしまうという問題点がある。さら
に、素子分離領域と埋め込み層引き出し領域を別々にパ
ターニングするため、位置合わせ余裕が必要となり素子
の微細化の妨げとなるという問題点もある。
【0013】また、特開平5−121537号公報に記
載された第2の従来例では、同時に異なる深さの溝を形
成できるものの、図5から分かるように、溝深さを5μ
m以上にしても溝深さの差は溝幅の差とほぼ同等にしか
ならない。したがって、埋込み層引き出し用溝を埋込み
層内に止めて、素子分離用溝を埋込み層を貫通させて充
分な素子分離耐圧を確保するためには、素子分離用溝の
幅を埋込み層引き出し用溝よりも数μm以上広げなけれ
ばならず素子の微細化の妨げとなるという問題点があ
る。また溝幅の差を小さくした場合には、十分な深さの
素子分離用溝を形成できないので、分離された埋込み層
間でパンチスルーが生じやすいので、それを防ぐため素
子分離用溝の底部に高濃度のP型拡散層(チャンネルス
トッパ層)を形成する必要があり、コレクタの対基板間
容量が増加し、素子の高速化を妨げるという問題点もあ
る。
載された第2の従来例では、同時に異なる深さの溝を形
成できるものの、図5から分かるように、溝深さを5μ
m以上にしても溝深さの差は溝幅の差とほぼ同等にしか
ならない。したがって、埋込み層引き出し用溝を埋込み
層内に止めて、素子分離用溝を埋込み層を貫通させて充
分な素子分離耐圧を確保するためには、素子分離用溝の
幅を埋込み層引き出し用溝よりも数μm以上広げなけれ
ばならず素子の微細化の妨げとなるという問題点があ
る。また溝幅の差を小さくした場合には、十分な深さの
素子分離用溝を形成できないので、分離された埋込み層
間でパンチスルーが生じやすいので、それを防ぐため素
子分離用溝の底部に高濃度のP型拡散層(チャンネルス
トッパ層)を形成する必要があり、コレクタの対基板間
容量が増加し、素子の高速化を妨げるという問題点もあ
る。
【0014】本発明の目的は、上記課題を解決するもの
で、高速、高密度のバイポーラトランジスタの形成工程
を短縮させる半導体装置の製造方法を提供することにあ
る。
で、高速、高密度のバイポーラトランジスタの形成工程
を短縮させる半導体装置の製造方法を提供することにあ
る。
【0015】
【課題を解決するための手段】本発明第1の半導体装置
の製造方法は、半導体基板に少なくとも所定の開口幅の
第1の溝と前記第1の溝より開口幅の大きな第2の溝を
リソグラフィー法により同時に設ける工程と、前記第1
の溝及び第2の溝それぞれの側面のみに第1の絶縁膜を
形成した後導電膜を堆積して前記第1の溝を充填すると
ともに前記第2の溝には凹部を形成する工程と、前記第
2の溝の底面部のみに前記半導体基板を露出させる工程
と、前記第2の溝の底面部に露出した前記半導体基板を
エッチングし、前記第1の溝よりも深い第3の溝を設け
る工程とを含むというものである。
の製造方法は、半導体基板に少なくとも所定の開口幅の
第1の溝と前記第1の溝より開口幅の大きな第2の溝を
リソグラフィー法により同時に設ける工程と、前記第1
の溝及び第2の溝それぞれの側面のみに第1の絶縁膜を
形成した後導電膜を堆積して前記第1の溝を充填すると
ともに前記第2の溝には凹部を形成する工程と、前記第
2の溝の底面部のみに前記半導体基板を露出させる工程
と、前記第2の溝の底面部に露出した前記半導体基板を
エッチングし、前記第1の溝よりも深い第3の溝を設け
る工程とを含むというものである。
【0016】本発明第2の半導体装置の製造方法は、第
1導電型半導体基体に第2導電型エピタキシャル層を堆
積してなり、前記第1導電型半導体基体と第2導電型エ
ピタキシャル層の界面及びその近傍に高濃度第2導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第1の溝と前記第1の溝より開口幅の大きな
第2の溝をリソグラフィー法によりそれぞれ前記第2導
電型エピタキシャル層の表面から前記埋込み層に達して
同時に設ける工程と、前記第1の溝及び第2の溝それぞ
れの側面のみに第1の絶縁膜を形成した後導電膜を堆積
して前記第1の溝を充填するとともに前記第2の溝には
凹部を形成する工程と、異方性エッチングにより前記第
2の溝の底面部のみに前記埋込み層を露出させる工程
と、選択性エッチングにより前記第2の溝の底面部に露
出した前記埋込み層および第1導電型半導体基体をエッ
チングし、前記第1の溝よりも深い第3の溝を素子分離
用として設ける工程とを含むというものである。
1導電型半導体基体に第2導電型エピタキシャル層を堆
積してなり、前記第1導電型半導体基体と第2導電型エ
ピタキシャル層の界面及びその近傍に高濃度第2導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第1の溝と前記第1の溝より開口幅の大きな
第2の溝をリソグラフィー法によりそれぞれ前記第2導
電型エピタキシャル層の表面から前記埋込み層に達して
同時に設ける工程と、前記第1の溝及び第2の溝それぞ
れの側面のみに第1の絶縁膜を形成した後導電膜を堆積
して前記第1の溝を充填するとともに前記第2の溝には
凹部を形成する工程と、異方性エッチングにより前記第
2の溝の底面部のみに前記埋込み層を露出させる工程
と、選択性エッチングにより前記第2の溝の底面部に露
出した前記埋込み層および第1導電型半導体基体をエッ
チングし、前記第1の溝よりも深い第3の溝を素子分離
用として設ける工程とを含むというものである。
【0017】この場合、第1導電型半導体基体、第2導
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなり、導電膜がタングステン膜であってもよい。
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなり、導電膜がタングステン膜であってもよい。
【0018】本発明第3の半導体装置の製造方法は、第
1導電型半導体基体に第2導電型エピタキシャル層を堆
積してなり、前記第1導電型半導体基体と第2導電型エ
ピタキシャル層の界面及びその近傍に高濃度第2導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第1の溝と前記第1の溝より開口幅の大きな
第2の溝をリソグラフィー法によりそれぞれ前記第2導
電型エピタキシャル層に同時に設ける工程と、前記第1
の溝及び第2の溝それぞれの側面のみに第2の絶縁膜を
形成した後導電膜として第2導電型にドーピングされた
多結晶シリコン膜を堆積して前記第1の溝を充填すると
ともに前記第2の溝には凹部を形成する工程と、異方性
エッチングにより前記第2の溝の底面部のみに前記埋込
み層を露出させる工程と、熱酸化により前記1の溝側面
および底面の多結晶シリコン膜および埋込み層並びに第
2の溝を埋める多結晶シリコン膜それぞれの表面に熱酸
化膜を形成するとともに前記第1の溝の底面から第1導
電型半導体基体に達する第2導電型拡散層を形成する工
程と、前記第2の溝底面部の熱酸化膜を除去し選択性エ
ッチングにより前記第2の溝の底面部に露出した前記埋
込み層および第1導電型半導体基体をエッチングし、前
記第1の溝よりも深い第3の溝を素子分離用として設け
る工程とを含むというものである。
1導電型半導体基体に第2導電型エピタキシャル層を堆
積してなり、前記第1導電型半導体基体と第2導電型エ
ピタキシャル層の界面及びその近傍に高濃度第2導電型
の埋込み層を有する半導体基板を準備する工程と、所定
の開口幅の第1の溝と前記第1の溝より開口幅の大きな
第2の溝をリソグラフィー法によりそれぞれ前記第2導
電型エピタキシャル層に同時に設ける工程と、前記第1
の溝及び第2の溝それぞれの側面のみに第2の絶縁膜を
形成した後導電膜として第2導電型にドーピングされた
多結晶シリコン膜を堆積して前記第1の溝を充填すると
ともに前記第2の溝には凹部を形成する工程と、異方性
エッチングにより前記第2の溝の底面部のみに前記埋込
み層を露出させる工程と、熱酸化により前記1の溝側面
および底面の多結晶シリコン膜および埋込み層並びに第
2の溝を埋める多結晶シリコン膜それぞれの表面に熱酸
化膜を形成するとともに前記第1の溝の底面から第1導
電型半導体基体に達する第2導電型拡散層を形成する工
程と、前記第2の溝底面部の熱酸化膜を除去し選択性エ
ッチングにより前記第2の溝の底面部に露出した前記埋
込み層および第1導電型半導体基体をエッチングし、前
記第1の溝よりも深い第3の溝を素子分離用として設け
る工程とを含むというものである。
【0019】この場合、第1導電型半導体基体、第2導
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなっていてもよい。
電型エピタキシャル層および埋込み層がいずれもシリコ
ンでなっていてもよい。
【0020】開ロ幅の異なる第1の溝と第2の溝を一回
のリソグラフィー工程で同時に形成するため、溝どうし
の位置合わせ余裕が必要なくなる。また、開口幅の狭い
第1の溝に導電膜を埋め込んだ後、開口幅の広い第2の
溝の底面をエッチングし深い第3の溝を形成するため、
第1,第2の溝と第3の溝の深さを各々任意に設定する
事ができる。
のリソグラフィー工程で同時に形成するため、溝どうし
の位置合わせ余裕が必要なくなる。また、開口幅の狭い
第1の溝に導電膜を埋め込んだ後、開口幅の広い第2の
溝の底面をエッチングし深い第3の溝を形成するため、
第1,第2の溝と第3の溝の深さを各々任意に設定する
事ができる。
【0021】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【0022】図1は、本発明の第1の実施の形態につい
て説明するための工程順断面図である。
て説明するための工程順断面図である。
【0023】まず、図1(a)に示すように、P型シリ
コン基体1にN型エピタキシャル層3(不純物濃度1×
1016cm-3程度、厚さ0.5〜1.5μm、例えば
1.0μm)を堆積してなり、P型シリコン基体1とN
型エピタキシャル層3の界面及びその近傍にN+ 型の埋
込み層2(厚さ1.5〜2.5μm例えば2μm)を有
する半導体基板を準備する。次に、酸化シリコン膜4を
厚さ0.5μm程度に形成した後、素子分離用溝形成領
域と埋込み層引き出し用溝形成領域の酸化シリコン膜4
を選択的に除去して開口5−1,5−2を形成する。こ
の時、素子分離用溝形成領域の幅(開口5−2の幅)は
埋込み層引き出し用溝形成領域の幅(開口5−1の幅)
よりも広くし、好ましくは0.4μm程度以上広くなる
ように、例えば素子分離用溝形成領域の幅は1.2μm
程度、埋込み層引き出し用溝形成領域の幅は0.6μm
程度とする。次に酸化シリコン膜4をマスクにして、H
BrガスとHClガスの混合ガスを用いる異方性エッチ
ング(エッチングレートは開口幅にほとんど依存しな
い)により埋込み層2に達する素子分離用溝6B(厳密
には素子分離用溝の一部。第2の溝)および埋込み層引
き出し用溝9B(第1の溝)を形成する。
コン基体1にN型エピタキシャル層3(不純物濃度1×
1016cm-3程度、厚さ0.5〜1.5μm、例えば
1.0μm)を堆積してなり、P型シリコン基体1とN
型エピタキシャル層3の界面及びその近傍にN+ 型の埋
込み層2(厚さ1.5〜2.5μm例えば2μm)を有
する半導体基板を準備する。次に、酸化シリコン膜4を
厚さ0.5μm程度に形成した後、素子分離用溝形成領
域と埋込み層引き出し用溝形成領域の酸化シリコン膜4
を選択的に除去して開口5−1,5−2を形成する。こ
の時、素子分離用溝形成領域の幅(開口5−2の幅)は
埋込み層引き出し用溝形成領域の幅(開口5−1の幅)
よりも広くし、好ましくは0.4μm程度以上広くなる
ように、例えば素子分離用溝形成領域の幅は1.2μm
程度、埋込み層引き出し用溝形成領域の幅は0.6μm
程度とする。次に酸化シリコン膜4をマスクにして、H
BrガスとHClガスの混合ガスを用いる異方性エッチ
ング(エッチングレートは開口幅にほとんど依存しな
い)により埋込み層2に達する素子分離用溝6B(厳密
には素子分離用溝の一部。第2の溝)および埋込み層引
き出し用溝9B(第1の溝)を形成する。
【0024】ついで、図1(b)に示すように、素子分
離用溝6Bおよび埋込み層引き出し用溝9Bの内部に熱
酸化膜7Aを厚さ20nm程度に形成したのち、異方性
エッチングにより素子分離用溝6Bおよび埋込み層引き
出し用溝9Bの側面に熱酸化膜7Aを残して各々の溝底
面部に埋込み層2を露出させる。次に、タングステン膜
11を気相成長法により厚さ0.4μm程度で形成する
ことにより、埋込み層引き出し用溝9B内をタングステ
ン膜11で充填し、素子分離用溝6Bには凹部12を形
成する。この時、タングステン膜11の膜厚は、埋込み
層引き出し用溝9Bの幅の1/2以上かつ素子分離用溝
6Bの幅の1/2未満に設定すればよい。
離用溝6Bおよび埋込み層引き出し用溝9Bの内部に熱
酸化膜7Aを厚さ20nm程度に形成したのち、異方性
エッチングにより素子分離用溝6Bおよび埋込み層引き
出し用溝9Bの側面に熱酸化膜7Aを残して各々の溝底
面部に埋込み層2を露出させる。次に、タングステン膜
11を気相成長法により厚さ0.4μm程度で形成する
ことにより、埋込み層引き出し用溝9B内をタングステ
ン膜11で充填し、素子分離用溝6Bには凹部12を形
成する。この時、タングステン膜11の膜厚は、埋込み
層引き出し用溝9Bの幅の1/2以上かつ素子分離用溝
6Bの幅の1/2未満に設定すればよい。
【0025】ついで、図1(c)に示すように、タング
ステン膜11を異方性エッチングし、素子分離用溝6B
底面部に埋込み層2を露出させる。次に、酸化シリコン
膜4およびタングステン膜11をマスクに素子分離用溝
6Bの底面部を異方性エッチングして埋込み層2を貫通
する素子分離用溝13(厳密には素子分離用溝の一部。
素子分離用溝は、6B,13で完成する。)を第3の溝
として形成する。次に、酸化シリコン膜14を全面に厚
さ20nm程度形成した後、BPSG膜8Aを厚さ0.
5μm程度成長し素子分離用溝13を充填する。
ステン膜11を異方性エッチングし、素子分離用溝6B
底面部に埋込み層2を露出させる。次に、酸化シリコン
膜4およびタングステン膜11をマスクに素子分離用溝
6Bの底面部を異方性エッチングして埋込み層2を貫通
する素子分離用溝13(厳密には素子分離用溝の一部。
素子分離用溝は、6B,13で完成する。)を第3の溝
として形成する。次に、酸化シリコン膜14を全面に厚
さ20nm程度形成した後、BPSG膜8Aを厚さ0.
5μm程度成長し素子分離用溝13を充填する。
【0026】次に、エッチバック法またはCMP法によ
り、BPSG膜8Aを除去したのち、イオン注入を利用
して、素子分離用溝6Bに囲まれたN型エピタキシャル
層3にベース領域を形成し、このベース領域にエミッタ
領域を形成することによりバイポーラトランジスタが形
成される。
り、BPSG膜8Aを除去したのち、イオン注入を利用
して、素子分離用溝6Bに囲まれたN型エピタキシャル
層3にベース領域を形成し、このベース領域にエミッタ
領域を形成することによりバイポーラトランジスタが形
成される。
【0027】開ロ幅の異なる第1の溝(埋込み層引き出
し用溝)と第2の溝(素子分離用溝の一部)を一回のリ
ソグラフィー工程で同時に形成するため、工程数が少な
く、さらに溝どうしの位置合わせ余裕が必要なくなるの
で素子の微細化が可能となる。また、開口幅の狭い第1
の溝に導電膜を埋め込んだ後、開口幅の広い第2の溝の
底面をエッチングし深い第3の溝を形成するため、第
1,第2の溝と第3の溝の深さを各々任意に設定する事
ができ、十分な深さの素子分離用溝を形成できる。従っ
て、微細化、高速化を達成できる。
し用溝)と第2の溝(素子分離用溝の一部)を一回のリ
ソグラフィー工程で同時に形成するため、工程数が少な
く、さらに溝どうしの位置合わせ余裕が必要なくなるの
で素子の微細化が可能となる。また、開口幅の狭い第1
の溝に導電膜を埋め込んだ後、開口幅の広い第2の溝の
底面をエッチングし深い第3の溝を形成するため、第
1,第2の溝と第3の溝の深さを各々任意に設定する事
ができ、十分な深さの素子分離用溝を形成できる。従っ
て、微細化、高速化を達成できる。
【0028】図2は、本発明の第2の実施の形態につい
て説明するための工程順断面図である。
て説明するための工程順断面図である。
【0029】まず、図2(a)に示すように、第1の実
施の形態と同様に、埋込み層2を有してP型シリコン基
体1上にN型エピタキシャル層3を堆積した半導体基板
を準備し、酸化シリコン膜4を形成しパターニングし、
素子分離用溝6Cおよび埋込み層引き出し用溝9Cをそ
れぞれ埋込み層2に達しない程度の深さに同時に形成す
る。素子分離用溝6Cおよび埋込み層引き出し用溝9C
は、第1の実施の形態における素子分離用溝6Bおよび
埋込み層引き出し用溝9Bと深さ以外は同じでよい。
施の形態と同様に、埋込み層2を有してP型シリコン基
体1上にN型エピタキシャル層3を堆積した半導体基板
を準備し、酸化シリコン膜4を形成しパターニングし、
素子分離用溝6Cおよび埋込み層引き出し用溝9Cをそ
れぞれ埋込み層2に達しない程度の深さに同時に形成す
る。素子分離用溝6Cおよび埋込み層引き出し用溝9C
は、第1の実施の形態における素子分離用溝6Bおよび
埋込み層引き出し用溝9Bと深さ以外は同じでよい。
【0030】ついで、図2(b)に示すように、素子分
離用溝6Cおよび埋込み層引き出し用溝9Cの内部に熱
酸化膜7Bを厚さ20nm程度に形成したのち、異方性
エッチングにより素子分離用溝6Cおよび埋込み層引き
出し用溝9Cの側面に熱酸化膜7Bを残して各々の溝底
面にN型エピタキシャル層3を露出させる。次に、N型
不純物であるリンを含んだ多結晶シリコン膜10Aを気
相成長法により厚さ0.4μm程度で形成することによ
り、埋込み層引き出し用溝9C内を多結晶シリコン膜1
0Aで充填し、素子分離用溝6Cには凹部12Aを形成
する。この時の多結晶シリコン膜に含まれる不純物濃度
は0.5〜5.0×1020cm-3程度とする。また不純
物としてはヒ素、アンチモンを用いることも可能であ
る。
離用溝6Cおよび埋込み層引き出し用溝9Cの内部に熱
酸化膜7Bを厚さ20nm程度に形成したのち、異方性
エッチングにより素子分離用溝6Cおよび埋込み層引き
出し用溝9Cの側面に熱酸化膜7Bを残して各々の溝底
面にN型エピタキシャル層3を露出させる。次に、N型
不純物であるリンを含んだ多結晶シリコン膜10Aを気
相成長法により厚さ0.4μm程度で形成することによ
り、埋込み層引き出し用溝9C内を多結晶シリコン膜1
0Aで充填し、素子分離用溝6Cには凹部12Aを形成
する。この時の多結晶シリコン膜に含まれる不純物濃度
は0.5〜5.0×1020cm-3程度とする。また不純
物としてはヒ素、アンチモンを用いることも可能であ
る。
【0031】ついで、図2(c)に示すように、多結晶
シリコン膜12Aを異方性エッチングし、素子分離用溝
6Cの底面部にN型エピタキシャル層3を露出させる。
次に酸素雰囲気中で900℃、50分程度の熱処理をお
こなう。この時、N型エピタキシャル層3の酸化による
厚さ30nm程度の熱酸化膜15aと、多結晶シリコン
膜10Aの酸化による厚さ100〜200nm程度の熱
酸化膜15bとが形成される。これは各々の膜に含まれ
る不純物濃度の違いによるものである。多結晶シリコン
膜10Aと素子分離用溝6Cの底面部に露出したN型エ
ピタキシャル層3の不純物濃度差としては、後に説明す
るように酸化膜をエッチングして素子分離用溝9Cの底
面部にシリコンを露出させるときに多結晶シリコン膜1
0A上に酸化膜が残存する程度の膜厚で多結晶シリコン
膜上に酸化膜が形成されればよく、好ましくは1桁程度
あればよい。このような不純物濃度差があれば、埋込み
層引き出し用溝9Cが埋込み層2に達しても問題はな
い。また、この熱処理により埋込み層引き出し用溝9C
に埋設された多結晶シリコン膜10Aに含まれるリンが
N型エピタキシャル層3に拡散して埋込み層2に達する
N型拡散領域16が形成される。更に、素子分離用溝6
Cの側面及び埋込み層引き出し用溝9Cにはそれぞれ多
結晶シリコン膜10Aa及び10Abが残る。
シリコン膜12Aを異方性エッチングし、素子分離用溝
6Cの底面部にN型エピタキシャル層3を露出させる。
次に酸素雰囲気中で900℃、50分程度の熱処理をお
こなう。この時、N型エピタキシャル層3の酸化による
厚さ30nm程度の熱酸化膜15aと、多結晶シリコン
膜10Aの酸化による厚さ100〜200nm程度の熱
酸化膜15bとが形成される。これは各々の膜に含まれ
る不純物濃度の違いによるものである。多結晶シリコン
膜10Aと素子分離用溝6Cの底面部に露出したN型エ
ピタキシャル層3の不純物濃度差としては、後に説明す
るように酸化膜をエッチングして素子分離用溝9Cの底
面部にシリコンを露出させるときに多結晶シリコン膜1
0A上に酸化膜が残存する程度の膜厚で多結晶シリコン
膜上に酸化膜が形成されればよく、好ましくは1桁程度
あればよい。このような不純物濃度差があれば、埋込み
層引き出し用溝9Cが埋込み層2に達しても問題はな
い。また、この熱処理により埋込み層引き出し用溝9C
に埋設された多結晶シリコン膜10Aに含まれるリンが
N型エピタキシャル層3に拡散して埋込み層2に達する
N型拡散領域16が形成される。更に、素子分離用溝6
Cの側面及び埋込み層引き出し用溝9Cにはそれぞれ多
結晶シリコン膜10Aa及び10Abが残る。
【0032】ついで、図2(d)に示すように、熱酸化
膜15a,15bをエッチングして素子分離用溝6Cの
底面部にシリコンを露出させる。この時、多結晶シリコ
ン膜10Aを酸化して形成した熱酸化膜15bは底面の
熱酸化膜15aよりも厚いため残存する。次に、露出し
た底面を酸化シリコン膜4および熱酸化膜15bをマス
クにして異方性エッチングし、埋込み層2を貫通する素
子分離用溝13Aを形成して素子分離用溝を完成させ
る。次に、酸化シリコン膜14を全面に厚さ20nm程
度形成した後、BPSG膜8Aを厚さ0.5μm程度成
長し素子分離用溝13Aに充填する。
膜15a,15bをエッチングして素子分離用溝6Cの
底面部にシリコンを露出させる。この時、多結晶シリコ
ン膜10Aを酸化して形成した熱酸化膜15bは底面の
熱酸化膜15aよりも厚いため残存する。次に、露出し
た底面を酸化シリコン膜4および熱酸化膜15bをマス
クにして異方性エッチングし、埋込み層2を貫通する素
子分離用溝13Aを形成して素子分離用溝を完成させ
る。次に、酸化シリコン膜14を全面に厚さ20nm程
度形成した後、BPSG膜8Aを厚さ0.5μm程度成
長し素子分離用溝13Aに充填する。
【0033】その後、第1の実施の形態と同様にして、
素子分離用溝6Cに囲まれた領域内のN型エピタキシャ
ル層3にべース領域、エミッタ領域を形成することでバ
イポーラトランジスタが形成される。
素子分離用溝6Cに囲まれた領域内のN型エピタキシャ
ル層3にべース領域、エミッタ領域を形成することでバ
イポーラトランジスタが形成される。
【0034】本実施の形態では、埋込み導電膜に多結晶
シリコン膜を用いているため、導電膜形成後の工程にお
いて熱処理温度や金属汚染等に特に配慮する必要がない
ため、高い汎用性を有するという利点がある。
シリコン膜を用いているため、導電膜形成後の工程にお
いて熱処理温度や金属汚染等に特に配慮する必要がない
ため、高い汎用性を有するという利点がある。
【0035】以上説明した実施の形態において、べ―ス
領域およびエミッタ領域を形成した後に、溝の形成をお
こなうことも可能である。また、溝の形成工程とシリコ
ン基板に導入される不純物の導電型は無関係であり、上
記に示した例の反対導電型の組み合わせも可能である。
領域およびエミッタ領域を形成した後に、溝の形成をお
こなうことも可能である。また、溝の形成工程とシリコ
ン基板に導入される不純物の導電型は無関係であり、上
記に示した例の反対導電型の組み合わせも可能である。
【0036】
【発明の効果】開口幅の異なる第1の溝と第2の溝を一
回のリソグラフィー工程で形成し、開口幅の大きい第2
の溝の側面に導電膜を形成し、これと自己整合して第2
の溝の底面に第3の溝を形成するので、工程数の増加を
招くことなく2種類の溝の深さを独立に設定できという
効果がある。
回のリソグラフィー工程で形成し、開口幅の大きい第2
の溝の側面に導電膜を形成し、これと自己整合して第2
の溝の底面に第3の溝を形成するので、工程数の増加を
招くことなく2種類の溝の深さを独立に設定できという
効果がある。
【0037】従って、第1の溝を埋込み層引き出し領
域、第2、第3の溝を素子分離用溝とするときは、微細
化と素子分離耐圧を確保できる。
域、第2、第3の溝を素子分離用溝とするときは、微細
化と素子分離耐圧を確保できる。
【図1】本発明の第1の実施の形態について説明するた
めの(a)〜(c)に分図して示す工程順断面図。
めの(a)〜(c)に分図して示す工程順断面図。
【図2】本発明の第2の実施の形態について説明するた
めの(a)〜(d)に分図して示す工程順断面図。
めの(a)〜(d)に分図して示す工程順断面図。
【図3】第1の従来例について説明するための(a)、
(b)に分図して示す工程順断面図。
(b)に分図して示す工程順断面図。
【図4】第2の従来例について説明するための断面図。
【図5】第2の従来例においてSiCl4 ガスとSF6
ガスの混合ガスを用いてECRプラズマエッチングで形
成した場合の溝部の幅と溝部の深さの関係を示すグラ
フ。
ガスの混合ガスを用いてECRプラズマエッチングで形
成した場合の溝部の幅と溝部の深さの関係を示すグラ
フ。
1 P型シリコン基板 2 埋込み層 3 N型エピタキシル層 4 酸化シリコン膜 5,5−1,5−2 開口 6,6A,6B,6C 素子分離用溝 7 酸化シリコン膜 7A 熱酸化膜 8,8A BPSG膜 9,9A,9B,9C 埋込み層引き出し用溝 10,10A,10Aa,10Ab 多結晶シリコン
膜 11 タングステン膜 12,12A 凹部 13,13A 素子分離用溝 14 酸化シリコン膜 15a,15b 熱酸化膜 16 N型拡散領域
膜 11 タングステン膜 12,12A 凹部 13,13A 素子分離用溝 14 酸化シリコン膜 15a,15b 熱酸化膜 16 N型拡散領域
Claims (5)
- 【請求項1】 半導体基板に少なくとも所定の開口幅の
第1の溝と前記第1の溝より開口幅の大きな第2の溝を
リソグラフィー法により同時に設ける工程と、前記第1
の溝及び第2の溝それぞれの側面のみに第1の絶縁膜を
形成した後導電膜を堆積して前記第1の溝を充填すると
ともに前記第2の溝には凹部を形成する工程と、前記第
2の溝の底面部のみに前記半導体基板を露出させる工程
と、前記第2の溝の底面部に露出した前記半導体基板を
エッチングし、前記第1の溝よりも深い第3の溝を設け
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項2】 第1導電型半導体基体に第2導電型エピ
タキシャル層を堆積してなり、前記第1導電型半導体基
体と第2導電型エピタキシャル層の界面及びその近傍に
高濃度第2導電型の埋込み層を有する半導体基板を準備
する工程と、所定の開口幅の第1の溝と前記第1の溝よ
り開口幅の大きな第2の溝をリソグラフィー法によりそ
れぞれ前記第2導電型エピタキシャル層の表面から前記
埋込み層に達して同時に設ける工程と、前記第1の溝及
び第2の溝それぞれの側面のみに第1の絶縁膜を形成し
た後導電膜を堆積して前記第1の溝を充填するとともに
前記第2の溝には凹部を形成する工程と、異方性エッチ
ングにより前記第2の溝の底面部のみに前記埋込み層を
露出させる工程と、選択性エッチングにより前記第2の
溝の底面部に露出した前記埋込み層および第1導電型半
導体基体をエッチングし、前記第1の溝よりも深い第3
の溝を素子分離用として設ける工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項3】 第1導電型半導体基体、第2導電型エピ
タキシャル層および埋込み層がいずれもシリコンでな
り、導電膜がタングステン膜である請求項2記載の半導
体装置の製造方法。 - 【請求項4】 第1導電型半導体基体に第2導電型エピ
タキシャル層を堆積してなり、前記第1導電型半導体基
体と第2導電型エピタキシャル層の界面及びその近傍に
高濃度第2導電型の埋込み層を有する半導体基板を準備
する工程と、所定の開口幅の第1の溝と前記第1の溝よ
り開口幅の大きな第2の溝をリソグラフィー法によりそ
れぞれ前記第2導電型エピタキシャル層に同時に設ける
工程と、前記第1の溝及び第2の溝それぞれの側面のみ
に第2の絶縁膜を形成した後導電膜として第2導電型に
ドーピングされた多結晶シリコン膜を堆積して前記第1
の溝を充填するとともに前記第2の溝には凹部を形成す
る工程と、異方性エッチングにより前記第2の溝の底面
部のみに前記埋込み層を露出させる工程と、熱酸化によ
り前記1の溝側面および底面の多結晶シリコン膜および
埋込み層並びに第2の溝を埋める多結晶シリコン膜それ
ぞれの表面に熱酸化膜を形成するとともに前記第1の溝
の底面から第1導電型半導体基体に達する第2導電型拡
散層を形成する工程と、前記第2の溝底面部の熱酸化膜
を除去し選択性エッチングにより前記第2の溝の底面部
に露出した前記埋込み層および第1導電型半導体基体を
エッチングし、前記第1の溝よりも深い第3の溝を素子
分離用として設ける工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項5】 第1導電型半導体基体、第2導電型エピ
タキシャル層および埋込み層がいずれもシリコンでなる
請求項4記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20014297A JP3173430B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
US09/121,900 US6184101B1 (en) | 1997-07-25 | 1998-07-24 | Method of manufacturing semiconductor device requiring less manufacturing stages |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20014297A JP3173430B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1145890A true JPH1145890A (ja) | 1999-02-16 |
JP3173430B2 JP3173430B2 (ja) | 2001-06-04 |
Family
ID=16419494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20014297A Expired - Fee Related JP3173430B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6184101B1 (ja) |
JP (1) | JP3173430B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
JP2017126793A (ja) * | 2017-04-13 | 2017-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8513087B2 (en) * | 2002-08-14 | 2013-08-20 | Advanced Analogic Technologies, Incorporated | Processes for forming isolation structures for integrated circuit devices |
DE102004004512B4 (de) * | 2004-01-23 | 2008-07-10 | Atmel Germany Gmbh | Integrierte Schaltung mit lateraler dielektrischer Isolation aktiver Bereiche über elektrisch kontaktiertem vergrabenem Material und Herstellungsverfahren |
JP4241856B2 (ja) * | 2006-06-29 | 2009-03-18 | 三洋電機株式会社 | 半導体装置および半導体装置の製造方法 |
US9123612B2 (en) * | 2013-10-31 | 2015-09-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
CN117612944B (zh) * | 2023-12-14 | 2024-10-01 | 粤芯半导体技术股份有限公司 | 半导体器件的制造方法及半导体器件 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0513566A (ja) * | 1991-07-01 | 1993-01-22 | Toshiba Corp | 半導体装置の製造方法 |
JP3143993B2 (ja) | 1991-10-28 | 2001-03-07 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-07-25 JP JP20014297A patent/JP3173430B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-24 US US09/121,900 patent/US6184101B1/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
US10020305B2 (en) | 2013-08-12 | 2018-07-10 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
US10304830B2 (en) | 2013-08-12 | 2019-05-28 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
JP2017126793A (ja) * | 2017-04-13 | 2017-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3173430B2 (ja) | 2001-06-04 |
US6184101B1 (en) | 2001-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US6750526B2 (en) | Semiconductor device with trench isolation having reduced leak current | |
JPH0574806A (ja) | 半導体装置及びその製造方法 | |
JP3173430B2 (ja) | 半導体装置の製造方法 | |
JPH07106412A (ja) | 半導体装置およびその製造方法 | |
US6835628B2 (en) | Integrated circuit with a MOS capacitor | |
KR100373709B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JPH06291178A (ja) | 半導体装置の製造方法 | |
JP2800692B2 (ja) | 半導体装置の製造方法 | |
JPH05121537A (ja) | 半導体装置の製造方法 | |
KR0171978B1 (ko) | 반도체 소자의 제조방법 | |
JP3130330B2 (ja) | 半導体集積回路の製造方法 | |
JPH05226466A (ja) | 半導体装置の製造方法 | |
JP2783200B2 (ja) | 半導体装置の製造方法 | |
JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
JPS62120040A (ja) | 半導体装置の製造方法 | |
JPH0766276A (ja) | 半導体装置の製造方法 | |
JPH0410746B2 (ja) | ||
JPH06163683A (ja) | 半導体集積回路の製造方法 | |
JPS6045037A (ja) | 半導体装置の基板構造およびその製造方法 | |
JPH06224310A (ja) | 半導体装置の製造方法 | |
JP2004087599A (ja) | 半導体装置及びその製造方法 | |
JPH06151442A (ja) | 半導体集積回路およびその製造方法 | |
JPH081927B2 (ja) | 半導体装置の基板構造の製造方法 | |
JP2001015521A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010227 |
|
LAPS | Cancellation because of no payment of annual fees |