JPH0766276A

JPH0766276A - 半導体装置の製造方法

Info

Publication number: JPH0766276A
Application number: JP23589293A
Authority: JP
Inventors: Yasuhiro Sekine; 康弘関根; Seiji Kamei; 誠司亀井; Yuzo Kataoka; 有三片岡; Masaru Sakamoto; 勝坂本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-08-30
Filing date: 1993-08-30
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】半導体装置のトレンチ分離形成プロセスの工
程を増加させずに、異なる深さと幅のトレンチを、アラ
イメント誤差無く形成し、素子分離領域等とする方法を
提供する。【構成】半導体基体表面の少なくとも１部の領域上に
所望の膜厚のパターン膜１０５を形成する工程と、前記
パターン膜１０５を形成した領域上、及び形成しない領
域上に開口部１０７，１０８を有するエッチングマスク
１０６を形成する工程と、前記エッチングマスクの開口
部分１０７，１０８を通してエッチングを行なうことに
よって、深さの異なるトレンチ１０９，１１０を同時に
形成する工程と、を含むことを特徴とする半導体装置の
製造方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しくは半導体基体表面に任意の深さと
幅のトレンチを形成し、素子分離領域とする方法に関す
る。

【０００２】

【従来の技術】［従来例Ａ］半導体集積回路における素
子間分離は、長い間、半導体表面の選択的酸化、すなわ
ち、いわゆるＬＯＣＯＳ法によってなされてきた。

【０００３】しかし、半導体集積回路の高集積化に伴
い、素子分離領域をより小さくできるトレンチ分離を用
いる方法が注目されている。トレンチ分離とは、素子間
分離を行なう領域に素子間分離に必要な深さを持つ溝、
すなわちトレンチを設け、さらにこのトレンチを絶縁体
によって埋込むことにより、このトレンチを挟む領域間
の電気的絶縁を達成する方法である。この方法により、
素子寸法と比較して充分小さな、狭いトレンチを形成す
ることができ、半導体集積回路のより一層の高集積化が
達成される。

【０００４】一方、半導体集積回路技術の進展により、
素子分離も一種類の分離領域だけではなく、回路内にお
いて必要に応じて異なる深さの分離領域を使いわける方
法も提案されている。

【０００５】例えば、ＣＭＯＳ回路においては、異なる
ウェル間の分離には深い素子分離領域を設け、同じウェ
ル内での分離には浅い素子分離領域を設けることによ
り、確実にラッチアップを防止すると共に、回路の高速
化も達成できる。

【０００６】また、バイポーラ回路においても通常の深
い素子分離領域以外にベースーコレクタ間耐圧を向上さ
せるための浅い分離領域を設けることができれば、高
速、高耐圧のバイポーラ素子を形成することができる。

【０００７】このような深さの異なるトレンチの形成
は、従来、通常のトレンチ形成工程を２回以上くり返
し、それぞれのトレンチエッチングのエッチング時間や
エッチング条件を変えることによって行なわれていた。

【０００８】すなわち、半導体基板として用いられるシ
リコンウェハ表面に、後にトレンチエッチングを行なう
際のエッチングマスクとして用いるためのＳｉＯ₂ 膜を
形成する。

【０００９】次いで、フォトリソグラフィー法によっ
て、ＳｉＯ₂ 膜上に、第１のトレンチ領域のみ開口して
いるレジストパターンを形成し、このレジストパターン
をエッチングマスクとしてＳｉＯ₂ 膜をドライエッチン
グ法によりエッチングする。

【００１０】さらに、ＳｉＯ₂ 膜のエッチングマスクと
して用いたレジストパターンを除去してから、第１のト
レンチ領域のみ開口しているＳｉＯ₂ 膜をエッチングマ
スクとしてシリコンウェハ表面をエッチングすることに
より、第１のトレンチを得る。

【００１１】次に、形成された第１のトレンチ内部を熱
酸化法とＣＶＤ法を用いてＳｉＯ₂で埋め込み、表面を
平坦化することにより第１のトレンチ分離領域が形成さ
れる。

【００１２】次いで、第２のトレンチ領域を形成するた
めに用いるエッチングマスクとして機能するＳｉＯ₂ 膜
を形成し、次いで第１のトレンチの場合と同様にフォト
リソグラフィー法により第２のトレンチ領域のみ開口し
ているレジストパターンを形成し、このレジストパター
ンをエッチングマスクとしてＳｉＯ₂ 膜をドライエッチ
ング法によってエッチングする。

【００１３】さらにＳｉＯ₂ 膜のエッチングマスクとし
て用いたレジストパターンを除去してから、第２のトレ
ンチ領域のみ開口しているＳｉＯ₂ 膜をエッチングマス
クとしてシリコンウェハ表面をエッチングすることによ
り第２のトレンチが形成される。この時、トレンチエッ
チングの条件を第１のトレンチ形成プロセスの場合と変
えることにより、深さや形状等の異なる第２のトレンチ
を形成することができる。

【００１４】次に第２のトレンチ内へのＳｉＯ₂ の埋込
み、さらにウェハ表面の平坦化を行なうことにより、２
種の異なる深さを持ったトレンチ分離領域を形成するこ
とができる。

【００１５】［従来例Ｂ］図８は、半導体装置を分離す
る為に従来用いられていた素子分離領域を説明する為の
模式図である。

【００１６】同図において、半導体基体８０１とエピタ
キシャル成長層８０３の間に埋込み不純物領域８０２が
形成されており、前記埋込み不純物領域８０２と同じ導
電型だが不純物濃度の異なる不純物層８０４をパターニ
ング、イオン注入法、熱処理の順で形成する。次に熱酸
化８０６及びＬＰ−ＣＶＤ法によるＳｉＮ膜８０７を堆
積させ、パターニングにより前記ＳｉＮ膜８０７を除去
し、イオン注入法で不純物領域８０５を形成する。

【００１７】次に、高温、長時間の熱酸化処理により、
分厚い熱酸化膜８０８を形成する。この熱処理により前
記不純物領域８０５の不純物は拡散し、所望の不純物濃
度を得る。又、前記熱酸化処理時に酸素原子が前記Ｓｉ
Ｎ膜下部に浸入する事により、前記酸化膜８０８の両端
が前記ＳｉＮ膜を押し上げバーズビーク８０９を発生さ
せる。

【００１８】この様にして、前記エピタキシャル成長層
の主面側では前記バーズビーク８０９を含む幅ｚの熱酸
化膜８０８と、前記熱酸化膜８０８の直下には幅ｙの不
純物領域８０５から成る素子分離領域が形成される。

【００１９】

【発明が解決しようとする課題】しかしながら、上記の
従来例Ａの方法では、トレンチ分離形成プロセスをすべ
て２回以上くり返さなければならないため、工程が大幅
に増加してしまうと共に、例えば２種のトレンチ形成の
ために、アライメント露光をそれぞれ独立して行なうた
め、２種のトレンチ間にアライメント誤差が生じてしま
うという問題があった。

【００２０】また、上記従来例Ｂに示すｘ、ｙ、ｚの様
な広い幅は半導体装置を形成する為の実効面積を狭くす
るという欠点があった。

【００２１】特に、図８の８０９はバーズビークと呼ば
れ、従来技術である選択酸化を行う場合必ず発生する領
域で、前記バーズビーク８０９がさらに半導体装置形成
の為の実効面積を減少させてしまう。

【００２２】又、前記エピタキシャル成長層８０３内で
電気的な分離領域となる前記不純物層８０４を形成する
には、高温、長時間の熱処理が必要であり、加えてこの
熱処理により前記不純物層８０４が横方向にも拡散する
為、前記不純物層８０４の幅ｙが大きくなり、さらに前
記不純物層８０４に合わせて選択酸化を行い前記熱酸化
膜８０８を形成する為、前記バーズビーク８０９を含
め、素子分離領域は前記エピタキシャル成長層８０３の
主面側でｚ、前記エピタキシャル成長層８０３内でｙの
幅を持つ事になり、微細化された高集積の半導体装置の
形成において大きな障害となる。

【００２３】［発明の目的］本発明は、以上述べた問題
点を解決すべくなされたものであり、その目的とすると
ころは、トレンチ分離形成プロセスの工程の増加を最小
限に抑えて異なる深さのトレンチを形成できる方法を提
供することであり、またアライメント誤差のないトレン
チ形成方法を提供することにある。

【００２４】また、本発明は、バーズビークの発生が無
く、より小さな面積で、任意の異なる幅の素子分離領域
を形成し、高集積化に対応可能で、微細な半導体装置を
製造する方法を提供する事を目的とする。

【００２５】

【課題を解決するための手段】本発明は、前述した課題
を解決するため、半導体基体表面の少なくとも１部の領
域上に所望の膜厚のパターン膜を形成する工程と、前記
パターン膜を形成した領域上、及び形成しない領域上に
開口部を有するエッチングマスクを形成する工程と、前
記エッチングマスクの開口部分を通してエッチングを行
なうことによって、深さの異なるトレンチを同時に形成
することを特徴とする半導体装置の製造方法を提供する
ものである。

【００２６】また、半導体基体表面に複数の開口部分を
持つエッチングマスクを形成する工程と、特定の前記開
口部内の領域に不純物導入を行なう工程と、前記複数の
開口部分の底部に露出する半導体基体表面を酸化し、前
記不純物導入を行なった開口部と行なわなかった開口部
内で異なる厚さの酸化膜を形成する工程と、前記開口部
分の底部に形成された前記異なる厚さの酸化膜及び半導
体基体をエッチングする工程と、を含むことを特徴とす
る半導体装置の製造方法を手段とするものである。

【００２７】更にまた、半導体基体表面に、濃度差を持
たせた複数の不純物導入領域を設け、前記複数の不純物
導入領域及び不純物導入を行なわない領域から選ばれた
少なくとも２つの領域上に設けたエッチングマスクの開
口部分を通してエッチングを行ない、エッチング速度の
差により深さの異なるトレンチを形成することを特徴と
する半導体装置の製造方法を手段とするものである。

【００２８】また、上述した本発明の目的は、素子分離
領域を有する半導体装置の製造方法において、半導体基
体の素子分離領域となる領域に複数の開孔部を形成する
工程と、前記開口部に誘電体を埋め込んで第１の素子分
離領域を形成する工程と、前記第１の素子分離領域の複
数に挟まれた領域に不純物を注入する工程と、前記不純
物を注入した領域を熱処理により熱酸化領域とし、隣接
する前記第１の素子分離領域と合わせて第２の素子分離
領域とする工程と、を有することを特徴とする半導体装
置の製造方法により達成される。

【００２９】また、前記誘電体を埋め込んだ第１の素子
分離領域に挟まれた領域を多孔質化させる工程と、前記
多孔質領域を熱酸化法で増速酸化させて熱酸化膜領域と
し、隣接する前記第１の素子分離領域と合わせて第２の
素子分離領域とする半導体装置の製造方法でも良い。

【００３０】

【作用】上述した本発明の手段によれば、パターン膜の
厚さ分だけ、パターン膜の無い部分に比べて半導体基体
に対するエッチングの進み具合を遅らせることができる
ため、一度に深さの異なるトレンチを同時に形成するこ
とができる。

【００３１】また、不純物の導入量の異なる半導体基体
表面を同時に酸化することにより、形成されるトレンチ
の深さに応じて酸化膜の厚さが異なるようにしておき、
異なる厚さの酸化膜を介してエッチングを行なうことに
より、酸化膜の厚さに応じたエッチング深さのトレンチ
を形成することができる。

【００３２】また、エッチング速度が異なるような不純
物を予め一部の領域に注入しておくことにより、一度の
エッチングにより深さの異なるトレンチを同時に形成す
ることができる。

【００３３】以上述べた方法によれば、深さの異なるト
レンチを効率的かつ制御性良く形成することができる。

【００３４】更にまた、本発明によれば、前記半導体基
体に設けられた前記開孔部に埋込まれた前記誘電体を利
用した新たな素子分離領域を形成する事により、前記半
導体基体内で異なる幅の素子分離領域を形成することが
でき、各半導体装置間の絶縁性を著しく高めると共に素
子分離領域の面積を減少する事が出来、微細で高集積な
半導体装置を形成する事が出来る。

【００３５】又、素子分離領域周辺で段差が生じない
為、平坦性に優れた配線の形成も可能となる。

【００３６】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。

【００３７】［実施例１］本発明における第１の実施例
のプロセスを図１（ａ）〜（ｆ）に示す。

【００３８】まず、Ｐ型（１００）、１０〜２０Ω・ｃ
ｍのシリコンウェハ１０１表面に従来法により高濃度ｎ
型拡散層１０２及び低濃度ｎ型拡散層１０３を形成す
る。

【００３９】次に、ｎ型拡散層１０３表面に熱酸化法に
よって、酸化ケイ素膜１０４を膜厚５００Å形成し、つ
いでポリシリコン膜１０５を１μｍを形成した（図１
（ａ））。

【００４０】次に、フォトリソグラフィー法、及びドラ
イエッチング法を用いてウェハ表面にポリシリコン膜パ
ターン１０５を形成した（図１（ｂ））。

【００４１】次いで、ＣＶＤ法によりウェハ全面にＮＳ
Ｇ膜１０６を成膜し、さらにフォトリソグラフィー法及
びドライエッチング法を用いてトレンチ分離領域を形成
すべき領域に、ＮＳＧ膜の開口部１０７、１０８、を設
けた（図１（ｃ））。

【００４２】開口部１０８では、ＮＳＧ膜１０６の下層
にあった酸化ケイ素膜１０４も同時にエッチングした。
１０７、１０８のドライエッチング工程では、エッチン
グガスとしてＣＨＦ₃ ＋Ｃ₂ Ｆ₆ を用いるＲＩＥ法によ
り、ＮＳＧ膜と、ポリシリコン及びシリコンウェハとの
エッチング選択比を５以上とることができた。

【００４３】次に、レジストを剥離した後、ＮＳＧ膜１
０６をエッチングマスクとして、開口部１０７及び１０
８のエッチングを行なった。エッチングは、有磁場マイ
クロ波プラズマエッチング装置を用いて行ない、エッチ
ングガス；Ｃｌ₂ ５０ＳＣＣＭ、ガス圧力５ｍｍＴ
ｏｒｒ、マイクロ波電力３００ｍＡ、ウェハに対するＲ
Ｆ印加電力は、７０Ｗ（２ＭＨｚ）であった。このエッ
チングにより、低濃度ｎ型拡散層１０３を貫通する浅い
トレンチ１０９と、低濃度ｎ型拡散層１０３及び高濃度
ｎ型拡散層１０２を貫通する深いトレンチ１１０を同時
に形成することができた（図１（ｄ））。

【００４４】次に、ポリシリコン膜１０５及び酸化ケイ
素膜１０４をＨＦ水溶液を用いて除去した後、トレンチ
１０９、１１０内及びウェハ表面に熱酸化法によって酸
化ケイ素膜１１１を２０００Åを成長させ、次いでＣＶ
Ｄ法によりトレンチ１０９、１１０の内部をポリシリコ
ン膜１１２で埋め込んだ（図１（ｅ））。

【００４５】次に、ウェハ表面にフォトレジストを塗布
した後、エッチバックを行ない、ウェハ表面の平坦化を
行なった後、ウェハ全面を熱酸化することにより、ポリ
シリコン膜１１２が露出しているトレンチ１０９、１１
０の開口部に２０００Åの酸化ケイ素膜１１３を形成す
る（図１（ｆ））。

【００４６】以上の工程により、深さの異なるトレンチ
分離領域を形成することができた。

【００４７】本実施例では、形成されるトレンチの深さ
は、ポリシリコン膜１０５と、熱酸化膜１０４のそれぞ
れの膜厚と、低濃度ｎ型拡散層１０３、及び高濃度ｎ型
拡散層１０２とのエッチング選択比によって自由に制御
することができる。［実施例２］本発明における第２の実施例のプロセスフ
ローを図２（ａ）〜（ｆ）に示す。

【００４８】まず、Ｐ型（１００）、１０〜２０Ω・ｃ
ｍのシリコンウェハ２０１表面に、従来法により高濃度
ｎ型拡散層２０２及び低濃度ｎ型拡散層２０３を順次形
成する。次に低濃度ｎ型拡散層２０３表面に熱酸化法に
より酸化シリコン膜２０４５００Åを形成した後、ＣＶ
Ｄ法により窒化シリコン膜２０５を２０００Å形成し、
フォトリソグラフィー法及びドライエッチング法により
窒化シリコン膜２０５に開口部分２０６、２０７を形成
する（図１（ａ））。

【００４９】次に、フォトリソグラフィー法により、開
口部分２０７を覆うようにレジストマスク２０８を形成
した後、ウェハ全面にイオン打込みを行なった。イオン
種はＡｓ⁺ 、ドーズ量１×１０¹⁶ions／ｃｍ² 、加速電
圧６０ｋｅＶであった。

【００５０】次に、レジストマスク２０８を除去し、水
蒸気中、９５０℃３０分間熱酸化を行なうことにより、
窒化シリコン膜２０５の開口部分２０６、２０７に酸化
シリコン膜２１０、２１１を成長させた。酸化シリコン
膜２１０、２１１の膜厚はそれぞれ３０００Å、１００
０Åであった（図２（ｃ））。

【００５１】次に、窒化シリコン膜２０５をエッチング
マスクとして、開口部分２０６、２０７を通して酸化シ
リコン膜２１０、２１１及びシリコンウェハ表面のエッ
チングを連続して行なった。エッチングは有磁場マイク
ロ波プラズマエッチング装置を用いた。エッチング条件
は、エッチングガス：Ｃｌ₂ ５０ＳＣＣＭ、ガス圧力
５ｍｍＴｏｒｒ、マイクロ波電力３００ｍＡ、ウェハに
対するＲＦ印加電力は７０Ｗ（２ＭＨｚ）である。

【００５２】このエッチングにより、低濃度ｎ型拡散層
２０３を貫通する浅いトレンチ２１２と、低濃度ｎ型拡
散層２０３及び高濃度ｎ型拡散層２０２を貫通する深い
トレンチ２１３を同時に形成することができた（図２
（ｄ））。

【００５３】次に、窒化シリコン膜２０５及び酸化シリ
コン膜２０４を除去した後、ウェハの表面及びトレンチ
２１２、２１３の内部に熱酸化膜２１４、２１５を約２
０００Å形成した（図２（ｅ））。。

【００５４】次に、トレンチ２１２、２１３内部にＣＶ
Ｄ法を用いてポリシリコン膜２１６、２１７を埋め込ん
だ後、ウェハ表面を平坦化し、ポリシリコン膜２１６、
２１７のウェハ表面に露出する部分に熱酸化膜２１８、
２１９を形成した（図２（ｆ））。

【００５５】以上の工程により深さの異なるトレンチ分
離領域を形成することができた。

【００５６】本実施例では、窒化シリコン膜２０５に設
けた開口部分２０６、２０７の下地シリコン層の不純物
濃度の差による、熱酸化における酸化膜成長速度の差に
より、開口部分２０６、２０７の底部に、膜厚の異なる
酸化シリコン膜２１０、２１１を形成している。シリコ
ンウェハと酸化シリコン膜とのエッチング選択比は約１
０あるため、酸化時間を制御し、膜厚の差を最適化する
ことにより、任意の２種の深さを持つトレンチを形成す
ることができる。

【００５７】また窒化シリコン膜２０５のかわりに酸化
シリコン膜を用いて本実施例と同様の効果を得ることが
できた。［実施例３］本発明における第３の実施例は、半導体基
体内に不純物を算入し高濃度領域を形成し、前記半導体
基体と前記高濃度領域との濃度差を利用して一回のエッ
チングで深さの異なる開孔部を設け、前記開孔部内に誘
電体を埋込む事により半導体装置間及び半導体装置内で
分離領域となる深さの異なる絶縁領域を形成するもので
ある。

【００５８】図３は、本発明による第３の実施例を表わ
す図面であり、同図に於いて３０１は半導体基体、３０
２は埋込み不純物領域、３０３はエピタキシャル成長
層、３０４は不純物層、３０５は絶縁膜、３０６及び３
０７は前記絶縁膜３０５の開孔部、３０８は前記エピタ
キシャル成長層３０３内に設けた開孔部、３０９は前記
不純物層３０４及び前記埋込み不純物領域３０２の一部
を貫いた開孔部、３１０は絶縁膜、３１１は誘電体、３
１２及び３１３はそれぞれ前記開孔部３０８、３０９に
埋込まれた誘電体、３１４は半導体装置のベース領域３
１５は半導体装置のエミッタ領域、３１６は絶縁膜、
Ｅ、Ｂ、Ｃはそれぞれ半導体装置のエミッタ、ベース、
コレクタ領域と接続する配線である。

【００５９】次に、図３のプロセスフローについて順を
追って説明する。

【００６０】まず、半導体基体３０１にパターニングを
施し、不純物を導入する。その後熱処理を加え、エピタ
キシャル成長層３０３を成長させる事で埋込み不純物層
３０２を形成する。

【００６１】本実施例では、前記半導体基体３０１には
Ｐ（１００）、１０〜２０Ω・ｃｍのものを使用し、前
記不純物の導入にはイオン注入法を用い、Ａｓを５×１
０¹⁵ｃｍ^-2、６０ｋｅＶの条件で注入した。その後の熱
処理はＮ₂ 雰囲気にて１１５０℃、３６０分施した。前
記エピタキシャル成長層３０３は、Ｎ型不純物を導入す
る事で比抵抗を２Ω・ｃｍとし、厚さ２．５μｍに形成
している。上記の様に処理する事で前記埋込み不純物層
３０２が形成される（図３（ａ））。

【００６２】次に、フォトリソグラフィ工程にて前記埋
込み不純物層３０２の両端に不純物が導入出来る様にパ
ターニングを行い、不純物を導入する。その後熱処理を
加え、不純物領域３０４を形成する。ここで前記不純物
の導入にはイオン注入法を用い、Ｐを１×１０¹⁶ｃ
ｍ^-2、６０ｋｅＶで注入し、熱処理はＮ₂ 雰囲気で１１
５０℃、３０分施した（図３（ｂ））。

【００６３】次に、前記不純物領域３０４を含む前記エ
ピタキシャル成長層３０３上に、絶縁膜３０５を形成す
る。本実施例では前記絶縁膜３０５は熱酸化法による熱
酸化膜を８０００Å形成している。引続きフォトリソグ
ラフィ工程にてパターニングを行い、前記絶縁膜３０５
に開孔部３０６及び３０７を設ける（図３（ｃ））。

【００６４】ここで前記開孔部３０６は前記エピタキシ
ャル成長層３０３上に、又前記開孔部３０７は前記不純
物領域３０４上に形成する。前記開孔部３０６、３０７
の幅は１．０μｍである。

【００６５】次にパターニングにより形成された前記開
孔部３０６、３０７を利用してエッチング法にて前記エ
ピタキシャル成長層３０３内に開孔部３０８を、又前記
不純物領域３０４内には開孔部３０９を形成する。

【００６６】本実施例において前記開孔部３０８、３０
９を形成するエッチングにはドライエッチ法を用い、そ
の時の条件はＳＦ₆ が１８ＳＣＣＭ、ＣＨ₂ Ｆ₂ が３３
ＳＣＣＭ、Ｃｌ₂ が３０ＳＣＣＭ、Ｈｅが５ＳＣＣＭ、
エッチング時の圧力が１０ｍｍＴｏｒｒ、ＲＦパワが２
５Ｗ、マイクロ波電流値が２１０ｍＡ、でエッチング時
間を５分とした。以上の条件のエッチング法で前記開孔
部３０８の深さ１．２μｍ、幅１．０μｍ、前記開孔部
３０９の深さ４．５μｍ、幅１．０μｍとなり、深さの
異なる前記開孔部３０８、３０９を形成した（図３
（ｄ））。

【００６７】次に熱酸化法にて前記開孔部３０８、３０
９内全体を覆う様に絶縁膜３１０を形成する。本実施例
では熱酸化法にて熱酸化膜を１０００Å成長させている
（図３（ｅ））。

【００６８】次に前記開孔部３０８、３０９内に誘電体
３１１を埋込む。本実施例において前記誘電体３１１は
ＬＰ−ＣＶＤ法でＰｏｌｙ・Ｓｉを１３０００Åの厚さ
で埋込んでいる（図３（ｆ））。

【００６９】次に前記開孔部３０８、３０９に埋込まれ
た部分以外の前記誘電体３１１及び前記絶縁膜３０５を
エッチング法等にて除去する事により前記開孔部３０
８、３０９に埋込まれた誘導体領域３１２、３１３を形
成する（図３（ｇ））。

【００７０】その後、半導体装置のベース領域３１４、
エミッタ領域３１５を従来通りの技術で形成した後、絶
縁膜３１６を堆積させ、パターニングにより前記ベース
領域３１４、前記エミッタ領域３１５、及び前記不純物
層３０４及び前記埋込み不純物領域３０２をコレクタ領
域とする部分に配線用開孔部を設け、配線用金属３１７
を形成する。Ｅ、Ｂ、Ｃはそれぞれ前記エミッタ領域の
配線、前記ベース領域の配線、前記コレクタ領域の配線
である（同図（ｈ））。［実施例４］図４を用いて他の実施例を以下に説明す
る。

【００７１】まず、Ｓｉ基体４０１表面に、幅が狭くか
つ深さの深い、例えば幅１μｍ、深さ５μｍのトレンチ
４０２を形成する（図４（ａ））。

【００７２】次に、Ｓｉ基体表面に幅が広くかつ深さの
浅い、例えば幅１０μｍ、深さ１μｍのトレンチ４０３
を形成し、その後熱酸化膜４０４をＳｉ表面に形成し、
さらにＬＰ−ＣＶＤ法により、窒化珪素膜４０５を形成
する（図４（ｂ））。

【００７３】次に、常圧ＣＶＤ法によりＢＰＳＧ膜４０
６を形成する。このとき狭いトレンチ内は、常圧ＣＶＤ
でＢＰＳＧを堆積時に、材料ガスの平均自由行程が短い
為空洞領域４０７が生じる（図４（ｃ））。

【００７４】次に、窒素雰囲気中で９５０℃ ３０ｍｉ
ｎの熱処理を行なう（図４（ｄ））。

【００７５】その後、ＢＰＳＧ膜４０６上に窒化珪素膜
４０８を形成し、広いトレンチ領域以外の窒化珪素膜４
０８を選択的に除去する（図４（ｅ））。

【００７６】次に、ＨＦ水溶液によりＢＰＳＧ膜４０６
を等方性エッチングにより除去する（図４（ｆ））。

【００７７】リン酸によりＳｉ窒化膜４０８を除去する
（ｇ）これにより、１回の埋め込み層堆積により、幅が
異なり、かつ深さの異なるトレンチ形成が同時にでき
る。［実施例５］本発明による好適な実施態様は、開孔内に
誘電体を埋込んだ後に、半導体基体上面の誘電体を除去
し、フォトリソグラフィ工程にて、埋込まれた誘電体間
をパターニングした後に不純物を導入する。引続き熱処
理を加え、さらに熱酸化を行う事により、誘電体間を熱
酸化膜により空隙無く埋込み、素子分離領域を形成する
ものである。以下に本発明の実施例について詳述する。

【００７８】図５は本発明の特徴を最もよく表わす図面
であり、同図に於いて５０１は半導体基体、５０２は不
純物層、５０３はエピタキシャル成長層、５０４、５０
４ａは絶縁膜、５０５は開孔部、５０６は誘電体、５０
７は前記開孔部５０５内に埋込まれた誘電体、５０８は
絶縁膜、５０９はマスク材、５５０は不純物、５１１は
前記不純物５５０を導入した不純物領域、５１２は熱酸
化膜である。

【００７９】次に図５のプロセス・フローについて順を
追って説明する。

【００８０】まず、半導体基体５０１上に不純物を導入
し、熱処理により不純物層５０２を形成し、更に、エピ
タキシャル成長層５０３を前記不純物層５０２上に成長
させる。ここでは、半導体基体５０１はＰ（１００）１
０〜２０Ω・ｃｍを用い、不純物層５０２にはＡｓを１
×１０¹⁵ｃｍ^-2／６０ｋｅＶのイオン注入法で導入し、
熱処理を１１５０℃、４８０分のＮ₂ 雰囲気にて行い形
成した後エピタキシャル成長層５０３を２．５μｍ、２
Ω・ｃｍに成長させている（図５（ａ））。

【００８１】次に、前記エピタキシャル成長層５０３上
にＳｉＯ₂ 、ＳｉＮ等の絶縁膜５０４をＣＶＤ法、熱酸
化法にて堆積させ、その後フォトリソグラフィ工程にて
所望のパターニングを行い、引き続き各種エッチング法
にて開孔部５０５を形成する。ここでは前記絶縁膜５０
４は熱酸化法にてＳｉＯ₂ 膜を８０００Å成長させ、パ
ターニングを行った後、ドライエッチ法にて幅１μｍ、
深さ５μｍの開孔部５０５を形成している（同図
（ｂ））。

【００８２】次に、誘導体５０６を前記開孔部５０５内
に埋込む。又、誘電体５０６を埋込む前に前記開孔部全
体を覆う様に熱酸化膜５０４ａを１０００〜２０００Å
成長させても良い。ここでは、前記熱酸化膜５０４ａを
前記開孔部５０５内に１５００Å成長させた後に、ＬＰ
−ＣＶＤ法にてＰｏｌｙ−Ｓｉを１３０００Åの厚さで
埋込んでいる（同図（ｃ））。

【００８３】次に、前記エピタキシャル成長層５０３上
の前記絶縁膜５０４及び前記誘電体５０６をエッチバッ
ク法等で除去し、前記開孔部５０５内のみに埋込まれた
誘電体５０７を形成する。さらにＬＰ−ＣＶＤ法でＳｉ
Ｎ膜５０８を２０００Å堆積させる（同図（ｄ））。

【００８４】次に、フォトリソグラフィ工程にてパター
ニングを行い、前記誘電体５０７間の所望の部分の感光
剤５０９、ＳｉＮ膜５０８を除去する。

【００８５】引続き、パターニングにより残された前記
感光剤５０９をマスクとして不純物５１０を導入し、不
純物領域５５１を形成する。ここで前記不純物５１０の
導入法としてイオン注入法を用い、イオン種としてＰを
１×１０¹⁶ｃｍ^-2／１００ｋｅＶで注入している（同図
（ｅ））。

【００８６】続いて、前記感光剤５０９を除去する（同
図（ｆ））。

【００８７】次に、前記不純物領域５１１に熱処理を加
え、拡散させた後に引続き熱酸化を行い、前記不純物層
５０２及び前記不純物領域５１１全体を熱酸化膜５１２
に変化させる。ここでは前記不純物領域５１１を拡散さ
せる為の熱処理条件としては、１０００℃、６０分Ｎ₂
雰囲気で、引続き行う熱酸化条件はパイロジェニック法
で１０００℃、４００分の熱酸化処理を行う事で前記不
純物層５０２及び前記不純物領域５１１の熱酸化が達成
される（同図（ｇ））。

【００８８】こうして、幅の狭い第１の素子分離領域５
０７と幅の広い第２の素子分離領域５０７＋５１２＋５
０７が形成できた。［実施例６］本発明による他の実施例は、半導体基体に
開孔部を形成し、前記開孔部に誘電体を埋込んだ後、前
記半導体基体上の前記誘電体のみを除去し、その上に絶
縁体を堆積させ、フォトリソグラフィ工程にて前記絶縁
膜をパターニングし、前記絶縁膜をマスクとして前記開
孔部に埋込まれた前記誘電体間の半導体基体を多孔質化
させ、次に熱酸化処理を行う事で前記多孔質化した半導
体基体が熱酸化され、前記誘電体間を熱酸化膜により空
隙無く埋込む事により素子分離領域を形成する方法であ
る。以下に詳述する。

【００８９】図６は、本発明による別の実施例を表わす
図面であり、同図に於いて６０１は半導体基体、６０２
は不純物層、６０３はエピタキシャル層、６０４、６０
４ａは絶縁膜、６０５は開孔部、６０６は誘電体、６０
７は前記開孔部に埋込まれた誘電体、６０８は絶縁体、
６０９は前記絶縁膜の開孔部、６１０は多孔質化した領
域、６１１は熱酸化膜である。

【００９０】次に図６のプロセスフローについて順を追
って説明する。

【００９１】まず、半導体基体６０１上に不純物を導入
し、熱処理により不純物層６０２を形成し、更にエピタ
キシャル成長層６０３を前記不純物層６０２上に成長さ
せる。ここでは、半導体基体６０１はＰＣ（１００）１
０〜２０Ω・ｃｍを用い、不純物層６０２はＡｓをイオ
ン注入法にて１×１０¹⁵ｃｍ^-2／６０ｋｅＶの条件で導
入し、その後熱処理を１１５０℃、４８０分のＮ₂ 雰囲
気にて処理し、エピタキシャル成長層６０３を２．５μ
ｍ、２Ω・ｃｍに成長させている（図６（ａ））。

【００９２】次に、前記エピタキシャル成長層６０３上
にＳｉＯ₂ 、ＳｉＮ等の絶縁膜６０４をＣＶＤ法、又は
熱酸化法にて堆積させ、その後フォトリソグラフィ工程
にて所望のパターニングを行い、引続いて各種エッチン
グ法にて開孔部６０５を形成する。ここでは前記絶縁膜
６０４は熱酸化法にて熱酸化膜を８０００Å成長させ、
パターニングを行った後、ドライエッチ法にて幅１μ
ｍ、深さ５μｍの開孔部６０５を形成している（同図
（ｂ））。

【００９３】次に、誘電体６０６を前記開孔部６０５内
に埋込む。又、誘電体６０６を埋込む前に前記開孔部６
０５内全体を覆う様に熱酸化膜６０４ａを１０００〜２
０００Å成長させても良い。ここでは前記熱酸化膜６０
４ａを前記開孔部６０５内に１５００Å成長させた後に
ＬＰ−ＣＶＤ法にてＰｏｌｙ−Ｓｉを１３０００Åの厚
さで埋込んでいる（同図（ｃ））。

【００９４】次に、前記エピタキシャル成長層６０３上
の前記絶縁膜６０４及び前記誘電体６０６をエッチバッ
ク法等で除去し、前記開孔部６０５内のみに埋込まれた
誘電体６０７を形成する（同図（ｄ））。

【００９５】次に、絶縁膜６０８を堆積させ、引続いて
フォトリソグラフィ工程でパターニングを行い、前記誘
電体６０７間の所望の部分で前記絶縁膜６０８を除去す
る。ここで絶縁膜６０８は、ＣＶＤ法によるＳｉＯ₂ 、
ＳｉＮ等で、膜厚は１０００〜５０００Åの範囲であ
り、本実施例においてはＬＰ−ＣＶＤ法によるＳｉＮ膜
を３０００Å堆積している。前記絶縁膜６０８をパター
ニングして除去した部分は開孔部６０９となる（同図
（ｅ））。

【００９６】次に、前記絶縁膜６０８をマスクとして陽
極化成法を用い、前記半導体基体６０１の部分まで多孔
質領域６１０を形成する。ここで陽極化成の条件として
は、電流が０．１〜１Ａ、電圧が２〜８Ｖ、処理時間が
１〜１０分であり、本実施例では電流が０．５Ａ、電圧
が３Ｖ、処理時間を５分とした（同図（ｆ））。

【００９７】次に、熱酸化処理を行い、前記多孔質層６
１０を熱酸化膜６１１に変化させる。ここで熱酸化条件
としては９００℃〜１１００℃、１０分〜６０分のパイ
ロジェニック法を用い、本実施例では９５０℃、３０分
の熱酸化処理を行う事で前記多孔質層６１０の熱酸化が
完了する。さらにマスク材である前記絶縁膜６０８を除
去する（同図（ｇ））。

【００９８】こうして、幅の狭い第１の素子分離領域６
０７と幅の広い第２の素子分離領域６０７＋６１１＋６
０７が形成できた。［実施例７］本発明の他の実施例を図７（ａ）〜（ｆ）
を用いて詳細に説明する。

【００９９】まず、Ｓｉ基体７０１表面に幅の狭いトレ
ンチ７０５と幅の広いトレンチ７０４を形成する。

【０１００】各トレンチの深さは、後工程で半導体表面
に堆積する誘電体層の膜厚と等しい深さにする。

【０１０１】また各トレンチの幅は、幅の広いトレンチ
の幅は、前記誘電体層の厚さの３倍以上、かつ前記幅の
狭いトレンチの幅は前記誘電体層の厚さの１．５倍以下
であることが、本発明の工程を行なうには好ましい。

【０１０２】本実施例では、例えば、幅の狭いトレンチ
の深さ１μｍ、幅１μｍ、幅の広いトレンチの深さ１μ
ｍ、幅５０μｍとする。

【０１０３】また、幅の広いトレンチと幅の狭いトレン
チは、２度の異なるエッチング方法により形成する。

【０１０４】次に、熱酸化により半導体表面及びトレン
チ表面にＳｉ酸化膜７０２を１０００Å形成する。続い
て減圧ＣＶＤ法によりＳｉ窒化膜７０３を１０００Å形
成する（図７（ａ））。

【０１０５】次に、常圧ＣＶＤ法により埋込み誘電体層
７０６を形成する。例えば埋込み誘電体層７０６はＢＰ
ＳＧ膜１μｍにする。常圧ＣＶＤ法で形成した誘電体層
は堆積中の平均自由行程が短かいため、トレンチ７０５
内は誘電体層で充満されず空洞領域７０７が形成される
（図７（ｂ））。

【０１０６】次に、例えば窒素雰囲気中で約９００℃、
３０′の熱処理を行う（図７（ｃ））。次に、ＢＰＳＧ
膜７０６上にＳｉ窒化膜７０８を約１０００Å形成し、
広いトレンチ上以外のＳｉ窒化膜を選択的に除去する
（図７（ｄ））。

【０１０７】次に、ＨＦ水溶液によりＢＰＳＧ膜７０６
をウエットエッチング（ＷｅｔＥｔｃｈｉｎｇ）する
（図７（ｅ））。

【０１０８】その後リン酸によりＳｉ窒化膜７０８を除
去する（図７（ｆ））。

【０１０９】

【発明の効果】以上説明したように、本発明によれば、
深さの異なるトレンチを従来方法と比較して、大幅に工
程を短縮して形成することができるため、経済的に優れ
る効果が得られる。

【０１１０】また、深さの異なるトレンチを、１回のリ
ソグラフィー及びエッチング工程で形成できるため、深
さの異なるトレンチ間のアライメント誤差がなく、また
寸法ばらつきも小さくできるため、高精度の微細トレン
チ分離領域を形成することができる。

【０１１１】また以上説明した様に、半導体基体に開孔
部を設け、前記開孔部内に埋込まれた誘電体を利用し、
さらに新たな素子分離領域を形成する事により、前記半
導体基体内で異なる幅の素子分離領域を形成することが
でき、また各半導体装置間の絶縁性を著しく高めると共
に素子分離領域の面積を減少させ、さらに素子分離領域
周辺でも優れた平坦性が保たれる為、微細で高集積な半
導体装置を形成出来る効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１のプロセスフローを示す半導
体装置の断面図である。

【図２】本発明の実施例２のプロセスフローを示す半導
体装置の断面図である。

【図３】本発明の実施例３のプロセスフローを示す半導
体装置の断面図である。

【図４】本発明の実施例４のプロセスフローを示す半導
体装置の断面図である。

【図５】本発明の実施例５の素子分離領域を形成する為
のプロセスフロー図。

【図６】本発明の実施例６の素子分離領域を形成する為
のプロセスフロー図。

【図７】本発明の実施例７の素子分離領域を形成する為
のプロセスフロー図。

【図８】従来技術による素子分離領域の断面構造

【符号の説明】

１０１、２０１Ｐ型シリコン基体１０２、２０２高濃度ｎ型拡散層１０３、２０３低濃度ｎ型拡散層１０４、１１１、１１３、２０４、２１０、２１１、２
１４、２１５、２１８、２１９酸化珪素膜１０５、１１２、２１６、２１７ポリシリコン膜１０６ＮＳＧ膜１０７、１０８ＮＳＧ膜の開口部２１２、２１３、１０９、１１０、４０２トレンチ２０５、４０５、４０８窒化珪素膜２０６、２０７窒化珪素膜の開口部分２０９高濃度ｎ型不純物導入領域２０８フォトレジスト膜３０１半導体基体３０２埋込み不純物領域３０３エピタキシャル成長層３０４不純物層３０５絶縁膜３０６、３０７絶縁膜の開孔部３０８エピタキシャル成長層に設けた開孔部３０９不純物層の一部を貫いた開孔部３１０絶縁膜３１１誘電体３１２、３１３埋込まれた誘電体３１４ベース領域３１５エミッタ領域３１６絶縁膜４０１シリコン基体４０４シリコン表面４０６、４０９ＢＰＳＧ膜４０７空洞領域Ｅエミッタ領域と接続する配線Ｂベース領域と接続する配線Ｃコレクタ領域と接続する配線５０１半導体基体５０２不純物層５０３エピタキシャル成長層５０４絶縁膜５０４ａ絶縁膜５０５開孔部５０６誘電体５０７埋込まれた誘電体５０８絶縁膜５０９マスク材５１０不純物５１１不純物５１２熱酸化膜６０１半導体基体６０２不純物層６０３エピタキシャル成長層６０４絶縁膜６０４ａ絶縁膜６０５開孔部６０６誘電体６０７埋込まれた誘電体６０８絶縁膜６０９絶縁膜の開孔部６１０多孔質化領域６１１熱酸化膜７０１Ｓｉ基体７０２ＳｉＯ₂ ７０３ＳｉＮ７０４広いトレンチ７０５狭いトレンチ７０６ＢＰＳＧ膜７０７空洞領域７０８ＳｉＮ７０９広いトレンチ

フロントページの続き (72)発明者坂本勝東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基体表面の少なくとも１部の領域
上に所望の膜厚のパターン膜を形成する工程と、前記パターン膜を形成した領域上、及び形成しない領域
上に開口部を有するエッチングマスクを形成する工程
と、前記エッチングマスクの開口部分を通してエッチングを
行なうことによって、深さの異なるトレンチを同時に形
成する工程と、を含むことを特徴とする半導体装置の製
造方法。
【請求項２】前記パターン膜のエッチング速度が前記
半導体基体のエッチング速度と比較して同等もしくはよ
り遅いことを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項３】前記半導体基体がシリコンからなること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】前記パターン膜がポリシリコンからなる
ことを特徴とする請求項１記載の半導体装置の製造方
法。
【請求項５】半導体基体表面に複数の開口部分を持つ
エッチングマスクを形成する工程と、特定の前記開口部内の領域に不純物導入を行なう工程
と、前記複数の開口部分の底部に露出する半導体基体表面を
酸化し、前記不純物導入を行なった開口部と行なわなか
った開口部内で異なる厚さの酸化膜を形成する工程と、前記開口部分の底部に形成された前記異なる厚さの酸化
膜及び半導体基体をエッチングして異なる深さのトレン
チを同時に形成する工程と、を含むことを特徴とする半
導体装置の製造方法。
【請求項６】前記半導体基体がシリコンからなること
を特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】前記エッチングマスクが、窒化シリコン
又は酸化シリコンからなることを特徴とする請求項５記
載の半導体装置の製造方法。
【請求項８】前記不純物導入を行なう方法がイオン打
込み法であることを特徴とする請求項５記載の半導体装
置の製造方法。
【請求項９】半導体基体表面に、濃度差を持たせた複
数の不純物導入領域を設け、前記複数の不純物導入領域
及び不純物導入を行なわない領域から選ばれた少なくと
も２つの領域上に設けたエッチングマスクの開口部分を
通してエッチングを行ない、エッチング速度の差により
深さの異なるトレンチを形成することを特徴とする半導
体装置の製造方法。
【請求項１０】前記トレンチに誘電体を埋め込むこと
を特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】Ｓｉ基体上に、幅が狭く深さの深いト
レンチを形成する工程と、幅が広く深さが浅いトレンチ
を形成する工程と、前記トレンチを形成した基体上にＣ
ＶＤ法によりＢＰＳＧ膜を堆積する工程と、前記幅の広
いトレンチ上の凹状の前記ＢＰＳＧ膜上のみに窒化珪素
膜をマスクとして形成する工程と、前記工程後、前記Ｂ
ＰＳＧ膜を等方性エッチングにより除去する工程と、前
記窒化珪素膜を除去する工程と、を有することを特徴と
する半導体装置の製造方法。
【請求項１２】素子分離領域を有する半導体装置の製
造方法において、半導体基体の素子分離領域となる領域に複数の開孔部を
形成する工程と、前記開口部に誘電体を埋め込んで第１の素子分離領域を
形成する工程と、前記第１の素子分離領域の複数に挟まれた領域に不純物
を注入する工程と、前記不純物を注入した領域を熱処理により熱酸化領域と
し、隣接する前記第１の素子分離領域と合わせて第２の
素子分離領域とする工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１３】前記誘電体を埋め込んだ第１の素子分
離領域に挟まれた領域を多孔質化させる工程と、前記多孔質領域を熱酸化法で増速酸化させて熱酸化膜領
域とし、隣接する前記第１の素子分離領域と合わせて第
２の素子分離領域とすることを特徴とする請求項１２記
載の半導体装置の製造方法。
【請求項１４】素子分離領域を有する半導体装置の製
造方法において、半導体基体上に幅の狭いトレンチと幅の広いトレンチを
形成する工程と、前記トレンチを形成した半導体基体上に誘電体層を形成
する工程と、前記幅の広いトレンチ上に形成された凹部状の前記誘電
体層上にマスクとして絶縁膜を形成する工程と、前記マスクに覆われていない前記誘電体領域をエッチン
グ除去する工程と、前記エッチング工程後、前記マスクを除去する工程と、を有し、前記誘電体を埋め込んだトレンチを素子分離領
域とすることを特徴とする半導体装置の製造方法。
【請求項１５】前記幅の広いトレンチの幅が、前記誘
電体層の厚さの３倍以上、かつ前記幅の狭いトレンチの
幅が前記誘電体層の厚さの１．５倍以下であることを特
徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】前記幅の狭いトレンチに空洞を有する
ことを特徴とする請求項１４に記載の半導体装置の製造
方法。
【請求項１７】前記幅の広いトレンチと幅の狭いトレ
ンチを２度の異なるエッチング方法により形成すること
を特徴とする請求項１４に記載の半導体装置の製造方
法。