KR20010021740A - 무선 주파수에서 사용되는 집적 회로 소자를 제조하는 방법 - Google Patents

무선 주파수에서 사용되는 집적 회로 소자를 제조하는 방법 Download PDF

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KR20010021740A
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니그렌스테판
타일스테드트오라
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에를링 블로메, 타게 뢰브그렌
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Abstract

NPN형의 바이폴라 트랜지스터는 통상적인 방법으로 소자의 표면을 따라서 두꺼운 필드 산화물 영역(18)에 의해 둘러싸여지는 소자의 표면에 능동 영역을 가진다. 능동 영역은 바람직하게는 질화물층(34)을 포함하는 전기 절연성 표면층에 의해 부분적으로 덮여진다. 능동 영역내의 베이스 영역은 전기 절연성 표면층에 석판 인쇄술로 생성되는 잘 정해진 공동에 의해 형성된다. 그 대신에 그러한 두꺼운 필드 산화물 영역에 의해 둘러싸이는 에미터 및 콜렉터 영역을 가지는 PNP형의 바이폴라 측면 트랜지스터에 있어서, 에미터 및 콜렉터 영역은 전기 절연성 표면층에 석판 인쇄술로 형성된 공동에 의해 대응하는 방법으로 형성될 수 있다. 잘 정해진 공동으로 인해, 베이스 콜렉터 커패시턴스 및 에미터 콜렉터 커패시턴스는 각각 이 경우에 감소될 수 있고 트랜지스터의 고주파수 특성을 더 양호하게 야기한다. 실리콘 질화물층(34)의 영역은 동시에 제조되는 커패시터에서 유효 유전체로서 동시에 사용된다. NPN 트랜지스터에는 에미터 접속부 및 베이스 접속부 사이의 절연을 위해 질화물로 만들어진 얇은 사이드 스트링이 제공될 수 있다. 동일한 반도체 플레이트에, 특수한 깊고 얕은 기판 접속 단자가 소자 영역을 전기 절연하기 위해 제공될 수 있다. 트렌치(22)가 소자 영역의 전기 절연을 위해 사용될 수 있고, 평탄화 에칭을 용이하게 하기 위해 그리고 확산 장벽으로 작용하기 위해 하부 산화물(23) 및 그 위의 질화물(25)의 적층을 측벽에 가질 수 있다.

Description

무선 주파수에서 사용되는 집적 회로 소자를 제조하는 방법{A PROCESS FOR MANUFACTURING IC-COMPONENTS TO BE USED AT RADIO FREQUENCIES}
현재, 2개의 폴리실리콘의 층을 가지고 제조되어 자기 정렬 또는 소위 트렌치 절연이라 칭해지는 트랜지스터를 둘러싸는 트렌치에 의해 제공되는 전기 절연(self-aligning)과 결합하여 자기 정렬 기술을 사용하는 소위 이중 폴리 Si형의 트랜지스터인 바이폴라 트랜지스터(Bip 트랜지스터)를 사용함으로써 높은 패킹 밀도를 가지는 고속 바이폴라 회로를 제조하는 것이 가능하다. 자기 정렬 기술을 사용하여 제조되는 「이중 폴리 Si형」의 그러한 종래 기술의 트렌치 절연 바이폴라 트랜지스터의 개략적인 단면도는 도 1에 도시되어 있다.
이중 폴리 Si형의 바이폴라 트랜지스터의 공지된 제조 방법에서는, 최초로 증착된 폴리실리콘층이 베이스 접속부를 형성하게 한다. 트랜지스터가 NPN형인 경우, 이 폴리 Si층은 유형 P로 강하게 도핑된다. 유형 N으로 강하게 도핑되고 에미터 전극을 형성하는 최종적으로 증착된 폴리실리콘층은 하부의 전기 절연층 및 절연 사이드 스트링(side-string; 스페이서라고도 칭해짐)에 의해 베이스 접속부를 형성하는 최초로 증착된 폴리실리콘층으로부터 물리적으로 분리된다. 바이폴라 트랜지스터를 제조할 때 자기 정렬 방법의 장점은 베이스 저항과 베이스 및 콜렉터 사이의 커패시턴스가 모두 감소되는 것이다. 더욱이, 트렌치에 의해 제공되는 절연의 도입은 콜렉터 및 기판 사이의 커패시턴스를 강력하게 감소시킨다. 그것에 의해, 회로 성능이 현저하게 향상된다.
이하, 자주 사용되는 NPN형의 트렌치 절연 바이폴라 트랜지스터의 공지된 제조 방법이 개략적으로 도시되어 있는 도 2 내지 도 6을 참조하여 상세하게 설명된다. 베이스 재료로서, 유형 P의 단결정 실리콘 기판(101)이 실리콘 결정 구조의 (100)면에 위치된 표면을 가지고 사용된다(도 2 참조). 약 수 ㎛의 두께를 가지는 에피택셜 실리콘층이 기판(101)에 도포된 후에 소위 매립층이라고 칭해지고 예컨대, 비소 또는 안티몬의 이온 주입층으로 구성될 수 있는 하부 확산(102)이 석판 인쇄술로 형성된다. 그후, N- 및 P- 영역이 이온 주입과 결합하여 석판 인쇄술을 사용하여 플레이트(101) 상에 형성된다. 예컨대, 인을 사용하여 이온 주입에 의해 생성되는 N-영역(104)은 유형 N+의 하부 확산(102) 상에 직접 위치된다. N-영역들(104) 사이에 위치되는 다른 영역(105)은 P- 도핑되고 예컨대, 붕소의 이온 주입에 의해 제조된다(도 2 참조).
능동 영역은 통상적인 LOCOS 방법(LOCal Oxidation of Silicon)에 의해 형성된다(문헌 J. A. Appel 등의 「Local oxidation of silicon and its application is semiconductor technology」, Philips Research Report, Vol. 25, 1970, 118∼132쪽 참조). 먼저 적절한 재료의 절연 마스크(106)가 도포되고(도 3 참조), 석판 인쇄술로 패터닝된다. 그러한 실리콘(107)은 마스크(106)의 구멍에서 열 성장된 후에, 제조될 트랜지스터의 베이스 영역(108) 및 콜렉터 영역(109)이 남아 마스크가 표면을 덮는 영역내에 형성된다. 산화물 영역(109')에 의해 분리되는 능동 영역을 형성하고, 절연 트렌치(110)가 석판 인쇄술로 형성되는 마스크층(106)을 제거한 후에, 트렌치 에칭 마스크(도시 생략)의 윈도우가 N-형 에피택셜 영역(104) 및 P-형 에피택셜 영역 사이의 경계선에 위치되고, 그 후 열 성장된 실리콘 산화물 재료(107) 및 기판 재료(101)는 트렌치(110)가 원하는 깊이, 약 5 내지 10 ㎛를 얻을 때까지 등방성 건식 에칭을 사용하여 상기 윈도우내에서 에칭되고 영향을 받지 않는 P-기판(101)으로 하향으로 연장한다.
트렌치(110)의 벽은 열산화되어 트렌치가 예컨대, 실리콘 산화물 또는 폴리-Si 또는 폴리실리콘이라고도 칭해지는 다결정 실리콘의 절연성 또는 반절연성 재료(111)로 충전된 후에 도시 생략된 얇은 전기 절연층이 얻어진다. 충전 재료는 평평한 표면이 얻어질 때까지 건식 에칭에 의해 에칭된다. 플레이트의 표면이 산화되고, 특히 공동의 표면에서 도시 생략된 절연층을 얻기 위해 트렌치가 폴리실리콘으로 충전되는 경우 트렌치(110)의 공동내의 실리콘 재료가 산화된다. 트렌치가 처음부터 산화물로만 충전된 경우, 그러한 여분의 산화 단계는 불필요하다. 그 결과는 도 3에 도시되어 있다. 도 3에서 베이스 영역(108)의 연장이 전술한 바에 따라서 LOCOS 방법을 사용하여 형성되는 것을 볼 수 있다. 이 방법의 결점은 특히 트랜지스터를 제조하는 변형 방법의 설명과 관련하여 후술한다.
트렌치(110)를 형성한 후, 콜렉터 플러그(112), 즉 콜렉터 영역(109)내에서 소자 플레이트의 표면 및 하부 확산(102) 사이의 저저항 접속부가 석판 인쇄술로 형성된다(도 4 참조). 그 후, 석판 인쇄술로 형성된 공동에 이온 주입에 의해 일반적으로 인의 도펀트가 도포된다.
계속적인 제조 방법의 설명은 이러한 소자의 유형이 일반적으로 트렌치에 의해 얻어지는 전기 절연과 관련되기 때문에, 자기 정렬 베이스 에미터 접합부를 가지는 이중 폴리-Si-형의 전술한 NPN 트랜지스터에 대해 이루어진다.
능동 영역(108, 109)의 형성(도 2 참조) 및 전술한 바와 같은 콜렉터 플러그(112)를 형성한 후에, 얇은 폴리실리콘의 층(113)이 수백 ㎚의 두께를 가지고 증착된다(도 4 참조). 폴리실리콘층(113)은 붕소를 이온 주입함으로써 유형 P+로 되도록 도핑되고, 그 후, 얇은 실리콘 산화물층(114)이 CVD(화학 증착)에 의해 폴리실리콘층의 상부에 증착된다. 이러한 붕소로 도핑된 유형 P+의 폴리실리콘층은 최종 제조 후에 폴리실리콘층(113)의 바로 아래의 N-에피택셜 영역(104)의 표면층으로의 도펀트의 확산에 의해 소위 외인성 베이스(113') 또는 베이스 접속부 또는 베이스 단자를 형성한다. CVD에 의해 생성된 산화물층(114) 및 그 아래에 위치되는 폴리실리콘층(113)은 베이스 영역(108)내에 위치되는 에미터 공동(115)을 형성하기 위해 석판 인쇄술로 패터닝된다. 그후, 이들 2개의 층의 석판 인쇄 마스크(도시 생략)에 의해 덮여지지 않은 부분들은 플라즈마 에칭과 같은 건식 에칭 방법에 의해 제거된다. 에미터 공동(115)을 패터닝한 후에, 얇은 열 산화물(116)은 에미터 공동의 표면을 보호하기 위해 성장된 후, 십자(117)로 표시된 소위 내인성 베이스가 붕소를 이온 주입함으로써 생성된다. 내인성 베이스(117)는 에미터 공동(115)의 내부 아래에 정확하게 위치된다.
외인성 베이스로부터 생성되는 에미터를 분리하기 위해, 스페이서 또는 사이드 스트링(118)이 에미터 공동(115)의 사이드를 따라서 형성된다(도 5 참조). 이것은 플레이트 상에 등각으로 CVD에 의해 산화물층을 먼저 증착함으로써 이루어지고, 그 후 플레이트의 평평한 표면부 상의 이 산화물층을 에칭하는데 사용된다. 그것에 의해, CVD 산화물의 사이드 스트링 또는 스페이서(118)가 에미터 공동(115)을 생성하기 위한 패터닝을 만들 때 형성되는 단계들을 따라서 형성된다. 그러한 스페이서(118)를 형성한 후에, 얇은 폴리실리콘층(119)이 플레이트의 표면 상에 수백 ㎚의 두께를 가지고 증착된다. 이러한 층은 유형 N+로 되게 하기 위해 비소가 주입되고 어닐링한 후에 트랜지스터의 에미터 전극(120)을 형성한다. 에미터 전극을 생성하기 위해 N+ 폴리실리콘층(119)을 패터닝 및 에칭한 후에, 구조는 도 5의 구성을 가진다. 일반적으로, N+로 도핑되어 에미터 전극을 형성하는 이러한 상부 폴리실리콘층(119)의 영역이 콜렉터 영역(109)의 상부 상에 또한 남게 하고(도 3 참조) 콜렉터 단자(121)로 작용하는 콜렉터 플러그(112)의 상부 상에 또한 남게 한다.
회로는 예컨대, 실리콘 산화물의 층(122)에 의해 페시베이트되고(도 6 참조), 여기에 트랜지스터의 베이스, 에미터 및 콜렉터로의 접촉 홀(123, 124, 125)가 석판 인쇄술로 형성된다. 접촉 홀을 에칭한 후에, 회로에는 접촉 홀(123, 124, 125)로 투과하는 예컨대, 알루미늄을 스퍼터링함으로써 금속층(126)으로 코팅되어 외부와 접속을 위한 전기 접촉부를 형성한다. 외부 단자(127, 128, 129)를 생성하기 위하여 석판 인쇄술 및 에칭에 의해 도체층(126)이 형성되고, 최종 결과는 도 6에 나타나며, 또한 도 1과 비교하라. 도 1은 임의의 경우에 층들의 두께가 확대되어 있지만, 최종 소자의 더 나은 도면이다.
전술한 바로부터 명백해지는 바와 같이, 베이스 영역(108)이 LOCOS 방법에 의해 형성된다(도 3 참조). 바람직하게는, 단결정 실리콘의 상부에 바로 위치되는 실리콘 산화물 및 소위 필드 산화물(107)을 열 성장시킬 때 국부 산화 마스크로서이 실리콘 질화물로 이루어지는 2개의 층 구조가 사용된다. 필드 산화를 만들 때, 산소의 일부 측면 확산이 단결정 실리콘 및 실리콘 산화물 사이의 경계층을 따라서 발생하고, 산화물의 일부 성장이 질화물층의 마진 아래에서 또한 발생한다(도 3의 130을 보라). 이러한 산화물(130)은 통상 「버즈 비크(birds-beak)」라고 칭해진다. 그것에 의해, 베이스 영역의 연장이 석판 인쇄술로 형성된 질화물 산화물 마스크 구조에 의해 형성된 임의의 범위로만 이루어진다. 영역의 정확도는 최종 제조 후에 나머지 버즈 비크에 의해 형성된다고 말할 수 있다. 이들 버즈 비크를 생성할 때 부족한 정확도 및 공정 변화를 보상하기 위해, 베이스 영역(108)은 불필요하게 크게 만들어진다. 그것에 의해, 베이스 및 콜렉터 사이에 불필요하게 큰 커패시턴스가 얻어진다.
더욱이, N-영역(104)에 필드 산화물(107)을 생성할 때, 도펀트의 농축(131), 소위 「도펀트 축적」이 단결정 실리콘 기판(101)의 표면 및 필드 산화물(107) 사이의 경계층에서 발생한다(도 3 참조). 외인성 베이스를 형성하는 유형 P+의 폴리실리콘층(113)이 사이드 스트링(118) 외부의 베이스 영역(108)과 접촉하도록 만들어질 때, 완성된 NPN 트랜지스터의 베이스 및 콜렉터 사이의 증가된 커패시턴스를 초래한다(도 3 및 도 4 참조).
수직 트랜지스터의 기본적인 유형은 예컨대, F. B. Hugle에게 허여된 미국 특허 제3,246,214호에 개시되어 있다. 능동 영역을 형성하기 위해 필드 산화물을 사용하는 수직 트랜지스터는 Texas Instruments(Brighton 등)에게 허여된 공개된 유럽 특허 공보 0 375 323호 및 공개된 일본 특허 공보 95-245313(출원 번호 94-32764호)에 개시되어 있다.
반도체 칩 상의 전자 회로의 일부가 되는 트랜지스터를 제조할 때, 다른 소자들 예컨대, 회로에 포함될 커패시터, 인덕터 및 저항과 같은 수동 소자가 필요할 수 있다. 전술한 일반적인 유형의 고주파수 트랜지스터와 같이 복잡한 장치를 제조할 때, 다수의 처리 단계가 필요하고 처리 단계 중 일부가 그러한 다른 장치를 제조하는데 사용될 수 있는 경우 유리할 수 있으며, 특히 여분의 처리 단계가 전혀 필요없는 경우, 즉, 일반적으로 일부 종류 또는 종류들의 수동 소자가 가능하게 될 수 있는 경우 유리하다. 공개된 일본 특허 공보 90-27550호(출원 번호 제71-75779호)에는 커패시터 및 수직 트랜지스터가 기판의 표면에 어떻게 동시에 제조될 수 있는가를 개시하고 있다. 그러나, 커패시터는 유전체층의 아래에 위치되는 하부 커패시터 전극으로의 전기 접속의 저항으로 인해 손실을 초래하는 상당한 직렬 저항을 가질 수 있다.
폴리실리콘과 같은 높게 도핑된 실리콘의 층으로 만들어진 접속 구조로부터 능동 영역을 전기적으로 절연시키도록 작용하는 전술한 전기 절연 사이드 스트링 소위 「스페이서」의 제조는 예컨대, Sony Corp.(Hiroyoki Miwa)에게 허여된 공개된 유럽 특허 공보 0 303 435호, Cosentino에게 허여된 미국 특허 5,037,768호 및 Hiroyoki Miwa 등에게 허여된 미국 특허 5,541,124호에 개시되어 있다. 스페이서는 단일 단계의 이방성 에칭을 사용하는 통상적인 제조 방법을 사용하여 제조될 트랜지스터의 표면을 따라 수평 방향으로 불필요하게 크고 또한 다소 불량하게 형성될 수 있는 어느 정도의 크기를 가진다. 가능하다면, 이러한 절연 구조는 양호하게 형성된 얇은 절연층으로 만들어진 임의의 구조로 대체되어야 한다.
능동층에 전기 접속하기 위해 배열된 트랜지스터의 폴리실리콘 도체들은 Cosentino 등에게 허여된 미국 특허 5,037,768호(수직 트랜지스터) 및 Ishikawa 등에게 허여된 미국 특허 5,302,538호(전계 효과 트랜지스터)에 개시되어 있다.
집적 회로의 기판의 표면에서 전기 절연된 소자 영역은 Eklund 등에게 허여된 미국 특허 4,958,213호에 개시되어 있다. P-웰(well)은 서로로부터 N-웰을 절연시키기 위해 사용될 수 있고, N-웰은 아래에 높게 도핑된 매립 영역을 가지고, N-웰은 더 낮은 레벨로 도핑된 매립된 도핑 영역을 가진다. 그러나, 이러한 방식으로 제공되는 전기 절연은 어떤 경우에는 특히 높은 무선 주파수를 수반하는 응용에 불충분하게 될 수 있다. 강한 기판 접속은 소자들의 층에 의해 영향을 받지 않는 기판의 부분들을 접속하는데 사용될 수 있고, 집적 회로가 사용될 때 장치들을 접지로부터 절연시키는 것은 International Rectifier Co.(C.C. Choi 등)에게 허여된 공개된 영국 특허 출원 2 291 257호에 개시되어 있다. 그러나, 그러한 기판 접속은 고주파수 무선 응용에 있어서 불충분한 방식으로 동작하도록 나타날 수도 있다.
본 발명은 무선 주파수 범위내의 신호에 적합하고 실리콘(Si)에 기초한 바이폴라 기술을 사용하여 제조되는 IC 소자를 제조하는 방법에 관한 것으로, 특히 실리콘 기판 상에 수직 NPN 트랜지스터, 커패시터 및 측면 PNP 트랜지스터를 동시에 제조하고 강한 기판 접촉을 생성하는 방법에 관한 것이다.
도 1은 트렌치에 의해 제공되는 전기 절연을 가지는 바이폴라 자기 정렬 이중 폴리-Si 트랜지스터의 단면도.
도 2는 하부 확산 및 에피택셜 표면층을 형성한 후에 도 1에 도시된 트랜지스터를 제조하기 위한 출발 물질의 단면도.
도 3은 능동 영역을 형성한 후 및 트렌치에 의해 절연한 후의 도 2와 유사한 단면도.
도 4는 에미터 공동 및 외인성 베이스를 형성한 후의 도 2와 유사한 단면도.
도 5는 스페이서, 에미터 및 콜렉터를 형성한 후의 도 2와 유사한 단면도.
도 6은 제1 금속층을 형성한 후의 도 2와 유사한 단면도.
도 7은 양호한 고주파수 특성을 가지는 NPN 트랜지스터를 제조하기 위한 것이지만, 또한 커패시터 및 측면 PNP 트랜지스터를 제조하기 위해 배열된 실리콘 플레이트 및 층들의 하부 확산을 형성하기 전의 플레이트의 단면도.
도 8은 하부 확산을 형성한 후의 플레이트의 상태를 도시하는 도 7과 유사한 단면도.
도 9는 하부 확산을 형성한 후의 도 8과 유사한 단면도.
도 10은 여분의 P 도핑을 생성할 때 플레이트의 상태를 도시하는 도 9와 유사한 단면도.
도 11은 플레이트의 표면상에 에피택셜 실리콘을 증착한 후의 도 10과 유사한 단면도.
도 12는 N-영역을 선택적으로 형성할 때 플레이트의 상태를 도시하는 도 11과 유사한 단면도.
도 13은 N-영역을 선택적으로 산화시키고 자기 정렬 P-영역을 형성한 후의 도 12와 유사한 단면도.
도 14는 상이한 소자 영역이 표시되는 소자 영역을 형성한 후의 도 13과 유사한 단면도.
도 15a 및 도 15b는 필드 산화 후에 NPN 트랜지스터 및 커패시터의 영역 및 측면 PNP 트랜지스터의 영역을 각각 도시하는 도 14와 유사한 단면도.
도 16은 트렌치를 형성한 후의 도 15a와 유사한 단면도.
도 17은 하드 마스크 및 장벽층을 제거하고 트렌치내의 벽을 산화한 후의 도 16과 유사한 단면도.
도 18은 트렌치를 폴리실리콘층으로 충전한 후의 도 17과 유사한 단면도.
도 19는 트렌치의 공동내의 폴리실리콘을 산화시킨 후의 도 18과 유사한 단면도.
도 20a 및 도 20b는 NPN 트랜지스터 및 커패시터용의 영역 및 측면 PNP 트랜지스터용의 영역에 콜렉터를 각각 형성할 때 플레이트의 상태를 도시하는 도 19와 유사한 단면도.
도 21a 및 도 21b는 실리콘 질화물층을 증착하고 에미터 베이스 영역을 형성한 후의 도 20a 및 도 20b와 각각 유사한 단면도.
도 22는 베이스 영역을 형성하고 비결정 실리콘을 증착한 후의 도 21a와 유사한 단면도.
도 23a 및 도 23b는 에미터 베이스 영역, 상부 커패시터 플레이트 및 기판 접속부를 형성한 후에 NPN 트랜지스터 및 커패시터용의 영역 및 측면 PNP 트랜지스터용의 영역을 각각 도시하는 도 22와 유사한 단면도.
도 24는 베이스의 주입을 행할 때의 플레이트의 상태를 도시하는 도 23a와 유사한 단면도.
도 25a는 베이스 단자 및 에미터 접속 단자 사이의 절연을 위한 스페이서를 형성할 때 플레이트의 상태를 도시하는 도 24와 유사한 단면도.
도 25b는 다른 디자인의 스페이서를 형성한 후의 도 24의 단면도의 일부를 도시하는 단면도.
도 25c는 전자 현미경에 의해 포착되는 도 25a에 따르는 에미터 구조를 도시하는 도면.
도 25d는 전자 현미경에 의해 포착되는 도 25b에 따르는 에미터 구조를 도시하는 도면.
도 26a는 에칭 전후의 폴리실리콘층이 도시되어 있는 에미터를 형성할 때의 플레이트의 상태를 도시하고 NPN 트랜지스터 및 커패시터용의 영역을 도시하는 도 25a와 유사한 단면도.
도 26b는 도 26a의 일부분을 나타내는 구조의 일부를 도시하고 저저항 및 고저항 저항의 제조를 도시하는 단면도.
도 26c는 측면 PNP 트랜지스터용의 영역을 도시하는 도 26a와 유사한 단면도.
도 27a 및 도 27b는 P+로 도핑된 폴리실리콘층의 상부에 도포되는 산화물층을 에칭한 후의 도 26a 및 도 26c와 각각 유사한 단면도.
도 28a 및 도 28b는 부가적인 스페이서를 제조하기 위해 확산 및 에칭에 의해 에미터 및 베이스 영역을 생성한 후의 도 27a 및 도 27b와 각각 유사한 단면도.
도 29는 제조되는 NPN 트랜지스터의 도펀트 프로파일, SHIMS에 의해 포착되는 프로파일을 도시하는 도면.
도 30은 도 28a 및 도 28b에 도시되어 있는 스페이서를 에칭할 때 저항의 상부에 도포되는 보호 마스크층의 상부로부터의 도면.
도 31은 제조된 트랜지스터만을 도시하는 도 27a의 단면도의 일부분을 도시한 도면.
도 32a 및 도 32b는 티타늄을 증착하고 규소 화합물화하며 티타늄 및 티타늄 질화물의 화학적 제거 후의 도 28a 및 도 28b와 각각 유사한 단면도.
도 33은 기판의 전기 접속을 위한 깊은 접촉 홀을 에칭한 후의 도 32a와 유사한 단면도.
도 34a 및 도 34b는 모든 접촉 홀을 에칭한 후의 도 33과 유사한 단면도.
도 35a는 두 종류의 트랜지스터, 두 종류의 커패시터 및 저항 소자를 포함하는 최종적으로 제조된 전자 회로 소자의 단면도.
도 35b는 실질적으로 동일한 최종적으로 제조된 전자 회로 소자가 도시되어 있지만 트렌치에 의해 서로 절연되지 않는 도 35a와 유사한 단면도.
도 36은 텅스텐으로 충전된 깊은 기판 접촉부, 트렌치에 의해 절연되는 폴리실리콘 저항 및 NPN 트랜지스터가 보이는 최종적으로 제조된 회로의 전자 현미경에 의해 포착된 도면.
도 37은 상이한 소자들이 어떻게 디자인되는지를 개략적으로 나타내는 상부로부터의 도면.
본 발명의 목적은 전술한 문제점을 해결하고, 반도체 소자, 특히 높은 성능을 가지는 바이폴라 트랜지스터, 특히 베이스 및 콜렉터 사이에 감소된 커패시턴스를 가지는 바이폴라 NPN 트랜지스터와, 에미터 및 콜렉터 사이에 감소된 커패시턴스를 가지는 바이폴라 측면 PNP 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 전술한 문제점에 대하여 기판 커패시터, 즉 기판의 표면에 위치되는 수동 커패시터 소자가 형성되는 동시에 바이폴라 NPN 트랜지스터의 베이스 및 콜렉터 사이의 커패시턴스가 감소되는 해결안을 제공하는 것이다.
본 발명의 또 다른 목적은 바이폴라 NPN 트랜지스터가 감소됨과 동시에 낮은 손실을 가지고 작은 표면 영역을 점유하면서 형성될 수 있는 기판 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 기판의 표면에서 소자 영역을 전기 절연시키기 위해 얕고 깊은 기판 접촉부를 제공하는 것이다.
본 발명의 또 다른 목적은 건식 에칭 단계에서 손상되지 않은 채로 있고 불필요하게 부식되지 않는 필드 산화물 영역을 가지는 트랜지스터 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 원하는 위치에서만 실리콘 화합물을 전기 접속하는 트랜지스터 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 특히 집적 회로의 표면을 따라서 측면 방향으로 서로로부터 효율적으로 전기 절연되는 소자 영역을 가지는 트랜지스터와 같은 소자를 포함하는 집적 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 트랜지스터와 같은 소자를 포함하는 집적 회로에 효율적인 기판 접속부를 제공하는 것이다.
본 발명의 또 다른 목적은 효율적인 방식으로 제조될 수 있는 트렌치 또는 트렌치들에 의해 절연되는 트랜지스터, 일반적으로 바이폴라 장치를 제공하는 것이다.
NPN 트랜지스터를 제조하기 위해, 실리콘 산화물 및 실리콘 질화물의 적층된 층이 도입되어 NPN 트랜지스터의 능동 영역(콜렉터 영역)의 상부에 위치된다. 적층은 석판 인쇄술로 패터닝되어 트랜지스터의 베이스 영역이 적층된 층의 공동으로 형성된다. 동시에, 측면 PNP 트랜지스터가 이 트랜지스터의 에미터 및 콜렉터를 제조하기 위해 석판 인쇄술로 형성된 공동을 사용하여 제조될 수 있다.
바이폴라 NPN 트랜지스터의 베이스 및 콜렉터 사이의 커패시턴스가 감소됨과 동시에, 어떤 여분의 마스크 단계 없이 유전체로서 실리콘 질화물층을 사용하는 기판 커패시터를 형성하는 것이 가능하다.
유형 NPN의 바이폴라 트랜지스터일 수 있는 반도체 소자는 두꺼운 필드 산화물 영역에 의해 통상적인 방법으로 소자의 표면을 따라서 보여지는 바와 같이 둘러싸여진 소자의 표면에서 능동 영역을 가진다. 능동 영역은 부분적으로 바람직하게는 질화물층을 포함하는 전기 절연성 표면층에 의해 덮여진다. 능동 영역내의 베이스 영역은 전기 절연성 표면층내에 석판 인쇄술로 제조되는 잘 형성된 공동에 의해 결정된다. 이 경우에 PNP형의 바이폴라 트랜지스터일 수 있는 반도체 소자가 그러한 두꺼운 필드 산화물 영역에 의해 소자의 표면을 따라서 보여지는 바와 같이 소자의 표면에서 둘러싸여지는 에미터 및 콜렉터 영역을 대신 가지는 경우에, 에미터 영역 및/또는 콜렉터 영역은 대응하는 방법으로 전기 절연성 표면층의 석판 인쇄술로 형성된 공동에 의해 결정될 수 있다. 이들 두 가지 경우의 석판 인쇄술 형성에 의해, 전기 절연성 표면층이 둘러싸이는 필드 산화물 영역까지 및 그것을 초과하여 연장하며, 전기 절연성 표면층의 스트립이 베이스 영역 사이 및 에미터 또는 콜렉터 영역과 이 영역에 가장 근접하게 위치되는 필드 산화물 영역 각각 사이에 존재한다.
전기 절연성 표면층은 실리콘 산화물이 상부 및 그 아래에 유리하게도 실리콘 질화물의 적층을 포함한다. 실리콘 질화물층은 동시에 제조되는 커패시터에서 효율적인 유전체로서 사용되어 커패시터에 의해 점유되는 영역이 작아지게 한다. 이러한 커패시터는 기판의 표면에 위치되고, 제1 도핑 레벨로 도핑되는 기판의 도핑 또는 낮은 도핑 영역의 표면의 일부를 덮는 유전체층을 포함한다. 전기 전도층은 유전체층 상에 배치되고, 커패시터 전극을 형성한다. 전기 전도성 접속부는 유전체층으로 덮여지지 않는 기판의 일부의 표면으로부터 유전체층 아래의 영역으로 연장한다. 더욱이, 유전체층은 제1 도핑 레벨보다 상당히 높은 제2 도핑 레벨로 도핑된 매립된 높게 도핑된 영역 상에 배치된다. 제1 도핑 레벨보다 상당히 높은 제3 도핑 레벨로 도핑된 높은 도핑을 가지는 접촉 플러그는 매립된 영역의 아래의 유전체층에 의해 덮여지지 않은 기판의 표면의 일부로부터 연장한다. 유전체층 바로 아래의 상기 재료로 형성되는 하부 커패시터 전극의 그러한 접속부는 낮은 직렬 저항을 가지고, 그러한 커패시터는 작은 손실을 가진다.
커패시터의 하부 전극을 형성하기 위해 제3 도핑 레벨로 도핑된 높은 도핑을 가지는 전극 플러그는 유전체층의 하부 사이드로부터 매립된 영역까지 아래로 연장할 수 있다. 그러한 전극 플러그에 있어서, 제1 도핑 레벨은 매우 작을 수 있고 실질적으로 내인성 반도체 재료에 대응한다. 표면으로부터 매립된 층으로의 접속과 동시에 제조되는 그러한 전극을 사용하면 커패시터의 손실을 더욱 감소시킨다.
바이폴라에서, 사이드 스트링 구조가 능동 영역에 사용되고, 그 영역에서 전기 전도성 실리콘 재료가 능동 영역에서 경계 영역과 접촉하여 배치된다. 상이한 에칭 특성을 가지는 재료를 포함하는 프로세스에 의해, 전기 전도성 실리콘 부분의 수직 표면 부분 상에만 실질적으로 등각으로 배치된 전기 절연층이 얻어질 수 있다. 전기 절연층은 어디에서나 실질적으로 동일하거나 균일한 두께를 가진다. 전기 절연층과 상이한 전기 절연성 산화물층이 바람직하게는 전기 전도성 실리콘 재료의 전체 표면 및 유리하게는 실리콘 질화물층인 전기 절연층 아래에 배치된다.
기판의 표면에 자유 영역을 생성하는 프로세스로 칭해질 수 있는 그러한 사이드 스트링 구조를 만들 때, 자유 영역은 전기 절연층의 에지에 의해 한정되고, 이하의 단계들이 실행될 수 있다:
에지를 가지는 제1 영역 상 및 그 위의 표면에 재료층을 도포하는 단계, 제1 영역은 자유 영역을 형성하도록 의도된다. 재료층은 예컨대, 베이스 접속부로서 작용하는 높게 도핑된 폴리실리콘과 같은 도핑된 실리콘인 전기 전도성 재료의 층일 수 있다. 이러한 전도층은 적어도 기판의 표면과 전기 접촉하는 제1 영역에 근접한 부분에 있다;
상기 재료층 상에 제1 실리콘 산화물층을 등각으로 도포하는 단계;
제1 산화물층 및 재료층을 통해 기판의 표면까지 아래로 공동을 생성하는 단계. 공동은 제1 영역보다 다소 크거나 약간 크게 만들어지고 공동을 한정하는 실질적으로 수직인 에지를 가지며, 공동의 실질적으로 수직인 에지는 제1 영역의 에지에 실질적으로 일정한 거리를 가진다;
모든 표면 상에 등각으로 전기 절연층을 도포하는 단계. 이러한 전기 절연층은 제1 산화물층과 다르거나 제1 산화물층과 다른 유형이어야 한다. 전기 절연층은 바람직하게는 실리콘 질화물층일 수 있다;
모든 전기 절연층 상의 제1 산화물층의 에칭 특성과 상이한 에칭 특성을 가지는 제2 산화물층을 등각으로 도포하는 단계;
모든 평평한 수평 표면에서만 제2 산화물층을 제거하기 위해 제1 이방성 에칭을 생성하는 단계. 전기 절연층은 모든 평평한 수평 표면 상에 노출되고, 통상의 삼각형 형상으로 제2 산화물층으로 구성되는 일회용 사이드 스트링이 수직 표면 상에 남는다;
제2 산화물층에 의해 덮여지지 않는 표면에서만 전기 절연층을 제거하기 위해 제2 에칭을 생성하는 단계, 전기 절연층은 평평한 수평 표면 상에서만 제거된다;
제2 산화물층이 제1 산화물층의 에칭 특성과 상이한 에칭 특성을 가지는 사실을 사용하여 제1 산화물층의 자유 표면 부분을 손상시키지 않고 제2 산화물층의 나머지 부분만을 제거하기 위해 제3 에칭을 생성하는 단계, 그것에 의해 전기 절연층의 부분들이 제1 영역을 둘러싸는 제1 산화물층 및 재료층의 수직 에지 표면 상에만 남는다.
전술한 바와 같이 이 방법에 의해 제조된 사이드 스트링 구조는 전기 절연층이 매우 얇게 만들어질 수 있기 때문에, 일반적으로 높게 도핑된 폴리실리콘층인 재료층내의 공동이 매우 좁게 되므로, 이점이 될 수 있다.
상기 프로세스는 기판의 표면 상에 제1 전기 절연층을 먼저 등각으로 도포하는 단계와, 제1 전기 절연층 상에 제2 전기 절연층을 등각으로 도포하는 단계를 포함한다고 말할 수 있다. 제1 전기 절연층 및 제2 전기 절연층의 재료는 서로 상이한 에칭 특성을 가지도록 선택되어야 한다. 최종적으로 선택적인 에칭이 실질적으로 수직인 표면 부분을 제외한 어디에서나 제1 전기 절연층 및 제2 전기 절연층을 먼저 제거하기 위해 및 실질적으로 수직인 표면 부분 상의 제1 전기 절연층을 제거하기 위해 이루어진다. 제1 에칭은 바람직하게는 먼저 제2 전기 절연층만이 수평 표면 부분 상에서만 제거되는 제1 부분 단계와, 제1 전기 절연층이 수평 표면 부분 상에서만 제거되는 제2 부분 단계를 포함하는 2개의 단계로 이루어질 수 있다.
다른 목적 중에서 불필요한 실리콘 화합물화를 방지하기 위한 프로세스에서는, 트랜지스터가 일반적으로 기판의 표면에 생성된다. 도핑된 폴리실리콘층과 같은 전기 전도성 실리콘층이 표면의 도핑된 영역과 전기 접촉하기 위해 표면의 상부에 생성되고, 바람직하게는 실리콘 산화물의 전기 절연층이 전기 전도성 실리콘층의 상부 바로 위에 도포된다. 그후, 폴리실리콘인 일반적으로 전기 전도성 실리콘인 부가적인 전기 전도층이 전기 절연층의 상부 바로 위에 도포된다. 최종적으로, 전기 접촉부가 이후에 도포되는 전기 전도성 금속층으로부터 얻어지도록, 전기 절연층이 부가적인 전기 전도층에 의해 덮여지지 않는 영역내에서 제거된다. 전기 절연층을 제거할 때, 선택된 영역내에서만 제거되고 적어도 하나의 선택된 영역은 부가적인 전기 전도층에 의해 덮여지지 않는 영역보다 작다.
전기 절연 영역의 선택된 영역만을 제거할 때, 마스크가 사용될 수 있고, 여기에 공동이 마스크의 나머지 부분을 형성하도록 석판 인쇄술로 만들어진다. 마스크의 나머지 부분은 먼저 도포된 전기 절연층의 선택된 제1 영역 및 또한 제2 영역을 덮도록 배치되고, 전기 전도성 금속층의 이후의 도포시에 실리콘 화합물화가 방지된다. 선택된 영역내에서만 전기 절연층을 제거한 후에, 제1 영역 및 제2 영역은 부가적인 전기 절연층에 의해 여전히 덮여진다.
전기 절연층을 제거하기 전에 패터닝을 수반하는 이러한 절차는 필드 산화물의 영역과 같은 더 먼저 생성된 전기 절연층을 보호한다. 또한, 전기 절연층은 실리콘 화합물이 필요하지 않은 표면 부분 상에 남을 수도 있다.
기판의 표면에서의 소자들을 포함하는 여기에서 고려되는 일반적인 종류의 집적 회로에서, 이 소자들 사이의 효율적인 전기 절연은 P 웰 및 N 웰을 사용함으로써 달성될 수 있다. 일반적으로, 각 소자들은 바람직하게는 N 웰인 제1 도핑 유형으로 도핑되는 제1 영역을 기초로 하여 생성되고, 기판의 표면층에 위치된다. 제1 매립 영역은 제1 영역 바로 아래에 위치되고 제1 도핑 유형으로 높게 도핑된다. 집적 회로는 제1 도핑 유형과 반대인 제2 도핑 유형으로 도핑되고 기판의 표면층의 소자들 사이에 배치되는 P 웰과 같은 제2 영역을 더 포함한다. 제2 매립 영역은 제2 영역 바로 아래에 위치되고 제2 도핑 유형의 적당한 도핑을 가진다. 제2 매립 영역들은 기판으로의 제2 영역의 전기 접속부를 형성하고, 제2 영역은 제1 영역을 전기 절연시킴으로써 서로로부터 소자들을 전기 절연시킨다. 절연을 향상시키기위해, 전기 전도층이 기판의 표면층의 제2 영역의 상부에 배치되어, 집적 회로를 사용할 때 전기 접지에 접속되도록 의도된다. 향상된 도핑 영역은 제2 영역의 전기 전도층 바로 아래에 위치될 수 있고, 향상된 도핑 영역은 적절한 어닐링 프로세서 중에, 전기 전도층 및 제2 영역 사이의 전기 저항을 감소시키기 위해 전기 전도층의 외부로 확산하는 도펀트를 포함한다. 또한, 별개의 기판 접속부들이 바람직하게는 제2 영역에 배치될 수 있다. 그러한 접속부는 표면으로부터 연장하는 깊은 홀 및 제2 영역 바로 아래에 위치되는 제2 매립 영역 아래에 기판의 단부를 포함한다. 홀은 금속과 같은 전기 전도성 재료로 충전된다.
깊은 기판 접속부의 전기 전도성 재료의 접촉은 전기 전도성 재료로 충전하기 전에, 전기 전도성 재료 및 기판 사이의 저항을 감소시키기 위해 깊은 홀의 하부에서만 도핑을 생성함으로써 향상될 수 있다. 도핑은 붕소와 같은 도펀트를 주입 및 어닐링함으로써 생성될 수 있다. 도핑한 후에, 전기 접촉부를 증가시키기 위해 깊은 홀의 벽 및 하부에 티타늄을 포함하는 적어도 하나의 얇은 층이 도포된다.
트렌치는 소자를 절연시키는데 사용될 수 있고, 에칭에 의해 통상적인 방법으로 제조될 수 있다. 그후, 적층된 층들이 트렌치의 벽에 도포되며, 이 층들은 하부에 열성장된 실리콘 디옥사이드 및 그 위에 증착에 의해 도포되는 얇은 실리콘 질화물층을 포함한다. 최종적으로, 트렌치의 나머지 주요 부분은 예컨대, 적절한 종류의 증착에 의해 플레이트의 표면 상에 예컨대, 미정질 실리콘의 도핑되지 않는 실리콘층 또는 실리콘 산화물층과 같은 전기 절연성 도는 반절연성 층을 도포함으로써 충전된다. 실리콘 질화물층은 이 층을 평탄화하기 위한 후속 평탄화 에칭시에 에치 스톱(stop)으로 작용하고, 이와 함께 트렌치의 주요 부분이 충전된다. 더욱이, 트렌치를 충전할 때 사용되는 재료가 불순물을 가지는 경우, 실리콘 질화물층은 그러한 재료가 기판 재료로 확산되는 것을 방지한다. 그러한 확산은 트렌치의 전기 절연 기능을 감소시킬 수도 있다.
본 발명의 또 다른 목적 및 장점들은 이하의 설명에 나타나며, 부분적으로는 그 설명으로부터 명백해지거나, 본 발명의 실시에 의해 알 수 있게 된다. 본 발명의 목적 및 장점들은 첨부된 청구의 범위에서 특히 지적되는 방법, 공정, 수단 및 그들의 조합에 의해 실현되고 얻어질 수 있다.
본 발명의 신규의 특징은 첨부된 청구의 범위에 특히 나타나며, 구성 및 내용에 관하여 상기 및 다른 특징의 본 발명의 완전한 이해를 위해, 첨부하는 도면을 참조하여 이하 기술되는 비제한적인 실시예의 상세한 설명의 고찰에 의해 더욱 잘 이해하게 될 것이다.
도 7 내지 도 37을 참조하면, 높은 성능을 가지는 다양한 전자 소자의 제조에 관하여 설명되고, 이들은 모두 동일한 기판 상에 제조될 수도 있다. 기판의 단면도를 나타내는 이들 도면 중 일부는 매우 개략적이지만, 나머지 도면들은 사진으로 가장 자연스럽게 나타낸 최종 구조를 더 잘 도시한다. 정해진 유형의 도핑을 가지는 재료로 제조 및 구성된 것으로서 이하 설명되어 있는 임의의 소자, 또한 대응하는 소자가 반대 유형의 도핑을 가지는 대응 소자, 즉 정해진 P-도핑 제1 재료 및 정해진 N-도핑 제2 재료가 임의의 경우에 대응하는 N-도핑 제1 재료 및 대응하는 P-도핑 제2 재료로도 만들어질 수 있음을 알 수 있게 될 것이다.
도 7에는, 바람직하게는 붕소로 도핑된 P-형의 실리콘 플레이트(1)의 단면도가 하부 확산 또는 N-형의 매립층을 형성하기 전에 도시되어 있다.실리콘 플레이트(1)는 유형 P-인 것으로 설명될 수 있는 일반적으로 10∼20 ohms·cm의 저항을 가지는 P-형의 동종의 매우 약하게 도핑된 플레이트, 또는 기판(1')이 일반적으로 수십 mohms·cm의 저항을 가지는 P-형(P+)의 높게 도핑된 플레이트로 구성되고 그 위에 유형 P-의 약하게 도핑된 P-형의 에피택셜층이 성장되는 epi-플레이트 중 하나로 구성될 수 있다. 유형 P-의 성장된 에피택셜층은 일반적으로 10∼20 ohms·cm의 저항을 가지는 5∼10 ㎛이다. 마지막에 언급된 경우에 사용되는 것과 유사한 시작 물질은 V. dela Torre 등의 논문 「MOSAIC V - A Very High Performance Technology」, BCTM 1991, 21∼24쪽에 개시되어 있는 바이폴라 구조에 사용된다. 이 논문에 따르면, 유형 P+의 높게 도핑된 기판이 사용되고 그 위에 에피택셜 내인성층, 즉 도핑이 없는 층이 사용된다. 내인성층의 표면에, 하부 확산 등과 같은 이하 설명되는 것과 유사한 구조가 형성된다.
실리콘 디옥사이드의 다소 두꺼운 보호층(2)이 예컨대, 열 산화에 의해 임의의 공지된 방법을 사용하여 실리콘 플레이트(1)의 표면에 도포된다. 산화물층(2)의 두께는 바람직하게는 약 0.8 ㎛로 선택된다. 이 산화물층은 포토레지스트층(3)을 도포 및 패터닝함으로써 석판 인쇄술로 패터닝되고, 그 후 상기 산화물은 도 7에 도시되어 있는 바와 같이 포토레지스트층(3)에 의해 보호되지 않는 부분들에 용해 또는 에칭된다. 산화물의 제거는 잘 공지되어 있는 습식 확학 또는 건식 화학 방법에 의해 실행될 수 있으며, 그 후 포토레지스트층(3)이 임의의 공지된 방법으로 제거된다.
일반적으로 수백 옹스트롬의 두께를 가지는 얇은 보호 산화물층(4)은 플레이트(1)의 표면 상에서 열성장되고(도 8 참조), 이러한 보호층은 특히 이전에 도포된 실리콘 디옥사이드층(2)의 비교적 더 두꺼운 나머지 부분들 사이의 영역에 위치되지만, 이것은 작은 두께로 인해 상기 부분에서 현저하지 않고 또한 동일한 유형의 재료이다. 그 후, 유형 N+의 하부 확산층 또는 소위 N+ 매립층이 도 8에 화살표로 표시된 바와 같이 이온 주입을 먼저 마스킹함으로써 생성된다. 이러한 이온 주입 단계에서, 바람직하게는 비소가 사용되어 약 50 keV의 에너지 및 약 3·1015ions/cm2의 용량을 가지고 도포된다. 두꺼운 산화물층(2)의 나머지 부분은 주입하는 동안 마스크로서 작용하고, 주입시의 에너지는 적응되어야 하므로, 얇은 산화물(4)에 충돌하는 이온들만이 도 8의 4a에서 십자로 표시되어 있는 바와 같이 실리콘 기판(1)으로 투과될 수 있지만, 다른 이온들은 두꺼운 산화물층(2)에 의해 차단된다. 최종 주입 후에, 주입된 도펀트, 즉 바람직한 경우에 비소 원자를 드라이브인하기 위해 어닐이 실행되며, 여기에서 사용되는 드라이브인이라는 용어는 주입된 도펀트 원자들을 재료로 확산하게 하는 것을 의미하고, 확산은 어닐링 절차, 즉 하부 확산층(5)을 생성하기 위해 높은 온도, 일반적으로 1100℃에서 30분 동안 상기 플레이트를 있게 함으로써 만들어진다(도 9 참조). 유형 N+의 하부 확산 영역(5)(N+ 매립층)의 결과적인 깊이는 원자가 확산하게 만드는 드라이브인 단계 이후에 약 1.5 ㎛이다. 확산 동작시에, 동시에 실리콘의 표면의 산화가 더욱 발생하고 표면에서의 실리콘 원자가 소비되므로, 얇은 실리콘 산화물의 보호층(4)의 두께는 약 20 nm로 증가하여 두께가 큰 층(6)이 얻어진다. 실리콘 원자의 소비에 의해 이전에 도포된 두꺼운 산화물층(2)에 의해 덮여지는 영역들 사이의 단결정 실리콘 기판의 표면에서 스텝(step) 또는 쉘프(shelf)가 얻어지고, 상기 영역들은 두껍게 만들어지지 않고 더 두꺼운 산화물층에 이해 덮여지서, 후속 프로세스에서 스텝들은 정렬 마스크로서 사용된다.
물론 또한 N-형의 다른 도펀트들이 예컨대, 안티몬과 같은 하부 확산층(5)을 생성하기 위해 주입시에 사용될 수 있다. 그러나, 안티몬의 사용은 다소 높은 드라이브인 온도, 일반적으로 약 1250℃에서 대략 한시간 반 동안 이루어지는 어닐링 절차를 필요로 한다.
유형 N+의 하부 확산(5)을 생성하기 위한 확산 어닐링의 동작 후에, 모든 산화물은 바람직하게는 습식 화학 방법으로 플레이트의 표면, 볼 수 있는 단결정 실리콘 플레이트의 표면의 전술한 스텝으로부터 용해된다(도 10 참조). 그 후, 얇은 보호 산화물층(7)이 바람직하게는 열성장에 의해 플레이트의 표면 상에 일반적으로 30∼40 nm의 두께로 생성된다. P-형의 여분의 도핑은 도 10에 화살표로 표시되어 있는 바와 같이, 약 10 keV의 에너지 및 약 4·1012ions/cm2의 용량을 가지는 바람직하게는 붕소의 이온 주입이 플레이트의 모든 표면 상에 만들어지게 함으로써 유형 N+의 하부 확산 영역(5) 사이에 위치되는 영역들에 생성된다. 이러한 주입 에너지 및 이러한 용량은 조정되므로, 비소가 도핑되는 유형 N+의 하부 확산 영역(5)에 주입되는 붕소 원자들이 이들 영역의 도핑에 의해 완전히 둘러싸여 보상되어, 하부 확산(5)이 도너 원자의 함유량의 비교적 작거나 무시할 수 있을 정도의 감소만으로 유형 N+로 계속 유지된다.
시작부터 이미 시작 물질(1)의 도핑의 정도를 매우 낮은 도핑으로부터 내인성에 가깝게 유형 P-형으로 증가시킴으로써, 전술한 붕소의 주입 없이 잘 관리할 수 있고, 잘 작용하는 소자를 얻을 수 있다는 것은 주목할 가치가 있다. 그러나, 최종 소자의 유형 N+의 하부 확산 영역(5)으로부터 커패시턴스에 대한 기여도는 상기 경우에 더 높아진다. 유형 N+의 하부 확산 및 일부 P-형의 중간 영역을 생성하는 일반적인 방법이 Havemann에게 허여된 미국 특허 5,374,845호에 또한 개시되어 있다(본 특허에서 도 2 및 도 3의 설명 참조).
전술한 바와 같이 바람직한 붕소의 주입 후에, 약한 P-도핑, 즉 유형 P-의 영역이 하부 확산 영역(5) 사이에서 얻어질 때, 다시 모든 산화물이 바람직하게는 습식 화학 방법으로 플레이트의 표면으로부터 용해되므로, 스텝들이 다시 나타나며, 그 위에서 에피택셜 실리콘층(9)이 임의의 공지된 방법을 사용하여 기판 표면 상에서 성장된다(도 11 참조). 약 1.2 ㎛의 두께를 가지는 에피택셜층(9)은 바람직하게는 도핑되지 않은 소위 내인성 실리콘이다. 원하는 경우, 상기 층(9)은 에피택셜 성장시에 이미 N-형으로 도핑될 수 있다. 도핑 함유량은 이러한 경우에 일반적으로 대략 1·1016/cm3의 크기로 된다. 전술한 Havemann에게 허여된 미국 특허에서는, 대응하는 에피택셜층은 10 ohm·cm보다 큰 저항을 가지고 매우 얇게 도핑되지만, 실질적으로 내인성, 즉 도핑되지 않은 것으로 한다. 그러나, 균질하게 도핑된 에피택셜층은 소위 상하 접촉부(top-down contact)를 생성할 때 표면으로부터 기판의 측면 접속의 가능성이 더욱 어렵게 만든다. 그러한 온도가 사용되는 에피택셜 성장시에, 유형 P-의 이전에 주입된 영역의 억셉터 원자는 기판(1) 및 동시에 형성되는 에피택셜층(9)으로 확산하므로, 유형 P-의 매립층(8)이 도 11에 도시되어 있는 바와 같이 유형 N+의 하부 확산(5)이 존재하지 않는 위치에서 기판(1) 및 에피택셜 실리콘층(9) 사이의 접속부에서 얻어진다. 또한 에피택셜층(9)은 상부의 외부 표면에 스텝을 가진다.
에피택셜층(9)은 이하의 설명으로부터 명백해지는 바와 같이, 각각 N- 및 P-형의 영역(소위 N-웰 및 P-웰)을 얻기 위해 선택적으로 도핑된다. 유형 N+의 하부 확산 영역(5)의 바로 위에 위치되는 N-형의 영역에, 바이폴라 트랜지스터 및 커패시터가 형성된다. 그 중앙에, P-영역이 제조 완료 후에 표면 및 기판(1)에 형성되는 회로 또는 부품들 사이의 접속부로서 작용하는 접속 경로 또는 영역들이 존재한다.
에피택셜 실리콘층(9)을 성장시킨 후에, 얇은 장벽 실리콘 산화물층(10)이 바람직하게는 열 산화에 의해 칩의 표면 상에 생성된다(도 12 참조). 산화물층의 두께는 일반적으로 약 40 nm이다. 장벽 산화물층(10)의 상부에는 LPCVD법(저압 화학 증착법)에 의해 증착된 일반적으로 약 130 nm 두께의 얇은 실리콘 질화물층(11)이 있다. 이 질화물층(11)은 포토레지스트층(11') 및 그것의 패터닝을 도포함으로써 석판 인쇄술로 패터닝되지만, 질화물은 도 12에 도시되어 있는 바와 같이 포토레지스트층(11')에 의해 보호되지 않는 부분에서 에칭되고, 이들 부분은 실리콘 디옥사이드층(10)만이 남아 있는 소자 영역을 포함한다. 실리콘 질화물층(11)은 바람직하게는 적절한 건식 에칭 프로세스를 사용하여 에칭되어, 선택적으로 질화물만을 제거하고 질화물층 아래에 위치되는 산화물층(10)을 남긴다. 에피택셜 실리콘층(9)에 전술한 N-형의 영역 또는 N-영역(13), 소위 N-웰을 생성하기 위해 도 12에 화살표로 도시되어 있는이온 주입 단계에서, 그 아래에 위치되는 얇은 실리콘 산화물층(10)은 에피택셜층(9)의 표면의 보호층으로서 작용한다.
바람직한 실시예에서, N-영역(13)을 형성하기 위한 이러한 이온 주입 단계(도 13 참조)는 약 450 Kev의 에너지 및 약 1.5·1012 ions/cm2의 용량으로 바람직하는 인을 주입함으로써 실행된다. 그러나, 주입 조건은 다른 도펀트 프로파일이 N-영역(13)에 필요한 경우 변경될 수도 있다.
주입 후에, 포토레지스트층(11')이 임의의 공지된 방법으로 제거되고, 질화물층(11)의 공동내의 얇은 산화물층(10)은 열성장에 의해 두꺼워지므로, 성장 후에 약 450 nm 두께의 실리콘 산화물층(12)이 얻어진다(도 13 참조). 전술한 바와 같이 바람직한 경우에 인인 전술한 주입에 사용되는 도펀트는 이 산화 단계 중에 에피택셜층(9)으로 확산하여 N-영역(13)의 제조가 부분적으로 완성된다. 그로부터의 도펀트의 일부 확산은 높은 온도를 포함하는 후속 단계 동안 발생한다. 실리콘 플레이트의 표면의 열산화시에 장벽층으로 작용하는 질화물층(11)의 나머지 영역은 이러한 열 성장시에 실리콘 산화물을 질화물층(11)이 제거된 영역, 즉 주입된 영역에서만 성장되게 한다. 산화 후에, 질화물층(11)은 바람직하게는 습식 화학 방법에 의해 플레이트로부터 완전히 분해된다. 그 아래에 얇은 산화물층(10)이 남아 두꺼운 실리콘 산화물 영역(12)에서 에지에 스텝을 형성한다. 얇은 산화물층(10)은 이미 전술한 P-형의 영역 또는 P-영역 소위 P-웰을 생성하도록 의도된 도 13에 화살표로 표시되어 있는 후속 주입시에 보호층으로서 작용한다.
이러한 이온 주입 단계시에 에너지가 조정되므로, 이온들은 표면에 얇은 산화물층(10)을 가지는 영역을 통과할 수 있으며, 표면에 두꺼운 산화물층(12)을 가지는 영역에 의해 차단된다. 그것에 의해, P-영역(14) 또는 P-웰이 얻어져서 이전에 주입된 N-영역(13)과 자기 정렬된다. 바람직한 실시예에서, P-영역(14)을 형성하기 위한 이러한 이온 주입은 약 50 keV의 에너지 및 2·1013∼ 2·1014ions/cm2의 용량을 가지는 붕소를 주입함으로써 실행된다. 그러나, 주입 조건은 상기와 같이 다른 도펀트 프로파일이 P-영역(14)에 요구되는 경우에 변경될 수도 있다. 주입 후에, N- 및 P- 영역(13, 14)에 대해 원하는 확산 깊이를 얻기 위해, 일반적으로 약 1000℃에서 4시간 동안 고온에서 주입된 도펀트를 확산시키도록 어닐이 실행된다. 어닐링 단계 후의 결과적인 구조는 도 13에 도시되어 있다. 또한 N- 및 P-영역을 제조하기 위한 전술한 프로세스는 인용된 Havemann에게 허여된 미국 특허에 기술되어 있다.
확산을 생성하기 위해 드라이브인 또는 어닐링 단계 후에, 모든 산화물층이 바람직하게는 습식 화학 에칭에 의해, 즉 얇은 산화물층(10)을 가지는 영역, 두꺼운 산화물층(12)을 가지는 영역 및 주입된 원자를 확산되게 하기 위해 이루어지는 직전의 어닐시에 플레이트의 표면에 더 형성된 가능한 여분의 산화물이 분해된다. 산화물의 분해 후에, 실리콘 칩의 표면에 스텝이 다시 나타난다. 공지된 LOCOS법이 제조될 소자에 대해 능동 개구를 형성하기 위해 사용된다. 그러므로, 먼저 일반적으로 15 nm 두께의 얇은 장벽 산화물층(15)이 바람직하게는 열산화에 의해 플레이트의 전체 표면 상에 도포된다(도 14 참조). 이 산화물층(15)의 상부에, 바람직하게는 LOCOS법을 사용하여 일반적으로 200 nm의 두께를 가지는 상당히 두꺼운 질화물층(16)이 증착된다. 질화물층(16)은 포토레지스트층(17)을 도포하고 소자 영역을 형성하기 위해 그 포토레지스트층을 패터닝함으로써 석판 인쇄술로 패터닝되며, 질화물층(16)은 도 14에 나타낸 바와 같이 포토레지스트층(17)에 의해 보호되지 않는 부분에서 에칭된다. 질화물층(16)은 바람직하게는 적절한 건식 에칭 프로세스를 사용하여 에칭되어 질화물만을 선택적으로 제거하고 그 아래에 위치되는 얇은 장벽 산화물층(15)을 남긴다.
도 14에는 3개의 별개의 N-영역(13)이 도시되어 있으며, 여기에서 좌측에서 우측으로 측면 PNP 트랜지스터, 커패시터 및 수직 NPN 트랜지스터가 형성된다. 실리콘 질화물층(16)은 측면 PNP 트랜지스터의 베이스 접속부, 콜렉터 및 에미터가 형성되는 영역들, 전극 접속부의 일부분이 형성되는 영역 및 전극 접속부와 유전체층이 모두 커패시터에 형성되는 다른 영역 및 능동 영역 및 수직 NPN 트랜지스터의 콜렉터 접속을 위한 영역을 덮는다.
포토레지스트층의 공동에서 질화물층(16)을 에칭한 후에 포토레지스트층은 임의의 공지된 방법으로 제거되고, 약 600 nm 두께의 두꺼운 실리콘 산화물층(18), 소위 필드 산화물이 질화물층916)의 공동에서 열성장된다. 바람직한 실시예에서, 필드 산화물(18)은 바람직하게는 일반적으로 950℃에서 습한 분위기에서 성장된다. 실리콘 표면의 열산화시에 장벽층으로서 작용하는 질화물층(16)의 존재는 실리콘 산화물이 질화물이 제거된 영역에서만 성장하게 한다. 질화물층(16)의 공동의 실리콘의 일부분이 실리콘 디옥사이드로의 변환시에 소비되기 때문에, 필드 산화물(18)은 기판 표면 또는 에피택셜층(9)의 표면에서 부분적으로 리세스, 소위 세미리세스(semirecess)된다. 그 결과는 도 15a 및 도 15b에 나타내고 있으며, 도 15a는 커패시터 및 NPN 트랜지스터가 생성되는 영역을 도시하고, 도 15b는 측면 PNP 트랜지스터가 생성되는 영역을 도시한다. 도 15b에는, 필드 산화물층(18)의 영역이 실리콘 질화물층(16)의 가장자리 영역 아래의 재료로 어떻게 성장되는지를 또한 볼 수 있다. 필드 산화물층(18)은 전술한 바와 같이 약 1.2 ㎛ 두께인 에피택셜층(9)의 깊이보다 작은 깊이를 가지므로, 필드 산화물층으 다른 부분 아래에 상당한 깊이의 에피택셜 재료가 여전히 존재한다.
필드 산화 후에, 질화물층(16) 및 실리콘 산화물층(15)은 바람직하게는 습식 화학 방법으로 제거되고, 약 30 nm의 두께를 가지는 실리콘 산화물층(15b), 소위 KOOI 산화물이 열성장된다(도 16 참조). 이 층은 필드 산화물(18)의 영역들 사이의 영역들에서만 볼 수 있다. 일반적으로 약 60 nm 두께의 다결정 실리콘 또는 폴리-Si의 얇은 장벽층(19)이 플레이트의 표면 상에 증착된다. 바람직한 실시예에서, 폴리실리콘층은 LPCVD에 의해 증착된다. 그러나, 장벽층(19)은 다른 것으로 만들어지는 것이 유리할 수도 있으며, 여기에서는 단결정 또는 비정질 실리콘과 같은 동등한 유형의 실리콘이 사용된다. 폴리실리콘의 장벽층(19)의 상부에는 일반적으로 250 nm 두께의 실리콘 산화물층(20)이 증착된다. 바람직한 실시예에서, 산화물층(20)은 TEOS(terraethyl-orthosilicate)의 열 분해를 사용하여 LPCVD에 의해 증착된다. 증착 후에, 산화물층(20)은 습식 분위기에서 일반적으로 800℃에서 3시간 동안 어닐링 동작에 의해 밀도가 증가된다. 산화물층(20)은 또한 이러한 산화물층의 용도가 에칭 트렌치를 포함하는 후속 단게에서 하드 마스크로서만 작용하기 때문에 소위 LTO 산화물(저온 산화물) 또는 PECVD 산화물(플라즈마 화학 증착)으로 만들어질 수 있다(Eklund 등에게 허여된 미국 특허 4,958,213호 참조). 그러나, 공지된 프로세스에서, 질화물층은 산화물층(20) 대신에 사용된다.
그 결과, 상기 구조는 제조될 각각의 소자 및/또는 소자들의 그룹 둘레에 깊은 전기 절연성 홈 또는 도랑, 소위 트렌치를 형성하기 위한 목적으로, 포토레지스트층(21)을 도포하고 거기에 공동을 생성함으로써 석판 인쇄술로 패터닝된다(도 16 참조). 바람직한 실시예에서, 트렌치를 생성하기 위한 공동이 위치되므로, 공동들은 필드 산화물층(18)의 영역의 상부에 위치되어, 주로 에피택셜층(9)에 위치되는 P-영역 또는 P-웰(14) 및 N-영역 또는 N-웰(13) 사이의 접속부를 나타내는 실리콘 표면의 스텝을 완전히 또는 부분적으로 중첩한다.
포토레지스트층(21)에 의해 보호되지 않는 위치에서, 상부에 위치되는 산화물층(20), 그 아래에 위치되는 폴리실리콘의 장벽층(19) 및 하부에서 필드 산화물층(18)이 에피택셜 실리콘층(9)의 표면으로 아래로 에칭된다. 각각의 재료를 제거하는데 각각 적합한 여러 단계로 이루어진 이러한 에칭 프로세스는 건식 에칭으로 이루어지는 것이 바람직하다. 에칭 프로세스 후에, 포토레지스트층(21)은 임의의 공지된 방법으로 제거되고, 깊은 트렌치(22)가 최상부 실리콘 산화물층(20)에 석판 인쇄술로 생성되기 직전에 공동에 의해 형성되는 패턴에 따라서 실리콘 기판(1)으로 아래로 에피택셜층(9)을 통해 더 에칭함으로써 생성된다. 이러한 산화물층(20)은 이러한 트렌치 에칭 단계 중에 마스크층, 하드 마스크로서 작용한다. 바람직한 실시예에서, 트렌치는 약 1 ㎛ 폭 및 약 6.5 ㎛ 깊이이다. 트렌치들은 그 측벽이 에피택셜 실리콘층(9)의 표면 근처에 수직에 가깝게 있도록, 그리고 트렌치들이 하향으로 통과할 때 더욱 가늘게 만들어지고 도 16에 도시되어 있는 바와 같이 약간 원형의 하부에서 종단되도록 생성될 수 있다. 상기 프로파일의 목적은 폴리실리콘으로 트렌치(22)의 후속 충전 또는 플러깅을 용이하게 하고, 기판(1)의 기계적인 응력을 감소시키는, 즉 파열의 표시를 형성하는 깊은 트렌치(22)에서 파손하는 기판의 경향을 감소시키는 것이다. 그러한 트렌치들은 또한 국제 특허 출원 PCT/SE98/00929호에 개시되어 있다.
바람직한 실시예에서, 전술한 바에 따르는 시작 물질은 소위 epi칩 또는 에피택셜칩으로 이루어지며, 즉 기판은 유형 P-의 약하게 도핑된 에피택셜 실리콘층이 성장되는 수십 mohms·cm의 저항률을 가지는 유형 P+의 높게 도핑된 실리콘 플레이트를 포함한다. 성장된 에피택셜층은 10∼20 ohms·cm의 저항률을 가지는 일반적으로 약 6 ㎛이다. 그것에 의해, 트렌치(22)의 깊이는 유형 P+의 높게 도핑된 실리콘 부피가 큰 재료에 도달하도록 이루어진다(상기 언급된 V. dela Torre 등의 논문 참조). 이것은 트렌치의 하부를 따라서 높은 전계 임계를 보장하고, 그것에 의해 트렌치의 외부 표면을 따라 누설 전류가 통과하는 것을 방지한다. 그것에 의해, P-영역(14) 및 N-영역(13)이 트렌치에 의해 분리되고, 소자들이 N-영역내에 생성되기 때문에, 제조될 다른 소자들 사이에 양호한 전기 절연이 보장된다. 일반적으로 10∼20 ohms·cm의 저항률을 가지는 유형 P-의 약하게 도핑된 기판(1)이 사용되는 경우, 트렌치(22)의 하부 아래에서 전게 임계를 증가시키기 위해, 즉 소위 트렌치 채널 스톱을 생성하기 위해 트렌치(22)를 생성하기 위한 에칭 후에 여분의 이온 주입 단계가 실행된다. 바람직하게는 약 20 keV의 에너지 및 약 5·1013ions/cm2의 용량을 가지는 0℃의 경사각으로 붕소 원자가 주입된다(상기 언급된 Eklund 등에게 허여된 미국 특허 참조). 이러한 주입 단계에서 에너지 및 용량은 트렌치(22)를 생성하기 위한 처리 단계에서의 조건에 따라서 다소 변화할 수 있다. 약하게 도핑된 기판에 대한 이 경우의 처리는 P.C. Hunt 등의 논문 「Process HE: A highly Advanced Trench Isolated Bipolar Technology for Analogue and Digital Applications」, Proceeding of IEEE 1998, Custom and Integrated Circuits Conference, New York, May 16-19에 개시되어 있다.
트렌치의 최종 에칭 후에, 산화물층(20)의 나머지 부분, 하드 마스크가 에칭된다. 그 바로 아래에 위치되는 폴리실리콘의 층(19)은 에치 스톱으로 작용한다. 폴리실리콘(19)은 폴리실리콘 바로 아래에 위치되는 필드 산화물 부분(18)과 또한 실리콘 디옥사이드(15b)를 남길 뿐만 아니라 영향을 받지 않는 에칭 조건 및 에칭제의 선택에 의해 에칭된다. 그것에 의해, 필드 산화물의 두께의 양호한 균일성이 유지된다. 이러한 에칭 프로세스는 바람직하게는 멀티챔버 시스템 또는 클러스터 시스템의 연속적인 건식 에칭에 의해 트렌치(22)의 최종 에칭 직후에 실행될 수 있다.
트렌치(22)를 에칭한 후 및 실리콘 산화물 하드 마스크(20) 및 폴리실리콘 장벽층(19) 및 실리콘 산화물층(15b)를 제거한 후에, 플레이트의 표면은 습식 분위기에서 약 900℃에서 열산화된다. 또한 트렌치(22)의 벽도 산화되며, 트렌치의 벽 상의 산화물층(23)의 결과적인 두께는 약 30 nm이다(도 17 참조). 열산화에 의해 트렌치의 벽 상의 산화물층(23)과 동시에 성장되는 칩의 상부 표면 상에 얻어지는 장벽 산화물층(24)은 약 30 nm의 두께를 얻고, 플레이트의 표면에, 특히 소자들의 능동 영역을 구성하기 위한 얇은 소위 KOOI 산화물층인 영역에 형성된다. 장벽 산화물층(24)의 상부에는 바람직하게는 LPCVD에 의해 얇은 실리콘 질화물층(25)이 증착된다(도 18 참조). 그 상부에서는, 바람직하게는 TEOS의 열분리에 의해, 또한 LPCVD를 사용하여 약 30 nm 두께의 다른 실리콘 산화물층(26)이 증착된다. 그것에 의해 얻어지는 질화물층(25) 및 산화물층(25)에 대응하는 표면층들이 LPCVD를 사용하여 얻어지는 등각 증착으로 인해 트렌치의 하부 및 외부 표면을 따라서 발견된다. 최종적으로, 또한 LPCVD를 사용하여 도핑되지 않은 전기 반절연형의 미정질 실리콘 또는 폴리실리콘의 약 1.5 ㎛의 두께를 가지는 두꺼운 층(27)이 칩의 표면 상에 증착되므로, 모든 트렌치들(22)이 이러한 실리콘층으로 완전히 충전된다. 바람직한 실시예에서, 미정질 실리콘이 양호한 충전 정도를 제공하기 때문에, 미세결정 실리콘이 사용된다.
미정질 실리콘 또는 폴리실리콘의 층(27)을 증착한 후에, 이러한 층은 건식 에칭에 의해 플레이트의 상부 또는 외부 표면 부분에서 모두 제거되므로(도 18 참조), 이러한 실리콘층으로부터의 재료만이 트렌치(22)내에 남게 된다. 바람직한 실시예에서, 미정질 실리콘의 층(27) 아래에 가까이 위치되는 산화물층(26)이 플레이트의 상부 또는 외부 표면 부분에서 노출될 때, 에칭 프로세스가 중지된다. 그것에 의해, 트렌치(22)의 충전 물질인 미정질 실리콘 또는 폴리실리콘의 불필요한 오버에칭이 방지된다. 트렌치(22)가 이 단계 후에 완전히 충전된 상태가 아닌 경우가 발생할 수도 있다.
최종 에칭 후에, 실리콘칩이 습식 분위기에서 약 950℃로 열산화된다. 상부 표면에서 트렌치(22)를 충전시키는 실리콘(27)이 산화되므로, 약 0.4 ㎛ 두께의 실리콘 디옥사이드의 절연층(28), 소위 캡 산화무리 트렌치의 마우스 또는 공동에 형성된다(도 19 참조). 산화 장벽으로 작용하는 질화물층(25)은 플레이트의 다른 부분이 더 산화되는 것을 방지한다. 상부의 얇은 산화물층(26) 및 칩의 상부 표면 상의 그 바로 아래에 위치되는 질화물층(25)이 연속적인 건식 에칭에 제거된다. 이러한 건식 에칭은 필드 산화물 영역(18)의 표면 및 장벽 산화물층(24)이 노출될 때 질화물층(25) 바로 아래의 층들에서 정지된다.
트렌치(22)는 실리콘 산화물과 같은 전기 절연 재료로 충전될 수도 있다. 그러므로, 미정질층(27)이 도포되지 않고 대신에 더 큰 두께의 실리콘 산화물층(26)이 도포되는 경우에, 도면에서 도시하지 않음, 예컨대, SACVD(SubAtmospheric 화학 증착법)을 사용하여 트렌치(22)가 완전히 충전된다. 이러한 실리콘 산화물층은 평평한 표면이 트렌치(22)의 공동에서 얻어질 때까지 임의의 적절한 건식 에칭 프로세스에 의해 에칭된다. 이러한 평탄화 에칭 단계와 관련하여, 또한 실리콘 산화물층 바로 아래에 위치되는 실리콘 질화물층(25)이 평평하거나 수평인 부분에서 제거되며, 실리콘 질화물층은 에칭 프로세스에서 에치 정지층으로서 작용한다. 트렌치의 마우스 또는 공동에 실리콘 디옥사이드의 절연층(28), 소위 cap 산화물을 형성하기 위해 열산화가 이 경우에는 불필요하다. 실리콘 질화물층(25)은 트렌치(22)내에 남아, 상기에서 미정질 실리콘으로 충전하는 경우와 유사하게 충전 물질내의 가능한 불순물에 대한 확산 장벽으로서 작용한다.
도입부에서, 유형 N+의 하부 확산이 NPN 트랜지스터의 저저항 콜렉터 전극으로 사용되는 것은 잘 공지되어 있다고 언급하였다. 실리콘 표면에서 콜렉터 접속 단자 및 매립 하부 확산(5) 사이의 저저항을 보장하기 위해, 소위 콜렉터 플러그가 형성된다. 이러한 플러그는 칩의 전체 표면 상에 포토레지스트층(31)을 도포하고 이 층의 패터닝을 실행함으로써 석판 인쇄술로 형성되므로(도 20a 참조), 포토레지스트층(31)의 플러그용의 영역(30')의 공동이 고려된 소자 영역에 형성된다. 바람직한 실시예에서, 또한 하부 확산(5)은 동시에 생성되는 플레이트 커패시터의 전극 중 하나로 작용한다. 결국, 이러한 처리 단계에서, 또한 공동이 포토레지스트층의 전극용의 영역(30")에 형성되고, 이 영역내에 이러한 커패시터가 제조되고, 상기 영역은 이 매립된 하부 확산(5)에 대해 직렬 저항을 감소시키기 위해 유형 N+의 매립 영역(5)에 대한 저복 플러그의 2개의 개별 영역을 포함하여 커패시터 전극 중의 하나와의 접속부의 일부를 형성한다. 포토레지스트층(31)의 공동(30', 30")은 이들이 필드 산화물층의 영역들 사이의 전체 영역을 덮도록 만들어지고, 그것은 또한 포토레지스트층(31)의 나머지 부분이 필드 산화물층(18)의 영역들 사이의 다른 전체 영역을 덮는 것을 의미한다. 이러한 조건은 포토레지스트층의 공동의 가장자리가 항상 필드 산화물층(18)의 영역들 위에 위치되는 것으로 말할 수도 있다. 공동들은 제조될 측면 PNP 트랜지스터의 베이스 접속을 위해 영역(30") 상에 또한 제공된다.
포토레지스트층(31)을 패터닝한 후에, 도 20a 및 도 20b에 화살표로 표시되어 있는 바와 같이 N-형으로 강하게 도핑되는 영역을 달성하기 위해, 포토레지스트층(31)의 공동에, 즉 콜렉터 플러그용의 영역(30')의 공동, 커패시터 전극용의 영역(30")에서의 공동 및 베이스 접속을 위한 영역용의 공동(30'")에서 도핑이 이루어진다. 도펀트 원자들은 십자(31')로 표시된다. 이러한 도핑 단계는 바람직하게는 약 50 keV의 에너지 및 5·1015ions/cm2의 일반적인 용량을 가지는 예컨대, 인을 이온 주입함으로써 실행된다. 이러한 주입시의 에너지는 주입 단계에서 실리콘내에 도입되는 결함의 위치가 필드 산화물층(18)의 하부 표면 또는 하부로 한정되는 깊이, 즉 플레이트 표면으로부터 아래 방향으로 표시된 바와 같이 이 층이 끝나는 레벨을 초과하여 아래로 통과하지 못하도록 선택되는 것이 중요하다. 상기 결함이 아래 방향으로 더 깊이 연장하는 경우에, 제조될 NPN 트랜지스터에 관련된 누설 문제와 함께 에미터 베이스 및/또는 베이스 콜렉터 접합의 인접부에 생성 위치 변환을 초래할 수 있다. 결국, 주입 에너지 및 용량은 필드 산화물층(18)을 생성하기 위해 이전에 형성된 필드 산화의 조건에 따라서 다소 변화될 수 있다(특히 전술한 국제 특허 출원 PCT/SE98/00929호 참조).
주입 후에, 얇은 보호 산화물층(24)이 바람직하게는 건식 에칭에 의해 주입 영역의 상부에서 제거된다(도 20a 및 도 20b 참조). 그러나, 이러한 산화물층(24)은 포토레지스터층(31)에 의해 덮여지는 표면 부분, 즉 베이스 영역(36')이 이후에 형성되는 바이폴라 NPN 트랜지스터의 다른 부분 상의 다른 영역 중에 남게 되는 것을 관측할 수 있다(도 21a 참조). 포토레지스트층(31)은 임의의 공지된 방법으로 제거되고, 주입시에 도입되는 도펀트를 드라이브인하는, 즉 도펀트를 상기 재료로 확산하게 하는 플레이트가 예컨대, N2또는 Ar을 포함하는 바람직하게는 비산화 분위기에서 약 한시간 반동안 일반적으로 900℃에서 어닐링된다. 이러한 어닐링 단계 후에, 유형 N+의 결과적인 콜렉터 플러그(31"), 또한 유형 N+의 커패시터 전극(32) 및 거기에 대한 접속부(32') 중 하나, 그리고 측면 PNP 트랜지스터내의 매립 베이스 접속층(5)의 접속을 위한 플러그(32")가 도 21a 및 도 21b에 도시되어 있다.
최종 어닐링 후에, 희석된 플루오르화수소산으로 단 시간동안 플레이트를 에칭함으로써 PNP 트랜지스터의 베이스 접속부용의 영역(30'") 및 NPN 트랜지스터용의 콜렉터 플러그(31")의 상부 상의 영역(30')에 및 커패시터용의 영역(30")에 형성되는 가능한 얇은 산화물층이 제거된다. 이러한 에칭 직후에, 바람직하게는 LPCVD에 의해 얇은 실리콘 질화물층(34)이 플레이트 상에 증착된다(도 21a 및 도 21b 참조). 이러한 질화물층(34)은 제조 프로세스에서 두가지 특수한 목적을 달성하기 위해 작용한다:
ⅰ) 커패시터 영역(30")에 포함되는 실리콘 플레이트의 표면의 영역과 직접 접촉하고 있고 또한 커패시터 전극(30'") 중 하나가 형성되는 질화물층(34)의 부분은 제조될 커패시터의 유전체로서 작용한다. 실리콘 질화물이 실리콘 디옥사이드보다 높은 유전 상수(약 2배)를 가지기 때문에, 질화물 유전체를 사용하는 커패시터는 실리콘 디옥사이드의 유전체를 가지는 커패시터와 비교하여 높은 표면 유닛당 커패시턴스를 가진다. 질화물층의 두께는 커패시터가 약 2.4 fF/㎛2의 커패시턴스를 얻도록 하기에 적합하다. 이것은 LPCVD를 사용하여 약 27 nm의 두께를 가지고 증착되는 질화물층(34)에 대응한다.
ⅱ) 이후에 제조될 바이폴라 NPN 트랜지스터에 대한 베이스 접속부가 형성되는 능동 영역(36')의 나머지 산화물층(24)의 상부에 증착되는 질화물층(34)의 부분은 절연성 유전체에 증가된 두께를 제공하고 결국 콜렉터 베이스 접합을 위해 더 작은 기생 커패시턴스를 제공한다.
질화물층(34)을 도포한 후에(도 21a 및 도 21b 참조), 플레이트는 먼저 포토레지스트층(35)을 도포하고, 제조될 NPN 트랜지스터용의 베이스 영역(36') 및 제조될 측면 NPN 트랜지스터의 콜렉터 및 에미터용의 공동(37", 37'")을 형성하기 위해, 그리고 P-영역 또는 P-웰(14)에서 기판 접촉부(37')에 접속하기 위한 공동을 형성하기 위해 적절하게 위치된 공동을 생성함으로써 석판 인쇄술로 패터닝된다. 제조될 NPN 트랜지스터용의 베이스 영역(36')을 형성하기 위한 공동은 필드 산화물(18)이 존재하지 않는 영역 상에 위치되도록, 그리고 공동의 에지가 필드 산화물층(18)의 영역으로부터 너무 짧은 거리에 위치되지 않도록 위치된다. 제조될 측면 PNP 트랜지스터의 콜렉터 및 에미터용의 공동은 동일한 방법으로 필드 산화물층(18)이 존재하는 영역 상에 위치된다. 그러나, 공동의 에지는 필드 산화물층(18)의 에지에 인접하거나 근접하게 위치된다(도 21b 참조). 이들 공동은 또한 N-영역(13) 상에 위치되고, 그것에 의해 유형 N+의 하부 확산(5) 상에 위치된다. 이와 반대로, 기판 접속부(37')용의 포토레지스트층(35)의 공동은 P-영역(14) 상에 위치되며, 그것에 의해 유형 P-의 하부 확산 상에 위치된다.
바람직하게는 건식 에칭에 의해 포토레지스트층(35)의 공동에서 에칭이 이루어진다. 이러한 건식 에칭 단계는 질화물층(34)이 먼저 제거되고 순차적으로 실행된다. 하부 산화물층(24)이 에칭된다. 에칭 프로세스는 실리콘 표면이 노출될 때 중지된다. 본 명세서에 설명된 바와 같은 프로세스에 특정된 이러한 패터닝 단계는 감소하고, 제조될 NPN 트랜지스터에 대해 이와 달리 베이스 영역의 면적은 필드 산화물층의 공동에 의해 결정되었지만 본 명세서에 설명되어 있는 바와 같이 포토레지스트층(35)의 공동의 에지에 의해 결정된다. 더욱이, NPN 트랜지스터에 생성되는 베이스 영역이 전술한 바와 같이 N-영역 또는 N-웰(13)로부터 도펀트를 축적하기 때문에 도펀트의 증가된 농도가 존재하는 필드 산화물층의 에지와의 인접 접촉부에 위치되도록 만들어지는 것이 방지된다. 필드 산화물층(18)의 영역들 사이에 질화물층(34) 및 산화물층(24)에 공동을 생성하기 위한 패터닝은 잘 형성된 공동이 얻어질 수 있다는 사실에 의해 제조될 NPN 트랜지스터의 콜렉터 및 베이스 사이의 커패시턴스를 감소시킬 목적으로 만들어지고, 질화물층의 나머지 부분은 제조될 커패시터의 유전체층을 형성하기 위해 사용된다. 더욱이, 동일한 패터닝 단계가 제조될 측면 PNP 트랜지스터의 에미터 및 콜렉터 사이의 거리를 한정하기 위해 사용될 수 있다. 이러한 프로세스의 장점은 에미터 및 콜렉터 사이의 거리가 잘 정해지고, 동시에 에미터 및 콜렉터 공동이 더 작게 만들어질 수 있어 이들 전극 사이의 용량성 결합을 감소시키는 것이다. 이러한 거리는 다른 방법으로는, 도 21b에 도시되어 있는 바와 같이, 필드 산화물 스트링(18)으로 형성된다.
전술한 바와 같은 프로세스의 장점은 커패시터의 하나의 전극을 형성하는 플러그(32)의 상부의 질화물층에 의해 형성되는 커패시터의 유전체가 그 질화물층이 제조될 NPN 트랜지스터의 에미터 베이스 영역(36')를 형성하는 것과 동시에 생성되고, 동시에 이 NPN 트랜지스터의 콜렉터 및 베이스 사이의 커패시턴스로부터의 기생 기여도가 감소된다는 것과, 에미터 베이스 영역(36)이 제조될 NPN 트랜지스터내에 잘 형성될 뿐만 아니라 제조될 측면 PNP 트랜지스터의 에미터 및 콜렉터 영역 사이의 거리가 석판 인쇄술로 형성된다는 사실에 의해 잘 형성된다는 것이다.
제조될 NPN 트랜지스터의 베이스 영역(36'), 제조될 측면 PNP 트랜지스터의 콜렉터 윈도우(37", 37'") 및 기판 접속부(37')를 형성하기 위해 질화물층(34) 및 산화물층(24)을 에칭한 후에, 포토레지스트층(35)이 임의의 공지된 방법으로 제거된다. 바람직한 실시예에서, 약 200 nm의 두께를 가지는 비결정 실리콘(38)의 얇은 층이 바람직하게는 LPCVD를 사용하여 플레이트의 표면 상에 증착된다(도 22 참조). 상기 프로세스에 이어서, 제조될 NPN 트랜지스터의 베이스를 접속하는 전기 도체 경로를 형성하는 이러한 실리콘층(38), 제조될 커패시터의 상부 전극, 제조될 측면 PNP 트랜지스터의 에미터 및 콜렉터를 접속하는 도체 경로 및 기판 접촉부로의 접속부가 미정질 실리콘 또는 폴리실리콘으로 구성될 수도 있다.
그 후 도 22에 화살표로 표시된 이온 주입시에, 비결정 실리콘층(38)은 강하게 도핑된 P-형으로 되도록 도핑된다. 바람직한 실시예에서, 이러한 이온 주입 단계는 바람직하게는 약 50 keV의 에너지 및 약 2·1015ions/cm2의 용량에서 주입함으로써 이루어진다. 주입 프로세스에서 에너지는 주입되는 붕소 원자가 에피택셜층(9)의 표면까지 아래로 도달하기 않도록 조정된다. 상기 용량 및 에너지는 증착되기 직전의 비결정 실리콘층(38)의 두께 및 그 성질에 따라서 다소 변화할 수 있다. 또한 다른 붕소 화합물 및/또는 원자 붕소가 이 실리콘층의 이온 주입에 사용될 수 있다. 이런 경우에, 상기 에너지 및 용량은 적절한 값으로 조정되어야 한다.
비결정 실리콘층(38)의 상부에는 일반적으로 150 nm의 두께를 가지는 실리콘 산화물층(39)이 증착되어 있다(도 23a 및 도 23b 참조). 바람직한 실시예에서, 이러한 산화물층(39)은 PECVD에 의해 증착되지만, 또한 임의의 적절한 CVD법 예컨대, LTO에 의해 증착되는 다른 유형의 소위 저온 산화물이 사용될 수도 있다. 바람직한 실시예에서, 산화물층(39)을 증착할 때의 온도는 비결정 실리콘층(38)이 재결정화되지 않도록 낮게 유지된다. NPN 트랜지스터의 베이스를 접속하는 도체를 생성할 때 PECVD에 의해 증착되는 실리콘 산화물의 보호층(39) 아래에 BF2가 주입되는 비결정 실리콘의 화합물을 사용하는 장점은 국제 특허 출원 PCT/SE96/01511호에 개시되어 있다.
실리콘 산화물층(39)을 증착한 후에, 플레이트의 표면은 포토레지스트층(40)으로 코팅되고, 석판 인쇄술로 패터닝되어, 커패시터 영역(30")에 포함되고 제조될 플레이트 커패시터에 속하는 상부 전극용으로 의도되며 전체 영역(30")에 존재하는 질화물(34)의 유전체의 상부에 위치되고 포토레지스트층(40)에 의해 덮여지는 40'으로 표시되는 영역을 형성한다. 더욱이, 포토레지스트층(40)의 영역은 제조될 NPN 트랜지스터의 초기 에미터 베이스 영역(36') 둘레의 영역을 덮으며, 또한 기판 접촉 접속부의 영역(37'), 콜렉터 전극의 영역(37") 및 제조될 측면 PNP 트랜지스터의 에미터 전극의 영역(37'")을 덮는다. 마스크로서 도포 및 패터닝된 포토레지스트층(40)을 사용하여, 실리콘 산화물층(39) 및 비결정 실리콘의 하부층(38)이 레지스트층의 공동에서 에칭된다. 실리콘 질화물층(34)이 포토레지스트층(40)의 공동에서 완전히 노출될 때 중지되는 에칭 프로세스는 바람직하게는 멀티챔버 시스템 또는 클러스터 시스템에서 연속적인 건식 에칭에 의해 이루어지며, 여기에서 이러한 질화물층은 예를 들어, 필드 산화물의 상부 및 영역(40)내에 존재하고, 매립 확산 영역을 통해 제조될 커패시터내의 하부 전극으로 접속이 이루어진다. 그 결과는 도 23a 및 도 23b에 도시되어 있다. 바람직한 실시예에서, 이러한 에칭 시퀀스는 초기 에미터 베이스 영역(36')의 공동내에 기판의 약 20∼40 nm의 실리콘 두께가 에칭 프로세스의 최종 단계, 소위 오버에칭 단계 중에 소모되도록 적합하게 된다.
최종 에칭 후에, 추가의 도핑이 소위 베이스 폭 확대(base widening)를 최소화할 목적으로 NPN 트랜지스터의 콜렉터를 형성하기 위해 상기 영역에 이루어지고, 그것에 의해 트랜지스터의 고주파수 특성을 향상시킨다(M. C. Wilson의 논문 「The application of a selective implanted collector to an advanced bipolar process」, ESSDERC'90, Nottingham, 1990년 9월, 참조). 바람직한 실시예에서, 이러한 도핑은 도 23a 및 도 23b에 화살표로 표시되어 있는 바와 같이 바람직하게는 2 단계로 인을 이온 주입함으로써 이루어진다. 제1 단계 동안, 인이 약 200 keV의 에너지 및 약 1·1012ions/cm2의 용량으로 주입된다. 제2 단계 동안, 인이 460 keV의 에너지 및 약 1.8·1012ions/cm2의 용량으로 주입된다. 이들 2개의 주입 단계의 상호 순서는 변경할 수 있다. 각각의 주입 용량 및 에너지의 미세 조정은 정확한 제조 프로세서에서 예컨대, 에피택셜층(9)의 두께의 최소 변화 등의 최소 프로세스 변화를 보상하는데 필요할 수 있다. 도펀트가 초기 에미터 베이스 영역(36')의 공동과 정렬되거나 거기에 레지스터되어 있는 것과, 도펀트, 바람직한 경우에 인이 의도하지 않은 위치에서 에피택셜층(9)으로 입력하는 것을 방지하기 위해 포토레지스트층(40)이 주입 프로세스에서 플레이트 상에 남게 된다. 임의의 증가된 콜렉터 도핑이 최종 처리 단계 후에 소위 외인성 베이스, 즉 영역(36')의 에지를 따르는 영역 아래에 존재하지 않게 되며, 여기에서 유형 P+의 비결정 실리콘층(38)이 에피택셜 실리콘층(9)의 표면과 접촉하고 있다. 그것에 의해, 제조될 NPN 트랜지스터의 콜렉터 및 베이스 사이에 낮은 커패시턴스가 유지될 수 있다.
최종 주입 후에, 포토레지스트층(40)이 임의의 공지된 방법으로 제거되고, 약 20 nm의 두께를 가지는 얇은 실리콘 디옥사이드층(42)이 플레이트의 표면 상에 증착되어, 특히 초기 에미터 베이스 영역에서 공동(36')을 덮는다(도 24 참조). 바람직한 실시예에서, 이 산화물층(42)은 바람직하게는 800℃에서 습식 분위기에서 열산화에 의해 증착된다. 이 산화 단계에서, 예컨대, 전술한 바에 따르는 PECVD를 사용하여 저온에서 증착된 앞서 도포된 실리콘 산화물층(39)이 밀도가 증가되고, 동시에 실리콘 디옥사이드층(41)이 수직 자유 측벽 또는 비결정 실리콘층(38)의 에지 표면에 형성된다. 자체로 어닐링 단계를 포함하는 산화시에, 비결정 실리콘층(38)은 다결정 실리콘 또는 폴리실리콘으로 변환되는데, 즉 부분적으로 결정화하는 동시에 주입된 붕소가 재분배된다. 앞서의 비결정 실리콘층(38)은 유형 P+의 폴리실리콘층으로 이하 칭해진다. 그 결과는 도 24에 도시되어 있다.
전술한 바에 따라서 실리콘 디옥사이드층(42)을 생성한 후에, 제조될 NPN 트랜지스터의 유효 베이스 영역 또는 내인성 베이스 영역을 형성하기 위해, 바람직하게는 붕소가 도 24에 화살표로 표시되어 있는 바와 같이 플레이트에 주입된다. 바람직한 실시예에서, 붕소는 약 10 keV의 에너지 및 약 7·1013ions/cm2의 용량으로 이온 주입된다. 최상부에 도포된 산화물층(42)의 두께의 미소 변화는 에너지 및/또는 용량의 대응하는 조정을 초래한다. 주입은 실리콘 산화물(42)만이 에피택셜층(9)의 상부 표면의 상부에, 즉 초기 에미터 베이스 영역(36')에 직접 위치되는 위치에서만 상이하게 도포된 산화물, 실리콘 및 질화물층들을 통해 투과한다.
전술한 바와 같은 베이스 주입 후에, 플레이트는 바람직하게는 붕소 원자의 표면 농도를 더욱 감소시키는 약 20분 동안 800℃에서 습식 분위기에서 열산화된다. 바람직한 실시예에서, 플레이트는 LPCVD에 의해 약 180 nm 두께의 질화물층(44)으로 등각으로 코팅된다(도 25a 참조). 바람직한 실시예에서, 이러한 질화물층은 특수한 이방성 건식 에칭 프로세스를 사용하여 공지된 방법으로 제조될 NPN 트랜지스터의 초기 에미터 베이스 영역(36')의 공동에서와 같이, 큰 스텝이 실리콘 질화물층(44)에 존재하는 위치에서 실리콘 질화물의 사이드 스트링 또는 소위 스페이서(45)가 남게 될 때까지, 에칭된다. 이러한 에칭 단계에서는, 질화물층(44) 뿐만 아니라 최종적으로 도포되는 질화물층(44) 바로 아래에 위치되는 영역에 이전에 도포된 질화물층(34)이 에칭된다. 필드 산화물층(18) 및 실리콘 산화물층(42)의 영역의 표면이 노출될 때 에칭은 중지된다. 질화물층(44)의 이러한 에칭 프로세스시에 형성되는 초기 에미터 베이스 영역(36')의 공동은 소위 에미터 공동(36")을 형성한다. 최종 제조 후에, 제조된 NPN 트랜지스터의 에미터는 질화물 사이드 스트링(45)에 의해 그리고 폴리실리콘층의 에지 표면에서 산화물층(41)에 의해 유형 P+인 폴리실리콘층(38)으로부터 분리된다. 에칭시에, 또한 실리콘 표면은 합 전극에 대한 접속부가 제조될 커패시터에 형성되는 영역(40")에서 노출된다. 실리콘 표면은 또한 베이스 접속부가 제조될 측면 PNP 트랜지스터에 형성되는 영역(45')에서 노출된다.
에미터 공동에서만 현저한 나머지 실리콘 산화물층(42)은 습식 화학 방법 또는 건식 에칭에 의해 용해된다. 바람직한 실시예에서, 2단계의 건식 에칭이 사용되고, 먼저 산화물층(42)이 Ar/CHF3/CF4의 플라즈마에서 RIE(반응성 이온 에칭)에 의해 이어서 이전의 RIE 단계로부터의 불순물 및 방사선 손상을 제거하기 위해 Ar/NF3의 분위기에서 가벼운 등방성 실리콘 에칭에 의해 제거된다. Ar/NF3에서의 이러한 에칭 단계는 에미터 공동(36")의 내인성 베이스, 에피택셜층(9)의 자유 표면으로부터 약 150∼200 Å 실리콘의 두께를 제거한다. 이러한 에칭 단계가 내인성 베이스 프로파일에 영향을 주기 때문에, 제조될 트랜지스터의 전류 이득 계수(Hfe)에 대한 요구에 따라서 에칭 깊이가 다소 변화될 필요가 있을 수 있다.
도 25b에 도시되어 있는 소위 일회용 스페이서가 사용되는 다른 실시예에서, 실리콘 질화물층(44)이 약 50 nm의 두께를 가지는 다소 얇은 질화물층(144)으로 교환된다. 또한 이러한 질화물층(144)은 바람직하게는 LPCVD에 의해 플레이트 상에 등각으로 증착된다. 이러한 질화물층의 상부에는, 약 150 nm 두께의 실리콘 산화물층(148)이 증착된다. PECVD-TEOS 산화물 또는 SACVD 산화물로 구성될 수 있는 이러한 실리콘 산화물층(148)은 등각에 가깝게 플레이트 상에 코팅된다. 산화물층(148)은 예컨대, 약 400℃의 저온에서 생성되며, 그것에 의해 화학양론으로(stoichiometrically) 구성된 실리콘 디옥사이드로 이루어지지 않고 상당히 다공성으로 이루어지는 것이 특징이다. 최종적으로 언급된 성질은 후속 단계에서 사용된다.
증착 단계 후에, 산화물층(148) 및 하부 실리콘 질화물층(144)은 이방식 건식 에칭에 의해 에칭된다. 본 명세서에 설명된 바와 같은 경우에, 산화물층(148)이 Ar, CHF3및 CF4의 기체 혼합물에서 먼저 제거되는 3단계를 가지는 RIE 프로세스로서 재에칭이 이루어진다. 질화물층(144)이 평평한 수평 표면 예컨대, 필드 산화물 영역(18)의 상부 상의 질화물 표면에서 노출될 때 에칭이 중지되고, 다공성 산화물층(148)의 사이드 스트링이 수직 표면 상에 남게 된다. 단계 2에서, 질화물층(144)이 마스크로서 결과적인 산화물 사이드 스트링을 사용하여 즉, 원리적으로 모든 수평 표면 상에서 에칭된다. 에미터 공동내의 실리콘 산화물층(42) 및 필드 산화물 영역(18)의 표면이 노출될 때 에칭 프로세스는 중지된다. 바람직한 실시예와 유사한 단계 3에서, 나머지 산화물층(42)이 RIE에 이어서 표면 불순물 및 방사선 손상을 제거하기 위해 Ar/NF3에서 가벼운 실리콘 에칭에 의해 에미터 공동내에서 제거된다.
최종 건식 에칭 후에, 에미터 공동은 다공성 산화물/질화물/산화물(148, 144, 39)로 이루어진 합성 사이드 스트링 또는 스페이서에 의해 둘러싸인다. 단시간동안 합성 사이드 스트링을 HF(플루오르화 수소산)의 작용을 받게 함으로써, 외부 사이드에 위치되는 다공성 산화물이 열산화물을 가지는 영역을 현저하게 손상을 가하지 않고 제거된다. 다공성 산화물의 용해는 장치 예컨대, FSI/Exaalibur에서 HF 증기로 이루어지는 것이 유리하지만, 이와 달리 HF 베이스 습식 화학 베스(HF-based wet chemical bath)가 사용될 수도 있다. 에칭 프로세서 후의 결과적인 사이드 스트링은 대략 삼각형 단면을 가지지 않고 그 단면이 L 형상에 더욱 가깝다(도 25b 참조).
소위 일회용 스페이서를 포함하는 바로 앞에 설명된 방법의 장점은 유형 P+의 폴리실리콘층(38)의 공동이 좁아지지 않는다는 것이다. 그것에 의해, 이하의 설명 및 유형 N+의 폴리실리콘(46)으로부터 도펀트의 외부를 향한 확산이 용이하게 되며, 즉, 소위 폴리 플러그 효과가 억제된다.
도 25c에서는, 하부에 도 25a와 관련하여 설명된 실시예에 따라 제조된, 즉 에미터 공동내의 좌측에 질화물 사이드 스트링을 가지는 NPN 트랜지스터의 단면도가 도시된다. 도 25d에는, 전술한 바에 따르는 일회용 스페이서를 포함하는 방법을 사용하여 제조될 때 대응하는 구조가 도시되어 있다(도 25b 참조). 단면도는 전자 전파 현미경 검사법, XTEM에 의해 포착된다.
제조될 NPN 트랜지스터의 콜렉터 플러그(31") 및 에미터 공동(36")에서, 그리고 제조될 측면 PNP 트랜지스터의 베이스 접속부 및 하부 커패시터 전극(32)의 영역(40")의 접촉 영역에서 단결정 실리콘 표면을 노출시킨 후에, 약 250 nm 두께의 폴리실리콘층(46)이 LPCVD에 의해 증착된다(도 26a 및 도 26b 참조). 폴리실리콘층(46)은 도 26a 및 도 26c에서 점선 화살표로 표시되어 있는 바와 같이 비소 및/또는 인을 이온 주입함으로써 바람직하게 도핑된다. 폴리실리콘층(46)이 점선에 의해 경계되기 전 및 실선에 의해 경계된 후의 최종 패터닝이 도시되어 있으며, 이에 대해서는 이하 설명한다.
바람직한 실시예에서, 이러한 이온 주입은 도포된 폴리실리콘층(46)이 실행되기 직전의 이하 설명되는 패터닝 절차 이전에 3개의 동작 단계로 일어진다. 제1 단계에서, 비소가 약 3·1015ions/cm2의 용량 및 약 50 keV의 에너지로 플레이트 상에 전체적으로 주입된다. 플레이트는 포토레지스트층(48)을 도포하고 거기에 공동을 생성함으로써 석판 인쇄술로 패터닝되며, 고저항 저항, 소위 RHI가 이후에 형성되는 플레이트의 부분에 포토레지스트층(48)을 남긴다. 마스크로서 이러한 포토레지스트층(48)을 사용하여, 약 1.2·1016ions/cm2의 용량 및 약 150 keV의 에너지로 다른 비소 주입이 이루어지며, 그 상태는 도 26b에 도시되어 있다. 고저항 저항(RHI)의 영역을 제외하고 플레이트 상의 모든 부분은 상기 주입이 모두 성립한다.
상기 플레이트는 재차 석판 인쇄술로 패터닝되고, 저저항 저항(RLO)의 영역이 형성된다. 최종적으로 언급된 경우에, 이러한 패터닝 단계 동안에 도포된 포토레지스트층이 저저항 저항(RLO)의 공동을 제외하고 플레이트의 표면의 모든 부분 상에 남게 된다. 마스크로서 이러한 포토레지스트층을 사용하여, 약 25 keV의 에너지 및 약 4·1015ions/cm2의 용량으로 인이 주입된다. 이러한 동작들은 도면에 나타나지 않지만, 도 26b를 참조하라. 여기에 설명된 생성 단계를 종료한 후에, 전술한 바와 같은 주입 절차는 약 500 ohms/square의 표면 저항을 가지는 고저항 저항(RHI) 및 약 100 ohms/square의 표면 저항을 가지는 저저항 저항(RLO)가 얻어지게 한다. 주입 용량 및/또는 에너지의 미세 조정은 다른 프로세스 변화를 보상하기 위해 자연스럽게 이루어질 수 있다.
폴리실리콘층(46)의 가변 도핑을 종료한 후에, 이 층이 전술한 바와 같이 통상적인 석판 인쇄 방법으로 패터닝된다. 제조될 NPN 트랜지스터의 에미터(49') 및 콜렉터(50')의 접촉 영역, 제조될 플레이트 커패시터의 하부 전극의 접촉 영역(51')(도 26a 참조), 제조될 측면 PNP 트랜지스터와의 베이스 접속부(51")(도 26b 참조) 및 저저항(52') 및 고저항(53') 저항(RLO, RHI)가 각각 형성된다(도 26b 참조). 폴리실리콘층(46)이 에미터 공동(49")의 단결정 실리콘 표면과 직접 접촉하는 위치에서, 이 높게 도핑된 폴리실리콘층은 제조 프로세스의 이후의 단계에서 에미터를 드라이브인할 때, 즉 폴리실리콘층(46)의 도펀트를 내인성 베이스 영역내로 확산하게 할 때, 도펀트 소스로서 작용한다. 도면에 도시되어 있지 않지만 도 26a 및 도 26c에 부분적으로 그 결과가 도시되어 있는 마스크로서 패터닝된 포토레지스트층을 사용하여, 바로 아래의 필드 산화물 영역(18)의 표면이 노출될 때까지, N+로 도핑된 폴리실리콘층(46)이 에칭된다. 이러한 에칭 프로세스는 바람직하게는 Cl2, HBr 및 O2로 이루어진 플라즈마로 RIE에 의해 행해진다. 폴리실리콘층(46)을 에칭한 후에, 포토레지스트층이 임의의 공지된 방법으로 제거된다.
유형 P+의 이전에 생성된 폴리실리콘층(38)의 상부에 위치되는 산화물층(39)이 에칭된다. 바람직하게는 건식 에칭에 의해 행해지는 이러한 에칭 프로세스는 이하 설명되는 바와 같이, 관련 부분을 석판 인쇄술로 형성한 후에 바람직한 방법으로 행해지거나, 표면 상에 전체적으로 행해질 수 있다.
그러므로, 바람직한 실시예에서, 플레이트는 석판 인쇄술로 패터닝되고, 이후에 도포되는 폴리실리콘층(46)의 영역 상의 다른 위치들 중에서 폴리실리콘층(38) 및 다른 영역 상에 도포디는 포토레지스트층(52)에 형성된다. 산화물층은 Ar, CHF3및 CF4로 이루어지는 플라즈마로 RIE와 같은 건식 에칭에 의해 포토레지스트층(52)의 공동에서 에칭된다. 폴리실리콘층(38)이 공동에서 노출될 때 에칭은 중지된다. 전체 적인 에칭을 포함하지 않고 대신에 에칭하기 전에 석판 인쇄술의 패터닝을 포함하는 이러한 절차의 장점은 건식 에칭 단계에서 부식되는 필드 산화물 영역(18)이 포토레지스트층(52)에 의해 보호되고 그것에 의해 손상되지 않은 상태를 유지한다. 또 다른 장점은 실리콘 화합물(이하 참조)이 예컨대, 제조될 측면 PNP 트랜지스터의 에미터의 영역(52')에서 불필요하게 되는 부분 상에 산화물층(39)이 남게 될 수 있다는 것이다(도 27b 참조). 이것은 프로세스에 더 나은 재생산성을 제공한다. 바로 앞에 설명된 프로세스에 따라서 산화물을 에칭한 후의 결과는 도 27a 및도 27b에 도시되어 있다.
최종 에칭 프로세스 후에, 포토레지스트층(52)이 임의의 공지된 방법으로 제거된다. 약 30 nm 두게의 얇은 실리콘 산화물층(56)이 플레이트의 표면 상에 증착된다(도 28a 및 도 28b 참조). 바람직한 실시예에서, 이러한 산화물의 증착은 다른 방법, 예컨대, LTO 또는 PECVD를 사용하여 증착될 수 있다. 지금 도포된 산화물층의 상부에는 바람직하게는 LPCVD에 의해 약 100 nm 두께의 두꺼운 실리콘 질화물층(58)이 증착된다. 이러한 질화물층(58)은 플레이트의 표면 상에 등각으로 도포된다.
이러한 질화물층(58)의 증착 후에, 플레이트는 고온에서 이전에 주입된 도펀트를 확산 및 활성화시키기 위해 어닐링된다. 바람직한 실시예에서, 이러한 어닐링 동작은 2단계로 행해진다. 먼저, 플레이트는 주입된 층에 도펀트를 더욱 균일하게 분포할 목적으로 산소 가스 및 질소 가스의 가스 혼합물로 약 30분 동안 850℃에서 오븐으로 어닐링된다. 플레이트는 소위 RTA 장치(고속 가열 어닐링)으로 약 16초 동안 약 1075℃에서 질소 가스 분위기로 다시 어닐링된다. 바람직한 실시예에서, RTA 장치의 소위 핫 라이너(Hot-liner)가 도펀트를 확산시키는 이 단계 중에 온도를 제어하기 위해 사용된다. RTA 장치에서 처리하기 위한 시간 지속 기간 및 확산 온도의 조합은 제조될 트랜지스터에 필요한 데이터에 따라 다소 변경될 수 있다. 이러한 어닐링 동작 중에, 실리콘 질화물층 및 실리콘 산화물층이 주입된 도펀트의 주위로의 확산을 방지하기 위해 플레이트 상에 보호층으로서 남게 된다.
이러한 어닐링 동작시에, 유형 N+의 상부 폴리실리콘층(46)에 주입된 비소는 확산에 의해 내인성 베이스로 투과하여 에미터 베이스 접합부(61')를 형성한다. 여기에 설명된 전체 제조 프로세스에서, 에미터 깊이는 약 60 nm이고, 에미터 아래의 내인성 베이스의 나머지 두께는 약 100 nm이다. 유형 N+의 폴리실리콘층(49') 및 에피택셜 단결정 실리콘층(9)의 표면 사이의 접촉 영역의 에미터 공동에서의비소의 농도는 일반적으로 약 4·1020atoms/cm3이다. 에미터 베이스 접합부의 내인성 베이스에서의 붕소의 대응 농도는 일반적으로 약 8·1017atoms/cm3이다.
동시에, 유형 P+의 폴리실리콘층(38)에 주입되는 붕소는 확산으로 인해 내인 베이스로 투과 및 접속한다. 여기에 설명된 전체 제조 프로세스에 있어서, 외인성 베이스 깊이는 약 200 nm이고, 유형 P+의 이 폴리실리콘층(38) 및 에피택셜 단결정 실리콘층(9) 사이의 경계 표면에서의 붕소의 대응 농도는 일반적으로 약 2·1019atoms/cm3이다. 그것에 의해 발생하는 유형 P+의 높게 도핑된 영역은 외인성 베이스라고 칭해진다. 기판 접촉부(60')는 유형 P+의 폴리실리콘층(38)의 외부에 붕소의 확산에 의해 유사하게 형성된다(도 28a 참조). 유사하게, 콜렉터 전극(62") 및 에미터 전극(62")가 제조될 측면 PNP 트랜지스터에 형성된다(도 28b 참조).
도 29에는, SHIMS에 의해 측정되는 것으로서 유형 N+의 폴리실리콘 에미터 아래의 도펀트의 프로파일이 도시되어 있다. 폴리실리콘의 두께는 도 29의 좌측에 음영 부분으로 표시된다. 에미터로부터 도출되는 비소 신호의 일부 확대는 분석시에 발생한다. 결국, 후방 비소 에지는 포착된 붕소 신호(베이스의 연장을 표시)로 실제 참인 것보다 더 깊이 연장한다.
도펀트를 확산시키기 위한 어닐링 동작 후에, 플레이트는 석판 인쇄술로 패터닝되어 패터닝 후에 포토레지스트의 보호층(60)이 저항(RHI, RLO)의 저항 본체 상에만 남게된다(도 30 참조). 포토레지스트층(60)을 패터닝한 후에, 실리콘 질화물층(58) 및 실리콘 산화물층(56)이 포토레지스트층(6)에 의해 덮여지지 않는 표면 부분에서 에칭되고, 에칭은 이방성 건식 에칭에 의해 행해져서, 소위 스페이서 도는 사이드 스트링(54)이 유형 N+의 폴리실리콘층(46)의 에지를 따라서 형성된다(도 28a 참조). 실리콘 화합물 형성을 방지하기 위해, 예컨대, 제조될 측면 PNP 트랜지스터의 에미터 상에 산화물층(39)이 남게 되는 경우에, 이러한 산화물의 에칭은 상기 층(56)을 제거한 후에 이들 부분이 노출되기 전에 중지된다(도 28b 참조). 얇은 실리콘 산화물층의 상부의 실리콘 질화물의 소위 스페이서의 제조시의 여기에서 설명된 프로세스는 H. Norstrom 등에게 허여된 미국 특허 4,740,484호에 개시되어 있는 바와 같은 제조 프로세스와 실질적으로 유사한 부분이 있다. 바람직한 실시예에서, 이방성, 즉 방향에 의존하는 플라즈마 에칭 프로세서가 실리콘 질화물층을 제거하는데 사용된다. 바람직하게는 가스 SF6, HBr 및 O2를 이용하는 에칭 프로세스는 플레이트의 수평 필드 산화물 영역(18) 상의 모든 실리콘 질화물이 제거될 때, 중지된다. 실리콘 질화물층(58)이 등각 방법, 즉 에칭 프로세스 후에 모든 표면 상에서 균질한 두께의 덮개를 가지는 방법으로 증착되기 때문에, 실리콘 질화물의 스트링, 스페이서는 유형 N+의 패터닝된 폴리실리콘층(46)에 의해 생성된 플레이트의 표면 상의 날카로운 스텝 또는 쉘프들을 따라서 남게 된다. 얇은 실리콘 산화물층(56)은 RIE에 의해 에칭되고, 사이드 스트링 또는 스페이서(54)는 최종적인 형상을 가진다. 바람직하게는 가스 Ar, CHF3및 CF4를 이용하는 이러한 에칭 프로세스는 유형 N+의 폴리실리콘층(46)과 유형 P+의 폴리실리콘층(38)의 표면이 모두 노출될 때 중지된다.
포토레지스트층(60)은 임의의 공지된 방법으로 제거된다. 그 결과는 도 28a, 도 28b 및 도 31에 도시되어 있다. 도 31은 에미터 및 베이스에서의 도펀트를 인접 물질로 확산시킨 후 및 사이드 스트링을 생성하기 위해 에칭한 후에 NPN 트랜지스터가 제조되는 영역의 확대도이다. 도 31로부터 실리콘 질화물층(34) 및 실리콘 산화물층(24)의 공동에 의해 석판 인쇄술로 형성되는 외인성 베이스 영역이 필드 산화물 영역(18)의 가장 인접한 에지로부터 분리되는 것을 알 수 있다. 그것에 의해, 도 16의 설명과 관련하여 앞서 언급한 바와 같이, 콜렉터 및 베이스 사이의 커패시턴스는 제조될 NPN 트랜지스터에서 감소된다.
포토레지스트층(60)을 제거한 후에, 필요한 경우 유형 N+의 폴리실리콘층(46) 및 유형 P+의 폴리실리콘층(38)에는 제조될 소자의 상이한 전극 영역에 대한 도체의 저항을 감소시키기 위해 얇은 실리콘 화합물층이 제공될 수 있고, 이들 도체는 그러한 실리콘 화합물층에 의해 분로된다. 이러한 실리콘 화합물층은 예컨대, PtSi, CoSi2또는 TiSi2로 구성될 수 있다. 바람직한 실시예에서, 티타늄 디실리사이드(TiSi2)가 사용되어 노출된 실리콘 표면의 상부에 소위 자기 정렬 방법을 사용하여 형성된다. 저항 본체는 노출되지 않고 실리콘 질화물층(58)의 나머지 부분에 의해 보호되기 때문에, 실리콘 화합물이 얻어지지 않는다.
그러한 자기 정렬된 실리콘 화합물(SALICIDE)(Brighton 등에게 허여된 미국 특허 4,789,995호 및 Shibata에게 허여된 미국 특허 4,622,735호 참조)에서, 얇은 금속층(70)이 증착되고, 이 경우에 바람직하게는 스퍼터링에 의해 약 50 nm의 두께를 가지는 티타튬의 층이 플레이트의 표면 상에 증착된다(도 32a 및 도 32b 참조). 금속층은 단시간, 약 20초 동안 RTA 장치의 질소 가스 분위기에서 약 715℃의 상승된 온도에서 노출된 실리콘과 반응하도록 만들어진다. 임의의 경우에, 또한 산소 가스 및 암모니아의 혼합물이 이용될 수도 있다. 티타늄은 실리콘과 반응하지 않고, 즉 습식 화학 방법에 의해 노출되지 않은 실리콘 표면을 가지는 금속의 도포 전에 부분으로부터 용해된다. 반응하지 않은 티타늄을 선택적으로 제거하는 이러한 에칭 단계는 티타늄 실리콘 화합물에 작은 범위로만 영향을 준다. 습식 화학 에칭 프로세스 후에, 플레이트는 약 30초 동안 약 875℃에서 어닐링되어 저저항 형태의 티타늄 디실리사이드가 형성된다. 약 2∼5 ohms/square의 표면 저항을 가지고 생성된 실리콘 화합물층은 플레이트의 이전에 노출된 실리콘 표면 상에만 존재하며, 즉, 이들 표면과 자기 정렬된다.
실리콘 화합물화 후에, 실리콘 산화물의 페시베이팅층(80)이 증착된다(도 33 참조). 이러한 산화물층(80)은 바람직하게는 열분해에 의해 또는 PECVD를 사용하여 증착되는 TEOS 베이스 산화물로 구성될 수 있다. 소위 REB(Resist Etch Back)을 사용하여 이후에 평탄화되는 산화물층(80)은 도면에 도시되어 있지 않지만 플레이트의 표면 상에 큰 평면 부분에서 측정되는 바와 같이, 약 1 ㎛의 두께를 가지고 도포된다. 레지스트층은 약 190℃에서 수 분동안 가열된다. 레지스트의 표면 평활 특성으로 인해, 상부 표면은 평평하지 않거나 거칠게 될 수 있는 하부 표면의 토포그래피(topography)에도 불구하고 비교적 평평하다. 플레이트는 이러한 포토레지스트층을 제거하기 위해 에칭되는 플라즈마이고, 동일한 속도로 실리콘 산화물의 페시베이팅층(80)의 돌출부이다. 그것에 의해 최종 결과가 달성되므로, 포토레지스트층의 완전한 제거 후에, 페시베이팅 산화물층(80)의 표면이 평평한 토포그래피를 얻고, 즉 표면이 평평하고 수평으로 된다. 이러한 평탄화 방법(REB)은 문서 A.C. Adams, C.D. Capio, 「Planarization phosphorous doped silicon-dioxide」, Journal of the Electrochem. Soc., Vol. 128, 1981, pp. 423 ff에 개시되어 있다.
평탄화된 산화물층(80)은 약 400 nm 두께로 도핑된 실리콘 산화물층(82)이 코팅된다. 이러한 TEOS 베이스 산화물로 형성되는 산화물층(82)은 바람직하게는 확산하는 Na 이온을 쉽게 결합하기 위해 소위 게터링을 얻기 위한 목적으로 약 4% 인으로 도핑된다. 또한, 도펀트의 다른 조합이 예컨대, 3% 붕소 및 6% 인이 생각될 수 있다. 도핑된 산화물층의 상부에는 바람직하게는 PECVD에 의해 약 250 nm 두께의 도핑되지 않은 TEOS 산화물층(84)이 증착된다. 이러한 실리콘 산화물층은 이후에 소위 하드 마스크로서 작용한다. 실리콘 산화물층은 약 40분의 시간 지속 기간 동안 700℃에서 질소 가스로 어닐링에 의해 밀도가 증가된다. 이와 달리, RTA 프로세스가 20∼30초 동안 875℃에서 사용될 수 있다. 이러한 RTA 프로세스는 저저항 티타늄 디실리사이드를 생성하기 위해 앞서 실행된 어닐링을 대체할 수도 있다.
바람직한 실시예에서, 플레이트가 석판 인쇄술로 패터닝되어 깊은 기판 접촉부가 형성된다. 이것들은 이방성 플라즈마 에칭에 의해 하부 산화물층(84(82, 80))에 도포된 포토레지스트층(81)의 패턴을 먼저 변형시킴으로써 얻어진다. 포토레지스트층(81)은 임의의 공지된 방법으로 제거되고 약 7 ㎛ 깊이의 홀(85)이 건식 에칭에 의해 기판(9, 1)에 아래로 만들어진다. 상기 프로세스는 절연의 목적으로 트렌치(22)를 에칭하기 위하여 설명한 것과 유사하다. 기판(1)을 접촉하기 위해 홀(85)을 에칭할 때, 최상부 산화물층(84), 소위 하드 마스크는 완전히 또는 부분적으로 소비된다. 기판 접속부를 에칭한 후의 결과는 도 33에 도시되어 있다.
기판 접속 홀(85)을 에칭한 후에, 붕소가 약 3·1015ions/cm2의 용량 및 약 30 keV의 에너지로 플레이트에 주입되고, 이것은 도 33에 화살표로 표시되어 있다. 주입 에너지는 붕소 원자가 페시베이팅 산화물의 도핑층(82)에 의해 차단되고 홀(85)의 공동을 먼저 통과함으로써 실리콘 기판으로 투과할 수 있도록 조정된다. 주입 후에, 플레이트는 약 30초 동안 산소 가스로 일반적으로 875℃에서 어닐링된다. 무선 주파수용의 IC 회로를 제조할 때 전술한 깊은 기판 접촉부를 생성 및 주입하는 장점은 국제 특허 출원 PCT/SE97/00487호에 개시되어 있다.
주입 및 어닐링 후에, 플레이트는 포토레지스트층으로 다시 코팅되고, 이 때 접촉 홀이 능동 및 수동 소자용으로 패터닝된다(도 34a 및 도 34b 참조). 접촉 홀(86, 87)은 이방성 플라즈마 에칭을 사용하여 적층된 산화물층(82, 80)으로 만들어진다. 접촉 홀의 상이한 깊이로 인해, 하부 토포그래피로 인해, 고정된 시간 지속 기간이 에칭하는데 사용된다. 일부 접속층은 그것에 의해 토포그래피 차이에 의존하는 다른 접속층들보다 강하게 오버에칭에 영향을 받는다. 이러한 접촉 홀의 에칭 후에, 포토레지스트층이 임의의 공지된 방법으로 제거된다. 이 상태에서, 기판(1) 및 접촉 홀(87)을 수동 및 능동 소자에 접속하기 위한 접촉 홀(86)이 모두 형성된다. 그 결과는 도 34a 및 도 34b에 도시되어 있다.
플레이트에는 스퍼터링에 의해 2층 구조 또는 샌드위치 구조로 코팅되고, 코팅된 구조는 하부에 Ti의 약 100 nm 층 및 상부에 약 50 nm의 두께를 가지는 TiN의 층으로 이루어진다. 바람직한 실시예에서, Ti층이 깊은 기판 접촉 홀(85)의 하부를 더 잘 코팅할 수 있게 되도록 소위 이온 금속 플라즈마 장치(IMP 장치), 예컨대, Vectra Source(Applied Materials사의 등록 상표)로 스퍼터링에 의해 증착된다. TiN층은 예를 들어, Ar 및 N2의 가스 혼합물로 반응성 스퍼터링에 의해 증착된다. 이것은 소위 시준법, 또한 소위 고유 스퍼터링을 사용함으로써 실행될 수 있다. TiN층의 증착은 IMP-Vectra Source를 사용하여 반응성 스퍼터링에 의해 Ti층과 유사하게 만들어질 수도 있다.
하부 금속층용의 장벽층을 형성하는 금속 질화물(TiN)의 층 및 Ti의 접촉 금속층을 증착한 후에, 플레이트가 상승된 온도에서 어닐링되어 Ti층이 자유 실리콘 표면이 존재하는 위치, 즉 기판 접촉 홀내에서 하부 실리콘과, 또는 소자용의 접촉 홀내에서 티타늄 실리콘 화합물층과 반응하도록 만들어진다. 바람직한 실시예에서, 이러한 어닐링은 일반적으로 약 1시간 반동안 약 600℃에서 N2및 H2의 혼합물로 오븐에서 만들어진다. 이와 달리, 어닐링은 예컨대, N2또는 암모니아의 분위기에서 높은 온도 및 짧은 시간 지속 기간동안 RTA 장치에서 행해질 수 있다. 어닐링은 또한 깊은 기판 접촉부의 장벽을 강화하는데 사용될 수 있어, 주입된 붕소 원자가 기판 재료로 확산한다.
약 1 ㎛ 두께의 텅스텐층이 CVD에 의해 증착된다. 양호한 적합성을 가지는 이러한 증착 프로세스는 플레이트의 전체 표면 상에서 행해진다. 그것에 의해, 모든 접촉 홀이 텅스텐으로 완전히 및 등각으로 충전된다. 텅스텐의 증착 프로세스에 직접 관련되어 재에칭 단계가 플레이트의 평평한 즉, 수평인 부분으로부터 모든 텅스텐을 제거하도록 행해진다. 에칭 프로세스는 TiN층의 표면이 노출될 때 중지된다. 그것에 의해, 텅스텐이 접촉 홀에 남게 되어 소위 접촉 플러그를 형성한다.
상기와 동일한 방법으로 증착되는 약 50 nm TiN으로 이루어지고, 약 600 nm 두께의 알루미늄층으로 덮여지는 제1 도체층이 증착된다. 스퍼터링에 의해 증착되는 알루미늄층은 바람직하게는 전기 이동을 억제하기 위해 0.5∼2.0% 구리를 포함한다. 알루미늄층의 상부에는 일반적으로 약 50 nm의 두께를 가지는 TiN의 얇은 층이 후속 패터닝을 용이하게 하고 소위 hillocking(buckling upwards)를 억제하기 위해 반응성 스퍼터링에 의해 증착된다. Ti/TiN/Al-Cu/TiN으로 이루어진 금속층 구조는 소자 사이의 접속부가 건식 에칭에 의해 형성된 후에 석판 인쇄술로 패터닝된다.
더 많은 금속층들이 제1 접속층의 상부에 페시베이팅층을 증착함으로써 상기 프로세스에 부가될 수 있고, 비어(via) 접속부가 석판 인쇄술 및 건식 에칭을 사용하여 형성된다. Ti/TiN의 2층 구조가 상기 설명에 따라서 스퍼터링에 의해 증착되고, 비어 공동이 또한 전술한 프로세스에 따라서 텅스텐을 사용하여 플러깅된다. TiN/Al-Cu/TiN의 적층으로 이루어진 제2 금속층이 스퍼터링에 의해 증착된다. 접속층은 석판 인쇄술 및 건식 에칭을 사용하여 형성된다. 더 많은 접속층이 필요한 경우 상기 시퀀스가 반복된다. 이용되는 Al-Cu층의 두께는 금속 시스템 및 회로 응용의 복잡도에 따라서 수백 nm에서 최대 수 ㎛까지 변화할 수 있다. 예컨대, Al-Cu의 비교적 두꺼운 도체층을 가지는 멀티층 형태의 금속 시스템은 평면 코일이 회로에 집적되는 경우에 유리할 수 있다. RF-IC 응용을 위해 평면 코일의 제조시에 트렌치에 의해 슬롯되는 기판의 상부에 위치되고 병렬로 접속되는 여러 금속층을 이용하는 제조 프로세스는 국제 특허 출원 PCT/SE97/00954호에 개시되어 있다. 이러한 종래의 공지된 프로세스는 전술한 바와 같은 프로세스내에서 실행될 수 있다.
여러 금속층을 상기 프로세스에 부가한 후의 최종 결과는 도 35a에 도시되어 있다. 도 35a의 좌측 위치에, 제조된 플레이트 커패시터, 소위 CapDn의 단면이 도시되어 있다. 그 전극은 N+로 도핑된 하부 단결정 실리콘층 및 질화물의 유전체의 상부에 위치된 유형 P+의 폴리실리콘층으로 형성된다. 커패시터의 바로 우측에, 측면 PNP 트랜지스터가 위치되어 에미터 및 콜렉터의 형성시에 유형 P+의 폴리실리콘을 이용한다. 베이스 접속부는 유형 N+의 하부 확산과 직렬로 표면으로부터 유형 N+의 플러그 확산에 의해 형성된다. 최우측 위치에서, 제조된 NPN 트랜지스터의 단면이 도시되어 있고 저항은 유형 N+의 폴리실리콘으로 제조된다. 실리콘 기판에 위치되는 모든 소자들은 깊은 트렌치에 의해 서로 절연된다. 홀(85)내에 텅스텐으로 충전된 깊은 기판 접촉 홀 및/또는 P+ 폴리실리콘으로부터 확산함으로써 만들어지는 기판 접속부가 최상의 가능한 전기 분해를 위해 각 소자 영역을 둘러싸는 절연 트렌치(22) 사이에 적절하게 위치된다.
도 35a로부터 이미 설명된 CapDn에 추가하여 커패시터 CapMIM이 최상부 금속층 사이에 집적되는 것을 알 수 있다. 주입시에 이러한 금속-금속 커패시터 CapMIM이 유전체로서 PECVD 질화물을 이용하는 제조 프로세스는 텅스텐 플러깅된 비어의 사용으로 조정된다. 이러한 후자의 커패시터를 제조가 전체 제조 프로세스에 통합되는 방법의 장점은 국제 특허 출원 PCT/SE95/00619호에 개시되어 있다.
도 35b에는, 도 35a와 동일한 구조가 도시되어 있지만 상이한 소자들을 전기적으로 절연시키는 트렌치(22)를 가지고 있지는 않다. 회로 플레이트의 표면에서 상이한 소자들 사이의 절연은 도 35에 따라서 유형 P_의 매립 영역(8) 및 P-영역 또는 P-웰(14)로만 구성되는 구조이다. 이 경우에, P-영역(14)을 생성하기 위해 붕소를 주입할 때, P-영역에 충분히 높은 전기 전도성 및 상이한 소자 영역 사이의 회로 플레이트의 표면에서 양호한 절연을 얻기 위해, 전술한 범위의 상한, 즉 약 1·1014ions/cm2의 용량이 사용된다. 도 35b에 도시되어 있는 구조를 생성할 때, 트렌치(22)의 생성에만 필요한 전술한 단계들, 즉, 포토레지스트층(21)을 도포하고 적절하게 위치된 공동을 생성하는 단계, 하드 마스크 즉, 산화물층(20)에 폴리실리콘의 장벽층(19) 및 필드 산화물층(18)을 통해 공동을 생성하기 위한 건식 에칭 단계, 포토레지스트층(21)을 제거하는 단계, 트렌치(22)를 에칭하는 단계, 전계 임계를 상승시키기 위해 트렌치를 에칭한 후의 가능한 이온 주입 단계, 산화물층(20)의 나머지 부분을 에칭하는 단계, 폴리실리콘층(19)을 에칭하는 단계, 트렌치(22)를 충전시키기 위한 미정질 실리콘 또는 폴리실리콘의 층(25)을 에칭하는 단계, 이 실리콘층(27)을 에칭하는 단계, 트렌치의 마우스 또는 공동에 실리콘 디옥사이드의 절연층 또는 cap-산화물(28)을 생성하기 위해 트렌치(22)내의 실리콘(27)을 산화시키기 위해 실리콘 플레이트를 열산화시키는 단계가 생략된다. 그러나, 전술한 바와 같이, 상기 층(23)을 생성할 때 트렌치(22)의 벽의 산화를 제공하는 플레이트의 표면의 열산화(도 18 참조)는 이러한 산화시에 KOOI 산화물의 층(24)이 능동 표면 상에 형성되기 때문에, 실행되어야 한다.
도 36a에는, 최종적으로 생성된 회로의 전자 현미경에 의해 포착된 도면이 도시되고, 여기에서 깊은 기판 접촉부는 텅스텐으로 충전되며, 트렌치에 의해 절연되는 NPN 트랜지스터 및 폴리실리콘 저항을 볼 수 있다.
도 37에서 위로부터 보면, 플레이트의 표면을 따라서 상이한 소자의 수평 연장을 볼 수 있다. NPN 트랜지스터는 단면도에서 페이퍼의 평면에 수직으로 깊이 방향으로 연장부를 가진다. 측면 PNP 트랜지스터는 대조적으로 에미터가 중앙에 위치되는 정사각형을 가진다.
본 발명의 특정 실시예가 여기에 예시 및 설명되어 있지만, 다수의 부가적인 장점, 변형 및 변경이 당업자에게는 용이하게 이루어질 수 있다. 따라서, 본 발명은 광범위한 양태에서 여기에 도시 및 설명된 특정 명세, 표시된 장치 및 예시된 실시예에 제한되지 않는다. 따라서, 다양한 변형이 첨부된 청구의 범위 및 그 등가물에 의해 한정되는 바와 같이 전체적인 발명의 개념의 사상 또는 범위를 벗어남 없이 이루어질 수 있다. 그러므로, 첨부된 청구의 범위는 본 발명의 사상 및 범위내에서 이루어도록 그러한 모든 변형 및 변경을 커버하도록 의도된다.

Claims (60)

  1. 반도체 소자의 표면에서의 능동 영역이 반도체 소자의 표면을 따라서 두꺼운 산화물 영역에 의해 둘러싸이는 특히 NPN형의 바이폴라 트랜지스터인 반도체 소자에 있어서,
    상기 능동 영역은 필드 산화물 영역과 상이한 전기 절연성 표면층에 의해 부분적으로 덮여지고, 상기 능동 영역 내부에 위치되는 베이스 영역은 상기 전기 절연성 표면층에 석판 인쇄술로 형성된 공동에 의해 형성되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 전기 절연성 표면층은 둘러싸는 필드 산화물 영역 상으로 및 필드 산화물 영역을 통과하여 연장하여, 상기 전기 절연성 표면층의 스트립이 베이스 영역 및 이 영역에 가장 인접하게 위치되고/되거나 상기 능동 영역을 형성하는 에지를 가지는 필드 산화물 영역 사이에 존재하는 것을 특징으로 하는 반도체 소자.
  3. 반도체 소자의 표면에서의 능동 영역이 반도체 소자의 표면을 따라서 두꺼운 산화물 영역에 의해 둘러싸이는 특히 PNP형의 바이폴라 트랜지스터인 반도체 소자에 있어서,
    에미터 영역 및/또는 콜렉터 영역이 전기 절연성 표면층에 석판 인쇄술로 형성된 공동에 의해 형성되어, 둘러싸는 필드 산화물 영역 상으로 및 필드 산화물 영역을 통과하여 연장하여, 상기 전기 절연성 표면층의 스트립이 각각의 에미터 또는 콜렉터 영역 및 이 영역에 가장 인접하게 위치되고/되거나 상기 능동 영역을 형성하는 에지를 가지는 필드 산화물 영역 사이에 존재하는 것을 특징으로 하는 반도체 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전기 절연성 표면층은 실리콘 질화물 및 실리콘 산화물의 적층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 하부 도핑 영역의 표면 상에 기판의 제1 도핑형의 도핑을 가지고, 두꺼운 필드 산화물이 공동의 둘레의 가장자리로서 생성되며, 제1 도핑 형의 도핑된 전기 전도성 실리콘층, 특히 N 도핑층 및 그 상부에 제1 전기 절연층이 필드 산화물 및 공동 상에 생성되고, 상기 도핑된 전기 전도성 실리콘층 및 제1 절연층을 통해 상기 공동내에 홀이 형성되어, 상기 홀이 공동 및 필드 산화물의 임의의 거리의 에지에 위치되며, 상기 제1 도핑형과 반대인 제2 도핑형, 특히 P-형의의 도핑 및 제1 도핑형 특히 N-형의 도핑이 에미터 및 베이스를 생성하기 위해 공동에 형성되는 특히 NPN 트랜지스터인 바이폴라 트랜지스터를 제조하는 방법에 있어서,
    상기 도핑된 전기 전도성 실리콘층 및 제1 절연층을 생성하기 전에, 제2 전기 절연층이 상기 필드 산화물 및 공동 상에 도포되고,
    상기 제2 전기 절연층으로부터 공동내의 부분이 제거되어, 제2 전기 절연층이 공동의 에지를 따라서 제1 스트립으로서만 남으며,
    상기 도핑된 전기 전도성 실리콘층을 통과하는 홀 및 제1 절연층이 형성되어, 홀이 제1 스트립의 내부 에지로부터 임의의 거리에 위치되어 제2 스트립이 제1 스트립의 내부 및 일측면에 형성되는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  6. 제5항에 있어서, 상기 제2 전기 절연층의 도포는 하부 서브층을 먼저 도포하고 상부 서브층을 도포함으로써 행해져서, 적층된 제2 층이 얻어지는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  7. 제6항에 있어서, 상기 하부 서브층의 도포는 표면 상에 얇은 산화물층을 생성함으로써 행해지는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 상부 서브층의 도포는 표면 상에 질화물층을 도포함으로써 행해지는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 제2 도핑형 및 제1 도핑형의 도핑을 형성한 후, 특히 P- 및 N-도핑 후에, 어닐링 동작이 외인성 베이스를 형성하고 제2 도핑형 및 제1 도핑형의 도핑을 형성할 때 얻어지는 특히 P- 및 N-도핑으로 얻어지는 도핑 영역으로부터 내인성 에미터 및 내인성 베이스를 형성하기 위해, 전기 전도성 실리콘층으로부터 도펀트를 확산시키도록 행해지는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 제2 절연층을 생성할 때, 제2 절연층이 커패시터내의 유전체로서 사용되는 영역 상에 또한 도포되고, 이 영역은 기판의 제1 도핑형의 도핑 영역 상에 위치되는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  11. 제10항에 있어서, 상기 도핑된 전기 전도성 실리콘층을 생성할 때, 도핑된 전기 전도성 실리콘층은 유전체를 형성하기 위한 영역내의 제2 절연층을 덮도록 만들어져서, 도핑된 전기 전도성 실리콘층이 커패시터내의 상부 전극을 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  12. 제10항 또는 제11항에 있어서, 상기 제2 전기 절연층의 도포는 하부의 얇은 실리콘 산화물층을 먼저 도포하고 상부 실리콘 질화물층을 도포함으로써 행해지고, 하부 실리콘 산화물층은 커패시터의 매립 전극의 접촉 플러그를 형성하기 위한 영역내의 상부 실리콘 질화물층을 도포하기 전에 제거되는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.
  13. 기판의 제1 도핑형으로 도핑된 하부 도핑 영역의 표면 상에, 두꺼운 필드 산화물이 에미터 및 콜렉터용의 공동의 둘레의 가장자리로서 생성되고, 제1 도핑형의과 반대인 제2 도핑형의 도핑이 에미터 및 콜렉터용의 공동에 형성되며, 전기 전도성 접속부가 에미터 및 콜렉터용의 공동내에 제2 도핑형의 도핑을 가지는 영역 및 제1 도핑형으로 도핑된 하부 영역에 형성되는 바이폴라 측면 트랜지스터를 제조하는 방법에 있어서,
    상기 두꺼운 필드 산화물을 생성한 후 및 제2 도핑형의 도핑 전에, 전기 절연층이 두꺼운 필드 산화물 및 공동에 생성되고,
    상기 전기 절연층으로부터 부분들이 공동내에서 제거되어 공동의 영역내의 전기 절연층 만이 공동의 에지를 따르는 스트립으로서 남게 되며, 그 후 제2 도핑형의 도핑이 공동에 만들어지는 것을 특징으로 하는 바이폴라 측면 트랜지스터 제조 방법.
  14. 제13항에 있어서, 상기 공동의 제2 도핑형의 도핑은 전기 전도성 접속부의 외부로 도펀트를 확산시킴으로써 만들어지는 것을 특징으로 하는 바이폴라 측면 트랜지스터 제조 방법.
  15. 제13항 또는 제14항에 있어서, 상기 전기 절연층의 도포는 하부 서브층을 먼저 도포한 후 상부 서브층을 도포함으로써 만들어져서, 적층된 제2 층이 얻어지는 것을 특징으로 하는 바이폴라 측면 트랜지스터 제조 방법.
  16. 제15항에 있어서, 상기 하부 서브층의 도포는 표면 상에 얇은 실리콘 산화물층을 생성함으로써 만들어지는 것을 특징으로 하는 바이폴라 측면 트랜지스터 제조 방법.
  17. 제15항 또는 제16항에 있어서, 상기 상부 서브층의 도포는 표면 상에 실리콘 질화물층을 도포함으로써 만들어지는 것을 특징으로 하는 바이폴라 측면 트랜지스터 제조 방법.
  18. 기판의 표면에서,
    상기 기판의 제1 도핑형이고 제1 도핑 레벨로 도핑된 영역의 표면의 일부분 상에 배치되는 유전체층과,
    상기 커패시터내에 전극을 형성하기 위해 유전체층 상에 배치되는 전기 전도층과,
    상기 유전체층에 의해 덮여지지 않는 기판의 일부분의 표면으로부터 유전체층 아래의 영역으로의 전기 전도성 접속부를 포함하는 커패시터에 있어서,
    상기 유전체층은 제1 도핑 레벨보다 매우 높은 제2 도핑 레벨로 도핑된 매립된 제1 도핑형의 높게 도핑된 영역 상에 배치되고, 제1 도핑형의 높은 도핑을 가지고 제1 도핑 레벨보다 매우 높은 제3 도핑 레벨로 도핑된 접촉 플러그가 유전체층에 의해 덮여지지 않는 기판의 표면의 일부분으로부터 배치되는 것을 특징으로 하는 커패시터.
  19. 제18항에 있어서, 상기 제1 도핑형의 높은 도핑을 가지고 커패시터내에 하부 전극을 형성하기 위해 제3 도핑 레벨로 도핑되는 전극 플러그를 포함하고, 상기 전극 플러그는 유전체층의 아래의 측면으로부터 매립된 높게 도핑된 영역으로 연장하는 것을 특징으로 하는 커패시터.
  20. 제18항 또는 제19항에 있어서, 제1 도핑형이고 제1 도핑 레벨로 도핑되는 기판의 영역은 또한 전기 전도성 접속부가 배치되는 기판의 일부분의 표면을 포함하는 것을 특징으로 하는 커패시터.
  21. 제18항 또는 제20항에 있어서, 상기 유전체층은 실리콘 질화물층을 포함하는 것을 특징으로 하는 커패시터.
  22. 기판의 표면에,
    제1 도핑형이고 제1 도핑 레벨로 도핑되는 기판의 표면에서의 영역의 일부분 상에 유전체층이 도포되는 단계와,
    커패시터의 전극을 형성하도록 유전체층 상에 전기 전도성층이 도포되는 단계와,
    상기 유전체층에 의해 덮여지지 않는 기판의 영역의 일부분의 표면으로부터 유전체층 아래의 영역과의 전기 전도성 접속부가 배치되는 단계를 포함하는 커패시터 제조 방법에 있어서,
    상기 기판의 표면 상에 유전체층을 도포하기 전에, 상기 제1 레벨보다 매우 높은 제2 도핑 레벨로 도핑되고 제1 도핑형의 매립된 높게 도핑된 영역이 생성되고, 매립된 높게 도핑된 영역은 유전체층이 도포될 표면 아래 및 기판의 표면의 임의의 거리에 위치되며, 그후 상기 제1 레벨보다 매우 높은 제3 도핑 레벨로 도핑되고 제1 도핑형의 높은 도핑을 가지는 접촉 플러그가 유전체가 도포되지 않은 기판의 일부분의 표면으로부터 생성되는 것을 특징으로 하는 커패시터 제조 방법.
  23. 제22항에 있어서, 상기 유전체층을 도포하기 전에, 제3 레벨로 도핑되고 제1 도핑형의 높은 도핑을 가지는 전극 플러그가 커패시터의 하부 전극을 형성하기 위해 생성되고, 전극 플러그는 형성될 유전체층의 상부상의 기판의 일부분의 표면으로부터 매립된 높게 도핑된 영역으로 연장하는 것을 특징으로 하는 커패시터 제조 방법.
  24. 제22항에 있어서, 상기 유전체층을 도포할 때, 유전체층은 실리콘 질화물층으로 도포되는 것을 특징으로 하는 커패시터 제조 방법.
  25. 기판의 표면에 전기 절연층 특히 질화물층의 에지에 의해 제한되는 자유 영역을 생성하는 방법에 있어서,
    상기 자유 영역을 형성하기 위해 제1 영역 상 및 그 위의 표면에 재료층이 도포되는 단계와,
    상기 재료층 상에 제1 산화물층이 등각으로 도포되는 단계와,
    상기 제1 산화물층 및 재료층을 통해 기판의 표면까지 아래로 공동이 만들어지는 단계를 포함하고, 상기 공동은 제1 영역보다 다소 크고 수직 에지를 가져서 공동의 에지가 제1 영역의 인접 에지에 일정한 거리를 가지며,
    상기 산화물층과 다른 유형의 전기 절연층이 모든 표면 상에 등각으로 도포되는 단계와,
    상기 제1 산화물층과 상이한 에칭 특성을 가지는 제2 산화물층이 모든 전기 절연층 상에 등각으로 도포되는 단계와,
    모든 평평한 수직 표면에서만 제2 산화물층을 제거하기 위해 제1 이방성 에칭이 행해져서, 전기 절연층이 이들 표면 상에 노출되고 제2 산화물층의 사이드 스트링이 수직 표면 상에 남는 단계와,
    상기 제2 산화물층에 의해 덮여지지 않은 표면 상에서만 전기 절연층을 제거하기 위해 제2 에칭이 행해져서, 전기 절연층이 평평한 수평 표면상에서만 전기 절연층이 제거되는 단계와,
    상기 제2 산화물층이 상기 제1 산화물층의 자유 표면 부분을 손상시킴 없이 제2 층의 나머지 부분만을 제거하기 위해 제1 산화물층의 에칭 특성과 상이한 에칭 특성을 가지는 사실을 사용하여 제3 에칭이 행해져서, 전기 절연층의 부분이 제1 영역을 둘러싸는 제1 산화물층 및 재료층의 수직 에지 표면 상에만 남는 단계를 포함하는 것을 특징으로 하는 자유 영역 생성 방법.
  26. 제25항에 있어서, 상기 재료층은 적어도 상기 제1 영역에 근접한 부분에서 기판의 표면과 전기 접촉하고 있는 전기 전도성 재료층을 포함하는 것을 특징으로 하는 자유 영역 생성 방법.
  27. 제26항에 있어서, 상기 전기 전도성 재료층은 수직 에지에서 재료층의 두께를 모두 형성하는 것을 특징으로 하는 자유 영역 생성 방법.
  28. 자유 영역의 에지에 수직 부분을 가지는 기판의 표면에 자유 영역을 생성하는 방법에 있어서,
    상기 기판의 표면 상에 제1 전기 절연층이 등각으로 도포되고, 상기 제1 층 상에 등각으로 제2 전기 절연층이 도포되며, 상기 층들의 재료는 상이한 에칭 특성을 가지도록 선택된 후, 수직 표면 부분을 제외하고 제2 및 제1 층을 제거하며 이들 부분 상에서 제1 층을 제거하기 위해 선택적인 에칭이 행해지는 것을 특징으로 하는 자유 영역 생성 방법.
  29. 제28항에 있어서, 제1 에칭은 2 단계로 행해지고, 제1 서브 단계에서는 상기 제2 전기 절연층이 수평 표면 부분에서만 제거되고, 제2 서브 단계에서는 상기 제1 전기 절연층이 수평 표면 부분에서만 제거되는 것을 특징으로 하는 자유 영역 생성 방법.
  30. 도핑된 기판의 표면에서 능동 영역에서의 사이드 스트링 구조에 있어서,
    상기 능동 영역에서 경계 영역과 접촉하여 배치된 전기 전도성 실리콘 재료와 전기 전도성 실리콘 재료의 수직 표면 부분 상에만 등각으로 배치되는 전기 절연층을 포함하고, 그것에 의해 상기 전기 절연층이 어디에서나 동일한 두께를 가지는 것을 특징으로 하는 사이드 스트링 구조.
  31. 제30항에 있어서, 상기 전기 전도성 실리콘 재료의 전체 표면에 및 상기 전기 절연층 아래에 배치되는 전기 절연성 산화물층을 포함하는 것을 특징으로 하는 사이드 스트링 구조.
  32. 제30항 또는 제31항에 있어서, 상기 전기 절연층은 실리콘 질화물층인 것을 특징으로 하는 사이드 스트링 구조.
  33. 기판의 표면에, 전기 전도성 실리콘층이 상기 표면에서 도핑된 영역과 전기 접촉하기 위해 표면의 상부에 도포된 후, 전기 절연성층이 상기 전도성 실리콘층의 상부 바로 위에 도포된 후, 부가적인 전기 전도층이 상기 절연층의 상부 바로 위에 도포된 후, 전기 접촉부가 이후에 도포되는 전기 전도성 금속층으로부터 얻어지도록 상기 전기 절연층이 부가적인 전기 전도층에 의해 덮여지지 않은 영역내에서 제거되는 트랜지스터 제조 방법에 있어서,
    상기 전기 절연층은 선택된 영역내에서만 제거되고, 적어도 하나의 선택된 영역은 상기 부가적인 전기 전도층에 의해 덮여지지 않은 영역보다 작은 것을 특징으로 하는 트랜지스터 제조 방법.
  34. 제33항에 있어서, 공동이 석판 인쇄술로 형성된 생성할 때 제거하는 마스크가 도포되어, 마스크의 나머지 부분이 앞서 도포된 절연층 및 영역의 선택된 영역을 덮고, 전기 전도성 금속층의 이후의 도포시에 실리콘 화합물화가 방지되어, 제거 후에 이들 영역이 전기 절연층에 의해 덮여지는 것을 특징으로 하는 트랜지스터 제조 방법.
  35. 기판의 표면에, 제1 도핑형으로 도핑되고 기판의 표면층에 위치되는 제1 영역 및 제1 영역 바로 아래 및 기판내에 위치되고 제1 도핑형으로 높게 도핑되는 제1 매립 영역 상에 제조되는 것으로 생성되는 소자를 포함하고, 상기 제1 도핑형과 반대인 제2 도핑형으로 도핑되고 기판의 표면층의 소자들 사이에 배치되는 제2 영역, 제2 영역 바로 아래에 위치되고 기판에 제2 영역의 전기 접속부를 형성하는 제2 도핑형으로 도핑되는 제2 매립 영역을 포함하는 집적 회로에 있어서,
    상기 기판의 표면층의 제2 영역의 상부에 전기 전도층이 배치되어 전기 접지에 접속되는 것을 특징으로 하는 집적 회로.
  36. 제35항에 있어서, 표면에서 상기 제2 영역은 서로로부터 소자들의 능동 영역을 절연시키는 두꺼운 필드 산화물층 및 필드 산화물층내에 홀을 가지고, 상기 전기 전도층이 배치되는 것을 특징으로 하는 집적 회로.
  37. 제35항 또는 제36항에 있어서, 상기 제2 영역내의 전기 전도층 바로 아래에 위치되어 전기 전도층 및 제2 영역 사이의 전기 저항을 감소시키기 위해 전기 전도층의 외부로 확산되는 도펀트를 포함하는 향상된 도핑 영역을 포함하는 것을 특징으로 하는 집적 회로.
  38. 제35항 또는 제36항에 있어서, 표면으로부터 연장하여 상기 제2 영역 바로 아래에 위치되는 제2 매립 영역 아래의 기판에서 종결하는 제2 영역내의 깊은 홀을 포함하고, 전기 전도성 재료 특히 금속으로 충전되는 별개의 기판 접속부를 포함하는 것을 특징으로 하는 집적 회로.
  39. 기판의 표면에 소자들을 포함하는 집적 회로를 제조하는 방법으로서, 소자들이 제조되고 제1 도핑형으로 도핑되며 기판의 표면층내에 위치되는 제1 영역이 생성되고 제1 도핑형으로 높게 도핑되는 제1 매립 영역이 형성되는 단계와, 상기 제1 영역 사이에 위치되고 상기 제1 도핑형과 반대인 제2 도핑형으로 도핑되는 제2 영역이 기판의 표면층에 생성되며 제2 도핑형으로 도핑되고 상기 제2 영역에 제2 매립 영역 아래의 기판을 전기 접속하기 위해 제2 영역 바로 아래에 각각 위치되는 제2 매립 영역이 생성되며, 그것에 의해 소자들을 측면 방향으로 전기 절연시키는 단계를 포함하는 집적 회로 제조 방법에 있어서,
    상기 제2 도핑 영역을 생성한 후에, 전기 전도층이 표면에 도포되어 전기 접지에 접속되는 것을 특징으로 하는 집적 회로 제조 방법.
  40. 제39항에 있어서, 상기 제2 영역을 생성하기 전에, 두꺼운 필드 산화물층이 서로로부터 소자들의 능동 영역을 절연시키기 위해 생성되고, 상기 필드 산화물층내에 홀이 생성되어 홀내에 전기 전도층이 도포되는 것을 특징으로 하는 집적 회로 제조 방법.
  41. 제39항 또는 제40항에 있어서, 상기 전기 전도층은 제2 도핑형의 도핑을 가지는 높게 도핑된 층이고, 이 층은 도펀트를 전기 전도층 및 제2 영역 사이의 전기 저항을 감소시키기 위해 제2 영역으로 확산시키는 어닐링 동작에 영향을 받는 것을 특징으로 하는 집적 회로 제조 방법.
  42. 제39항 또는 제40항에 있어서, 별개의 기판 접속부가 제2 영역에 생성되고, 상기 표면으로부터 연장하여 상기 제2 영역 바로 아래에 위치되는 제2 매립 영역 아래의 기판에서 종결하는 깊은 홀이 형성되며, 상기 깊은 홀은 전기 전도성 재료 특히 금속으로 충전되는 것을 특징으로 하는 집적 회로 제조 방법.
  43. 기판의 표면에 배치되고 깊은 홀이 생성되어 전기 전도성 재료 특히 금속으로 충전되는 반도체 소자용 기판 접속부를 제조하는 방법에 있어서,
    전기 전도성 재료로 충전하기 전에, 전기 전도성 재료 및 기판 사이의 저항을 감소시키기 위해 깊은 홀의 하부에만 도핑이 행해지는 것을 특징으로 하는 반도체 소자용 기판 접속부 제조 방법.
  44. 제43항에 있어서, 상기 도핑은 주입에 의해 행해진 후, 주입된 원자가 확산시키기 위해 어닐링 동작이 행해지는 것을 특징으로 하는 반도체 소자용 기판 접속부 제조 방법.
  45. 제44항에 있어서, 주입시에 붕소 원자가 주입되는 것을 특징으로 하는 반도체 소자용 기판 접속부 제조 방법.
  46. 제43항 내지 제45항에 있어서, 도핑한 후에, 티타늄을 포함하는 적어도 하나의 얇은 층이 상기 깊은 홀의 벽 및 하부에 도포되는 것을 특징으로 하는 반도체 소자용 기판 접속부 제조 방법.
  47. 제46항에 있어서, 적어도 하나의 얇은 층을 도포한 후에, 적어도 하나의 얇은 층 및 기판 사이의 경계 표면에 실리콘 화합물을 형성하기 위해 어닐링 동작이 행해지는 것을 특징으로 하는 반도체 소자용 기판 접속부 제조 방법.
  48. 제46항 또는 제47항에 있어서, 상기 적어도 하나의 얇은 층은 티타늄만의 층으로 형성되고 그 상부에 티타늄 질화물의 얇은 층이 형성되는 것을 특징으로 하는 반도체 소자용 기판 접속부 제조 방법.
  49. 기판의 표면에 배치되어 전기 전도성 재료 특히 금속으로 충전되는 기판의 깊은 홀을 포함하는 반도체 소자용 기판 접속부에 있어서,
    상기 전기 전도성 재료 및 기판 사이의 저항을 감소시키기 위해 깊은 홀의 하부에서만 기판에 배치되는 도핑을 포함하는 것을 특징으로 하는 반도체 소자용 기판 접속부.
  50. 제49항에 있어서, 상기 도핑은 주입된 붕소 원자를 포함하는 것을 특징으로 한느 반도체 소자용 기판 접속부.
  51. 제49항 또는 제50항에 있어서, 상기 기판 및 전기 전도성 재료 사이의 깊은 홀의 벽 및 하부 상에 티타늄을 포함하는 적어도 하나의 얇은 층을 포함하는 것을 특징으로 하는 반도체 소자용 기판 접속부.
  52. 제51항에 있어서, 상기 적어도 하나의 얇은 층은 적어도 하나의 얇은 층 및 기판 사이의 경계 표면에 형성되는 실리콘 화합물을 포함하는 것을 특징으로 하는 반도체 소자용 기판 접속부.
  53. 반도체 기판의 표면에 형성되고, 적어도 부분적으로 바이폴라 장치의 표면에 위치되는 능동 영역을 둘러싸고 전기 절연성 또는 전기 반절연성 재료로 충전되는 전기 절연성 트렌치를 포함하는 바이폴라 장치에 있어서,
    상기 전기 절연성 또는 전기 반절연성 재료는 트렌치의 벽에 산화물층 및 그 위에 질화물층을 포함하고, 트렌치의 주요 부분은 균일하거나 균질한 전기 절연성 또는 전기 반절연성 재료로 충전되는 것을 특징으로 하는 바이폴라 장치.
  54. 제53항에 있어서, 상기 균일하거나 균질한 전기 절연성 재료 또는 전기 반절연성 재료는 도핑되지 않은 실리콘, 바람직하게는 미정질 실리콘을 포함하는 것을 특징으로 하는 바이폴라 장치.
  55. 제53항 또는 제54항에 있어서, 상기 균일하거나 균질한 전기 절연성 재료 또는 전기 반절연성 재료는 전기 반절연성 재료이고, 전기 반절연성 재료 및 질화물층 사이에 다른 산화물층이 제공되는 것을 특징으로 하는 바이폴라 장치.
  56. 제53항 내지 제55항 중 어느 한 항에 있어서, 상기 균일하거나 균질한 전기 절연성 재료 또는 전기 반절연성 재료는 실리콘 산화물을 포함하는 것을 특징으로 하는 바이폴라 장치.
  57. 반도체 플레이트의 표면에 바이폴라 장치를 제조하는 방법으로서, 상기 장치의 표면에 위치되는 능동 영역을 적어도 부분적으로 둘러싸는 전기 절연성 트렌치를 생성하는 단계와, 상기 트렌치를 전기 절연성 또는 전기 반절연성 재료로 충전시키는 단계를 포함하는 바이폴라 장치 제조 방법에 있어서,
    상기 트렌치의 충전은
    상기 트렌치의 벽에 산화물층을 도포하는 단계와,
    상기 산화물층에 질화물층을 도포하는 단계와,
    상기 트렌치의 나머지 주요 부분을 균일하거나 균질한 전기 절연성 재료 또는 전기 반절연성 재료로 충전시키는 단계를 포함하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  58. 제57항에 있어서, 상기 균일하거나 균질한 전기 절연성 재료 또는 전기 반절연성 재료로 충전할 때, 도핑되지 않은 실리콘, 바람직하게는 미정질 실리콘이 사용되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  59. 제57항 또는 제58항에 있어서, 상기 균일하거나 균질한 전기 절연성 재료 또는 전기 반절연성 재료로 충전할 때, 전기 반절연성 재료가 사용되고, 상기 전기 반절연성 재료로 충전하기 전에 산화물층이 상기 질화물층의 상부에 도포되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  60. 제57항 내지 제59항 중 어느 한 항에 있어서, 상기 트렌치의 나머지 주요 부분을 충전할 때, 실리콘 산화물이 균일하거나 균질한 전기 절연성 재료로서 사용되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
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