CN108054205B - 射频三极管及其制作方法 - Google Patents
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Abstract
本发明涉及一种射频三极管及其制作方法。所述制作方法包括：提供硅衬底，在所述硅衬底上形成N型外延层、二氧化硅层以及具有尖角的场氧化层；在所述N型外延层表面再次形成另一二氧化硅层，所述另一二氧化硅层连接于所述N型外延层两端的场氧化层之间；进行第一次P型离子注入，从而在所述另一二氧化硅层下方的N型外延层表面形成第一P型低掺杂区；进行第二次P型离子注入，从而将所述第一P型低掺杂区的中央区域及下方的N型外延层表面形成第二P型低掺杂区；进行第三次P型离子注入，从而在所述第二P型低掺杂区表面形成P型高掺杂区；进一步形成介质层、第一通孔、N型区域、第二通孔、第一金属部及第二金属部。
Description
【技术领域】
本发明涉及半导体制造工艺技术领域，特别地，涉及一种射频三极管及其制作方法。
【背景技术】
现有射频三极管在形成场区氧化层的过程中，在场氧化层的尖角处，常会有部分缺陷产生。这些缺陷是由于氮化硅层在刻蚀过程中，以及后续场氧化层的氧化过程中产生的。这些缺陷会造成此处位置的相关PN结的击穿电压出现不稳定的现象。P-区(P型低掺杂区)注入时，需要做一层光刻，目的是为了使得P-区远离场氧化层的尖角处，避免场氧化层的尖角处的缺陷，这样就多了一层光刻，成本比较高。另外，因为击穿处得曲率是直角，击穿电压容易受到不良影响。此外，因为此处缺陷的存在，所以P-区需要尽量远离场氧化层的尖角处，这样一来，就浪费了一部分芯片面积。并且，这个距离的远近不太容易把握。如果距离太小，则P-与N型外延的击穿受到影响的可能性很大；如果距离太大，则芯片面积浪费情况严重。
【发明内容】
针对现有射频三极管的制造工艺流程和器件结构的问题，本发明提出一种新的射频三极管及其制作方法，解决上述至少一个技术问题，并且不增加过多的制造成本。
一种射频三极管的制作方法，其包括以下步骤：
提供硅衬底，在所述硅衬底上形成N型外延层；
在所述N型外延层上依序形成二氧化硅层及氮化硅层；
对所述氮化硅层进行光刻与刻蚀，去除两端的部分氮化层从而形成开口区域；
对所述开口区域及邻近所述开口区域的部分二氧化硅层进行场氧化层的生长，从而在所述氮化硅层两端与所述N型外延层之间形成具有尖角的场氧化层，所述场氧化层的尖角对应另一部分的所述二氧化硅层，所述N型外延层包括邻近所述场氧化层的拐角；
去除所述氮化硅层及所述二氧化硅层；
在所述N型外延层表面再次形成另一二氧化硅层，所述另一二氧化硅层连接于所述N型外延层两端的场氧化层之间；
进行第一次P型离子注入，从而在所述另一二氧化硅层下方的N型外延层表面形成第一P型低掺杂区；
进行第二次P型离子注入，从而将所述第一P型低掺杂区的中央区域及下方的N型外延层表面形成第二P型低掺杂区，所述两端的部分第一P型低掺杂区被保留；
进行第三次P型离子注入，从而在所述第二P型低掺杂区表面形成P型高掺杂区；
在所述场氧化层上、所述另一二氧化硅层上形成介质层；
对所述介质层进行第一次光刻与刻蚀，从而形成贯穿所述介质层并对应所述第二P型低掺杂区的第一通孔；
在所述第一通孔处的另一二氧化硅层上及邻近所述第一通孔的部分介质层上形成多晶硅，对所述多晶硅进行N型离子注入；
对所述多晶硅进行快速热退火，从而在所述第一通孔处的第二P型低掺杂区表面形成N型区域；
对所述介质层进行第二次光刻与刻蚀，从而形成贯穿所述介质层且对应所述P型高掺杂区的第二通孔；
在所述多晶硅上及邻近所述多晶硅的部分介质层上形成第一金属部以及在所述第二通孔及邻近所述第二通孔的介质层上形成第二金属部。
在一种实施方式中，所述场氧化层的生长温度在700摄氏度至1200摄氏度的范围内，生长厚度是0.4um至2um的范围内。
在一种实施方式中，去除所述氮化硅层及所述二氧化硅层的步骤包括：先采用热的浓磷酸去除掉所述氮化硅层；及再采用氢氟酸溶液去除所述二氧化硅层。
在一种实施方式中，去除部分所述场氧化层的步骤包括：采用氢氟酸溶液去除部分所述场氧化层。
在一种实施方式中，所述另一二氧化硅层的厚度在0.02um至0.1um的范围内，所述介质层包括二氧化硅，所述第一金属部与第二金属部的厚度在0.1um至2um的范围内，材料包括铝硅铜合金。
在一种实施方式中，所述第一次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的12次方到每平方厘米1的13次方的范围内，注入能量在20KEV至200KEV的范围内。
在一种实施方式中，所述第二次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的13次方到每平方厘米1的14次方的范围内，注入能量在20KEV至200KEV的范围内，所述第一P型低掺杂区距离所述场氧化层尖角处的距离小于0.2um。
在一种实施方式中，所述第三次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的14次方到每平方厘米1的16次方的范围内，注入能量在20KEV至200KEV的范围内。
在一种实施方式中，所述多晶硅的形成温度在400摄氏度至1000摄氏度的范围内，所述多晶硅的厚度在0.02um至2um的范围内；对所述多晶硅进行N型离子注入步骤中，注入离子包括As，注入剂量在每平方厘米1的15次方到每平方厘米5的16次方的范围内，注入能量在20KEV至200KEV的范围内。
一种射频三极管，其包括硅衬底、形成于所述硅衬底上的N型外延层、形成于所述N型外延层表面的两个第一P型低掺杂区、形成于所述两个P型低掺杂区之间的第二P型低掺杂区、形成于所述第一P型低掺杂区两侧的所述N型外延层上且具有尖角的场氧化层、形成于所述第一及第二P型低掺杂区表面且连接于所述两端的场氧化层之间的二氧化硅层、形成于所述第二P型低掺杂区邻近所述二氧化硅层一侧的表面的P型区域及N型区域、形成于所述场氧化层上、所述二氧化硅层上的介质层、贯穿所述介质层且对应所述N型区域的第一通孔及对应所述P型区域的第二通孔、位于所述第一通孔中及邻近所述第一通孔的介质层上的多晶硅、形成于所述多晶硅上及邻近所述多晶硅的部分介质层上的第一金属部及形成于所述第二通孔中及邻近所述第二通孔的部分介质层上的第二金属部。
相较于现有技术，本发明射频三极管及其制作方法中，在制作第二P型低掺杂区的时候，先不用掩模板，进行一次低能量的“P--”注入，所述P—注入采用普注方式即可，成本较低，然后再采用第二P型低掺杂区的掩膜进行稍高一点能量、稍高一点剂量的“P-”注入，这样一来，可以将原来的N型区域/第二P型低掺杂区(靠近硅片表面击穿)变成非表面击穿，使得器件的击穿不受表面缺陷的影响，另外由于第一P型低掺杂区与N型区域之间的PN结的击穿电压要高于第二P型低掺杂区与N型区域之间的PN结，所以这就进一步改善了器件的集电结的击穿电压稳定性。此外，第二P型低掺杂区就可以靠近场区氧化层尖角处，节约了芯片的面积。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明射频三极管的制作方法的流程图。
图2-图16为图1所示射频三极管的制作方法的各步骤的结构示意图。
主要元件符号说明
第一P型低掺杂区：P--区
第二P型低掺杂区：P-区
P型高掺杂区：P+区
N型区域：N+区
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1-图16，图1为本发明射频三极管的制作方法的流程图，图2-图16为图1所示射频三极管的制作方法的各步骤的结构示意图。所述射频三极管的制作方法包括以下步骤。
步骤S1，请参阅图2，提供硅衬底，在所述硅衬底上形成N型外延层。
步骤S2，请参阅图3，在所述N型外延层上依序形成二氧化硅层及氮化硅层。
步骤S3，请参阅图4，对所述氮化硅层进行光刻与刻蚀，去除两端的部分氮化层从而形成开口区域。
步骤S4，请参阅图5，对所述开口区域及邻近所述开口区域的部分二氧化硅层进行场氧化层的生长，从而在所述氮化硅层两端与所述N型外延层之间形成具有尖角的场氧化层，所述场氧化层的尖角对应另一部分的所述二氧化硅层，所述N型外延层包括邻近所述场氧化层的拐角。其中，所述场氧化层的生长温度在700摄氏度至1200摄氏度的范围内，生长厚度是0.4um至2um的范围内。
步骤S5，请参阅图6，去除所述氮化硅层及所述二氧化硅层。所述步骤S5包括：先采用热的浓磷酸去除掉所述氮化硅层；及在采用氢氟酸溶液去除所述二氧化硅层。
步骤S6，请参阅图7，在所述N型外延层表面再次形成另一二氧化硅层，所述另一二氧化硅层连接于所述N型外延层两端的场氧化层之间。
步骤S7，请参阅图8，进行第一次P型离子注入，从而在所述另一二氧化硅层下方的N型外延层表面形成第一P型低掺杂区(即P--区)。所述第一P型低掺杂区紧挨着所述场氧化层尖角处。所述另一二氧化硅层的厚度在0.02um至0.1um的范围内。所述第一次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的12次方到每平方厘米1的13次方的范围内，注入能量在20KEV至200KEV的范围内。
步骤S8，请参阅图9，进行第二次P型离子注入，从而将所述第一P型低掺杂区的中央区域及下方的N型外延层表面形成第二P型低掺杂区(即P-区)，所述两端的部分第一P型低掺杂区被保留。所述第二次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的13次方到每平方厘米1的14次方的范围内，注入能量在20KEV至200KEV的范围内。其中，所述第二P型低掺杂区距离所述场氧化层尖角处的距离(相当于所述第一P型低掺杂区的宽度)可以小于0.2um。
步骤S9，请参阅图10，进行第三次P型离子注入，从而在所述第二P型低掺杂区表面形成P型高掺杂区(即P+区)。所述第三次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的14次方到每平方厘米1的16次方的范围内，注入能量在20KEV至200KEV的范围内。
步骤S10，请参阅图11，在所述场氧化层上、所述另一二氧化硅层上形成介质层。所述介质层包括二氧化硅。
步骤S11，请参阅图12，对所述介质层进行第一次光刻与刻蚀，从而形成贯穿所述介质层并对应所述第二P型低掺杂区的第一通孔。
步骤S12，请参阅图13，在所述第一通孔处的另一二氧化硅层上及邻近所述第一通孔的部分介质层上形成多晶硅，对所述多晶硅进行N型离子注入。其中，所述多晶硅的形成温度在400摄氏度至1000摄氏度的范围内；对所述多晶硅进行N型离子注入步骤中，注入离子包括As，注入剂量在每平方厘米1的15次方到每平方厘米5的16次方的范围内，注入能量在20KEV至200KEV的范围内。
步骤S13，请参阅图14，对所述多晶硅进行快速热退火，从而在所述第一通孔处的第二P型低掺杂区表面形成N型区域(即N+区)。所述N型区域可以为N型高掺杂区。
步骤S14，请参阅图15，对所述介质层进行第二次光刻与刻蚀，从而形成贯穿所述介质层且对应所述P型高掺杂区的第二通孔。
步骤S15，请参阅图16，在所述多晶硅上及邻近所述多晶硅的部分介质层上形成第一金属部以及在所述第二通孔及邻近所述第二通孔的介质层上形成第二金属部。其中，所述第一金属部与第二金属部的厚度在0.1um至2um的范围内，材料包括铝硅铜合金，且所述第一金属部与第二金属部可以在同一道光刻与刻蚀制程中形成。
其中，如图16所示，所述射频三极管包括硅衬底、形成于所述硅衬底上的N型外延层、形成于所述N型外延层表面的两个第一P型低掺杂区、形成于所述两个P型低掺杂区之间的第二P型低掺杂区、形成于所述第一P型低掺杂区两侧的所述N型外延层上且具有尖角的场氧化层、形成于所述第一及第二P型低掺杂区表面且连接于所述两端的场氧化层之间的二氧化硅层、形成于所述第二P型低掺杂区邻近所述二氧化硅层一侧的表面的P型区域及N型区域、形成于所述场氧化层上、所述二氧化硅层上的介质层、贯穿所述介质层且对应所述N型区域的第一通孔及对应所述P型区域的第二通孔、位于所述第一通孔中及邻近所述第一通孔的介质层上的多晶硅、形成于所述多晶硅上及邻近所述多晶硅的部分介质层上的第一金属部及形成于所述第二通孔中及邻近所述第二通孔的部分介质层上的第二金属部。
相较于现有技术，本发明射频三极管及其制作方法中，在制作第二P型低掺杂区的时候，先不用掩模板，进行一次低能量的“P--”注入，所述P—注入采用普注方式即可，成本较低，然后再采用第二P型低掺杂区的掩膜进行稍高一点能量、稍高一点剂量的“P-”注入，这样一来，可以将原来的N型区域/第二P型低掺杂区(靠近硅片表面击穿)变成非表面击穿，使得器件的击穿不受表面缺陷的影响，另外由于第一P型低掺杂区与N型区域之间的PN结的击穿电压要高于第二P型低掺杂区与N型区域之间的PN结，所以这就进一步改善了器件的集电结的击穿电压稳定性。
此外，所述第二P型低掺杂区就可以靠近场区氧化层尖角处，节约了芯片的面积。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种射频三极管的制作方法，其特征在于，所述制作方法包括以下步骤：
提供硅衬底，在所述硅衬底上形成N型外延层；
在所述N型外延层上依序形成二氧化硅层及氮化硅层；
对所述氮化硅层进行光刻与刻蚀，去除两端的部分氮化层从而形成开口区域；
对所述开口区域及邻近所述开口区域的部分二氧化硅层进行场氧化层的生长，从而在所述氮化硅层两端与所述N型外延层之间形成具有尖角的场氧化层，所述场氧化层的尖角对应另一部分的所述二氧化硅层，所述N型外延层包括邻近所述场氧化层的拐角；
去除所述氮化硅层及所述二氧化硅层；
在所述N型外延层表面再次形成另一二氧化硅层，所述另一二氧化硅层连接于所述N型外延层两端的场氧化层之间；
进行第一次P型离子注入，从而在所述另一二氧化硅层下方的N型外延层表面形成第一Ｐ型低掺杂区；
进行第二次P型离子注入，从而将所述第一P型低掺杂区的中央区域及下方的N型外延层表面形成第二P型低掺杂区，所述两端的部分第一P型低掺杂区被保留；
进行第三次P型离子注入，从而在所述第二P型低掺杂区表面形成P型高掺杂区；
在所述场氧化层上、所述另一二氧化硅层上形成介质层；
对所述介质层进行第一次光刻与刻蚀，从而形成贯穿所述介质层并对应所述第二P型低掺杂区的第一通孔；
在所述第一通孔处的另一二氧化硅层上及邻近所述第一通孔的部分介质层上形成多晶硅，对所述多晶硅进行N型离子注入；
对所述多晶硅进行快速热退火，从而在所述第一通孔处的第二P型低掺杂区表面形成N型区域；
对所述介质层进行第二次光刻与刻蚀，从而形成贯穿所述介质层且对应所述P型高掺杂区的第二通孔；
在所述多晶硅上及邻近所述多晶硅的部分介质层上形成第一金属部以及在所述第二通孔及邻近所述第二通孔的介质层上形成第二金属部；
所述第一P型低掺杂区的掺杂浓度小于第二P型低掺杂区的掺杂浓度。
2.如权利要求1所述的射频三极管的制作方法，其特征在于：所述场氧化层的生长温度在700摄氏度至1200摄氏度的范围内，生长厚度是0.4μm至2μm的范围内。
3.如权利要求1所述的射频三极管的制作方法，其特征在于：去除所述氮化硅层及所述二氧化硅层的步骤包括：先采用热的浓磷酸去除掉所述氮化硅层；及再采用氢氟酸溶液去除所述二氧化硅层。
4.如权利要求1所述的射频三极管的制作方法，其特征在于：去除部分所述场氧化层的步骤包括：采用氢氟酸溶液去除部分所述场氧化层。
5.如权利要求1所述的射频三极管的制作方法，其特征在于：所述另一二氧化硅层的厚度在0.02μm至0.1μm的范围内，所述介质层包括二氧化硅，所述第一金属部与第二金属部的厚度在0.1μmm至2μm的范围内，材料包括铝硅铜合金。
6.如权利要求1所述的射频三极管的制作方法，其特征在于：所述第一次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的12次方到每平方厘米1的13次方的范围内，注入能量在20KEV至200KEV的范围内。
7.如权利要求1所述的射频三极管的制作方法，其特征在于：所述第二次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的13次方到每平方厘米1的14次方的范围内，注入能量在20KEV至200KEV的范围内，所述第一P型低掺杂区距离所述场氧化层尖角处的距离小于0.2μm。
8.如权利要求1所述的射频三极管的制作方法，其特征在于：所述第三次P型离子注入中，注入离子包括B或者BF2，注入剂量在每平方厘米1的14次方到每平方厘米1的16次方的范围内，注入能量在20KEV至200KEV的范围内。
9.如权利要求1所述的射频三极管的制作方法，其特征在于：所述多晶硅的形成温度在400摄氏度至1000摄氏度的范围内，所述多晶硅的厚度在0.02μm至2μm的范围内；对所述多晶硅进行N型离子注入步骤中，注入离子包括As，注入剂量在每平方厘米1的15次方到每平方厘米5的16次方的范围内，注入能量在20KEV至200KEV的范围内。
10.一种射频三极管，其特征在于，所述射频三极管包括硅衬底、形成于所述硅衬底上的N型外延层、形成于所述N型外延层表面的两个第一P型低掺杂区、形成于所述两个第一P型低掺杂区之间的第二P型低掺杂区、形成于所述第一P型低掺杂区两侧的所述N型外延层上且具有尖角的场氧化层、形成于所述第一及第二P型低掺杂区表面且连接于所述两侧的场氧化层之间的二氧化硅层、形成于所述第二P型低掺杂区邻近所述二氧化硅层一侧的表面的P型区域及N型区域、形成于所述场氧化层上、所述二氧化硅层上的介质层、贯穿所述介质层且对应所述N型区域的第一通孔及对应所述P型区域的第二通孔、位于所述第一通孔中及邻近所述第一通孔的介质层上的多晶硅、形成于所述多晶硅上及邻近所述多晶硅的部分介质层上的第一金属部及形成于所述第二通孔中及邻近所述第二通孔的部分介质层上的第二金属部；所述第一P型低掺杂区的掺杂浓度小于第二P型低掺杂区的掺杂浓度。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766295A1 (en) * | 1995-09-29 | 1997-04-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for forming a high frequency bipolar transistor structure comprising an oblique implantation step |
| CN1263637A (zh) * | 1997-07-11 | 2000-08-16 | 艾利森电话股份有限公司 | 制作用于射频的集成电路器件的工艺 |
| CN1542928A (zh) * | 2003-04-30 | 2004-11-03 | 上海贝岭股份有限公司 | 一种半导体晶体管的制造方法及其产品 |
| CN104637810A (zh) * | 2013-11-14 | 2015-05-20 | 北大方正集团有限公司 | 晶体管发射区的制造方法 |
| CN104637811A (zh) * | 2013-11-14 | 2015-05-20 | 北大方正集团有限公司 | 晶体管制造方法和晶体管 |
| US20160190292A1 (en) * | 2014-06-10 | 2016-06-30 | Globalfoundries Inc. | Bipolar transistor with extrinsic base region and methods of fabrication |
| CN105990135A (zh) * | 2015-02-05 | 2016-10-05 | 北大方正集团有限公司 | 多晶硅发射极晶体管制造方法 |
| CN106486534A (zh) * | 2015-08-28 | 2017-03-08 | 北大方正集团有限公司 | 一种射频三极管的制备方法及射频三极管 |
| CN106486359A (zh) * | 2015-08-28 | 2017-03-08 | 北大方正集团有限公司 | 一种射频三极管的制作方法及射频三极管 |
-
2017
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766295A1 (en) * | 1995-09-29 | 1997-04-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for forming a high frequency bipolar transistor structure comprising an oblique implantation step |
| CN1263637A (zh) * | 1997-07-11 | 2000-08-16 | 艾利森电话股份有限公司 | 制作用于射频的集成电路器件的工艺 |
| CN1542928A (zh) * | 2003-04-30 | 2004-11-03 | 上海贝岭股份有限公司 | 一种半导体晶体管的制造方法及其产品 |
| CN104637810A (zh) * | 2013-11-14 | 2015-05-20 | 北大方正集团有限公司 | 晶体管发射区的制造方法 |
| CN104637811A (zh) * | 2013-11-14 | 2015-05-20 | 北大方正集团有限公司 | 晶体管制造方法和晶体管 |
| US20160190292A1 (en) * | 2014-06-10 | 2016-06-30 | Globalfoundries Inc. | Bipolar transistor with extrinsic base region and methods of fabrication |
| CN105990135A (zh) * | 2015-02-05 | 2016-10-05 | 北大方正集团有限公司 | 多晶硅发射极晶体管制造方法 |
| CN106486534A (zh) * | 2015-08-28 | 2017-03-08 | 北大方正集团有限公司 | 一种射频三极管的制备方法及射频三极管 |
| CN106486359A (zh) * | 2015-08-28 | 2017-03-08 | 北大方正集团有限公司 | 一种射频三极管的制作方法及射频三极管 |
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