KR940002404B1 - Gldd 모스패트 제조방법 - Google Patents

Gldd 모스패트 제조방법 Download PDF

Info

Publication number
KR940002404B1
KR940002404B1 KR1019910009735A KR910009735A KR940002404B1 KR 940002404 B1 KR940002404 B1 KR 940002404B1 KR 1019910009735 A KR1019910009735 A KR 1019910009735A KR 910009735 A KR910009735 A KR 910009735A KR 940002404 B1 KR940002404 B1 KR 940002404B1
Authority
KR
South Korea
Prior art keywords
polysilicon
region
gate
mosfet
gldd
Prior art date
Application number
KR1019910009735A
Other languages
English (en)
Other versions
KR930001485A (ko
Inventor
권호엽
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR1019910009735A priority Critical patent/KR940002404B1/ko
Priority to JP17365592A priority patent/JP3194162B2/ja
Priority to DE4219342A priority patent/DE4219342A1/de
Publication of KR930001485A publication Critical patent/KR930001485A/ko
Priority to US08/206,208 priority patent/US5424234A/en
Application granted granted Critical
Publication of KR940002404B1 publication Critical patent/KR940002404B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

내용 없음.

Description

GLDD 모스패트 제조방법
제 1 도는 종래의 LDD 모스패트 제조공정을 나타낸 단면도.
제 2도는 본 발명의 GLDD 모스패트 제조공정을 나타낸 단면도.
* 도면의주요부분에 대한 부호의 설명
1 : P웰 2 : 게이트산화막
3 : 게이트폴리실리콘 4 : 산화막
5 : 질화막 6 : 폴리실리콘
본 발명은 GLDD(Graded Lightly Doped Drain) 모스패트 제조방법에 관한것으로 특히 소오스/드레인 농도가 게이트에 가까와짐에 따라 서서히 감소하도록 한 것이다.
종래 GDD 모스패트 제조공정은 제1a도에 도시된 바와같이 P웰(1)을 형성하고 모스패트의 전기적 특성을 위한 이온주입을 실시한 후 게이트 산화막(2)과 게이트 폴리실리콘(3)을 증착한다. 그리고 마스킹 공정에 의해 상기 게이트 폴리실리콘(3)을 패터닝하고 산화를 실시한후 폴리실리콘(7)을 증착한다.
다음에 (b)와 같이 상기 폴리실리콘(7)을 비등방성 식각하여 측벽(Side Wall)을 형성하고 N+이온을 주입한다. 이어서(c)와 같이 폴리실리콘(7)에 의한 측벽을 제거하고 N-이온을 주입한다. 그러나, 상기와 같은 공정으로 이루어지는종래의 LDD 제조방법을 있어서는 소오스/드레인 접합이 N-영역과 N+영역으로 이루어지므로써 저항이 증가하고 핫 캐리어가 발생하여 소자가 열화되기 쉽다.
또한, 측벽의 두께를 정확히 조절하기가 어려워 소자의 특성에 영향을 주는 결점이 있다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한것으로 소오스/드레인 접합 영역을 N+영역과 N-영역 그리고 N--영역으로 세분화하여 농도가 게이트에 가까워짐에 따라 서서히 감소하도록 하는 GLDD 모스패트 제조방법을 제공하는데 그 목적이 있다. 본 발명의 또 다른 목적은 N+영역과 N-영역 그리고 N--영역 각각의 농도를 원하는 모스패트의 특성에 따라 적단히 조절할수 있는 GDD 모스패트 제조방법을 제공하는데 있다.
이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제 2 도에 의하여 상세히 설명하면 다음과 같다.
먼저 (a)와 같이 통상의 공정에 의해 P웰(1)을 형성하고 임계전압등의 전기적 특성을 개선하기 위한 이온 주입을 실시한 후 게이트 산화막(2), 게이트 폴리실리콘(3), 산화막(4)을 차례로 증착시킨다.
그리고 (b)와 같이 마스크를 사용하여 산화막(4)과 게이트 폴리실리콘 (3)을 선택적 식각하므로 게이트를 정의한다.
다음에 (c)와 같이 질화막(5)과 폴리실리콘(6)을 적당한 두께로 증착시키고 (d)와 같이 비등방성 식각에 의하여 상기 질화막(5)과 폴리실리콘(6)에 의한 측벽을 형성한 후 N형 이온(예를들어 인이나 비소)을 고농도로 주입하여 N+의 영역을 형성한다. 이어서, (e)와 같이 상기 폴리실리콘(6)에 의한 측벽을 제거하고 다시 고농도의 이온주입을 실시하여 N-의 영역을 형성한다. 그리고 (f)와 같이 질화막(5)에 의한 측벽을 제거하고 적당한 농도의 이온 주입으로 N--영역을 형성한다.
여기서, 상기 N+, N-,N--농도는 원하는모스패트의 특성에 따라 적당히 조절할수 있는 것으로 소오스/드레인 영역이 N+영역과 N-영역 그리고 N--영역으로 형성되므로써 게이트에 가까워짐에 따라 농도가 서서히 감소하는 분포를 이루게 된다.
또한, 상기 본 발명은 N형 모스패트에 대하여 실시된 것으로 이온 주입시 소오스를 바꿔주므로써 P형 모스패트에 대하여도 본 발명의 적용이 가능하다.
이상에서 설명한 바와같은 본 발명은 N+영역과 N-영역 그리고 N--영역으로 소오스/드레인 영역이 형성되어 저향을 줄일수 있음은 물론 핫 케리어 에 의한 소자의 열화를 방지할 수 있다.
또한, N+영역과 N--영역 사이의 거리를 소자의 특성에 영향을 주지않고 적당히 조절할수 있으며, 특히 측벽으로 사용된 질화막(5)의 두께를 조절하므로써 N-영역의 위치를 변경 가능하다. 그리고, N+이온 주입, N-이온 주입, N--이온주입의 순서로 이온을 주입하므로써 숏 채널 효과를 최대한을 감소시킬수 있는 효과가 있다.

Claims (2)

  1. P웰(1)위에 게이트 산화막(2)과 폴리실리콘(3) 그리고 산화막(4)을 증착하는 공정과, 상기 폴리실리콘(3)과 산화막(4)을 마스킹 공정에 의해 선택적 식각하여 게이트를 정의하는 공정과, 질화막(5)과 폴리실리콘(6)을 차례로 증착하는 공정과, 비등방성 식각에 의해 상기 폴리실리콘(6)과 질화막(5)을 제거하여 측벽을 형성한후 고농도의 N+이온을 주입하는 공정과, 상기 폴리실리콘(6)에 의한 측벽을 제거하고 N-이온을 주입하는 공정과, 상기 질화막(5)에 의한 측벽을 제거하고 N--이온을 주입하는 공정을 차례로 실시하여서 된 GLDD 모스패트 제조방법.
  2. 제 1 항에 있어서, 측벽을 형성하기 위한 질화막(5)의 두께를 조절하여서 N-영역의 접합깊이를 정할 수 있는 GLDD 모스패트 제조방법.
KR1019910009735A 1991-06-13 1991-06-13 Gldd 모스패트 제조방법 KR940002404B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019910009735A KR940002404B1 (ko) 1991-06-13 1991-06-13 Gldd 모스패트 제조방법
JP17365592A JP3194162B2 (ja) 1991-06-13 1992-06-09 Mos fet製造方法
DE4219342A DE4219342A1 (de) 1991-06-13 1992-06-12 Verfahren zur herstellung eines metalloxidhalbleiter-feldeffekttransistors
US08/206,208 US5424234A (en) 1991-06-13 1994-03-03 Method of making oxide semiconductor field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910009735A KR940002404B1 (ko) 1991-06-13 1991-06-13 Gldd 모스패트 제조방법

Publications (2)

Publication Number Publication Date
KR930001485A KR930001485A (ko) 1993-01-16
KR940002404B1 true KR940002404B1 (ko) 1994-03-24

Family

ID=19315724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910009735A KR940002404B1 (ko) 1991-06-13 1991-06-13 Gldd 모스패트 제조방법

Country Status (3)

Country Link
JP (1) JP3194162B2 (ko)
KR (1) KR940002404B1 (ko)
DE (1) DE4219342A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262664A (en) * 1990-06-30 1993-11-16 Goldstar Electron Co., Ltd. Process for formation of LDD transistor, and structure thereof
US5512506A (en) * 1995-04-06 1996-04-30 Advanced Micro Devices, Inc. Lightly doped drain profile optimization with high energy implants
KR0166850B1 (ko) * 1995-09-25 1999-01-15 문정환 트랜지스터 제조방법
US6610578B2 (en) 1997-07-11 2003-08-26 Telefonaktiebolaget Lm Ericsson (Publ) Methods of manufacturing bipolar transistors for use at radio frequencies
EP1202341A1 (en) * 2000-10-31 2002-05-02 Infineon Technologies AG Method for forming a CMOS device on a semiconductor
DE10146933B4 (de) * 2001-09-24 2007-07-19 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Abstandselement und Verfahren zu ihrer Herstellung

Also Published As

Publication number Publication date
DE4219342A1 (de) 1992-12-24
JP3194162B2 (ja) 2001-07-30
KR930001485A (ko) 1993-01-16
JPH06177146A (ja) 1994-06-24

Similar Documents

Publication Publication Date Title
US5648286A (en) Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
KR0172793B1 (ko) 반도체소자의 제조방법
US5759897A (en) Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region
US5548143A (en) Metal oxide semiconductor transistor and a method for manufacturing the same
JP2905808B2 (ja) 半導体デバイスとその製造方法
US5923982A (en) Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps
JPH06204469A (ja) 電界効果トランジスタおよびその製造方法
JPH10200110A (ja) 半導体装置及びその製造方法
US6200864B1 (en) Method of asymmetrically doping a region beneath a gate
EP0964454A1 (en) Field-effect transistor having a lightly doped drain region and method of making the same
US6027978A (en) Method of making an IGFET with a non-uniform lateral doping profile in the channel region
KR940002404B1 (ko) Gldd 모스패트 제조방법
US6159814A (en) Spacer formation by poly stack dopant profile design
US5913116A (en) Method of manufacturing an active region of a semiconductor by diffusing a dopant out of a sidewall spacer
US6215153B1 (en) MOSFET and method for fabricating the same
KR940001287B1 (ko) 피모오스 ldd 제조방법
KR0146525B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR19990025085A (ko) 트랜지스터 제조방법
KR100239420B1 (ko) 반도체 소자 및 그의 제조 방법
US6096588A (en) Method of making transistor with selectively doped channel region for threshold voltage control
KR950002196B1 (ko) 반도체 소자의 ldd 제조방법
KR100804146B1 (ko) 얕은 채널깊이와 이중 게이트산화막을 갖춘 피모스 제조방법
KR950000151B1 (ko) Itldd 구조의 반도체장치의 제조방법
KR930010676B1 (ko) 앤모오스 제조방법
JPS63131576A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee