SE453547B - Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges - Google Patents

Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges

Info

Publication number
SE453547B
SE453547B SE8501122A SE8501122A SE453547B SE 453547 B SE453547 B SE 453547B SE 8501122 A SE8501122 A SE 8501122A SE 8501122 A SE8501122 A SE 8501122A SE 453547 B SE453547 B SE 453547B
Authority
SE
Sweden
Prior art keywords
source
layer
drain areas
silicon
process step
Prior art date
Application number
SE8501122A
Other languages
English (en)
Other versions
SE8501122D0 (sv
SE8501122L (sv
Inventor
H Norstrom
S Petersson
R Buchta
Original Assignee
Stiftelsen Inst Mikrovags
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stiftelsen Inst Mikrovags filed Critical Stiftelsen Inst Mikrovags
Priority to SE8501122A priority Critical patent/SE453547B/sv
Publication of SE8501122D0 publication Critical patent/SE8501122D0/sv
Priority to US06/933,522 priority patent/US4740484A/en
Priority to AT86902055T priority patent/ATE45442T1/de
Priority to JP61501755A priority patent/JPS62502301A/ja
Priority to PCT/SE1986/000091 priority patent/WO1986005321A1/en
Priority to EP86902055A priority patent/EP0213197B1/en
Priority to DE8686902055T priority patent/DE3664978D1/de
Publication of SE8501122L publication Critical patent/SE8501122L/sv
Publication of SE453547B publication Critical patent/SE453547B/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

'f J, i *f¿53*s47l .._:_._.TWV_._..._..__ . ,. _ _ llFör att undvika kortslutning mellan source- resp. drain-areorna och gate elektroden finns en_teknologi utvecklad där ett isoleringsskikt uppbyggs mellan source- resp. drain~areorna.och gate elektroden. Härvid sker metal* lisering av gate elektroden och source/drain-areorna sedan isoleringsskiktet formats; En lämpiig.metall deponeras över kretsen varvid vid en värmebe-_ handling.metallen reagerar med gate~elektrodens polykristallina kisel och med source/draineareornas enkristallina kisel. Metall.utanför de metalliserade områdena etsas därefter bort med en selektiv etšmetod varvid isolerings- skikten icke bortetsas. Denna"metod kallas SALICIDE-processen. Ä De ovan beskrivna metoderna har en gemensam väsentlig nackdel, nämligen att samma silicid måste användas på både gate och source/drain~areorna. Därav följer att man ej kan välja olika silicider för de olika areorna. Det är ett' starkt önskemål att kunna välja olika silicider för gate-elektroderna och source/drain-afeorna.
En ytterligare väsentlig nackdel med SAL|filDE-processen är att kortslutning mellan gate-elektroderna och source/drainfareorna är svår att eliminera trots förekomsten av isoleringsskikteh på grund av att högtemperatursílicider måste användas.
Isoleringsskikten består exempelvis av kiselnitrid. Vid den höga temperatur vïd_vilken metallisering sker vandrar kisel från gate-elektrodens_. poly- kristallina kisel och från source/drain-areornas monokristallina kisel till cden'på dessa ytor deponerade metallen, varför_silicidjbíldas i vissa stråk »utanpå isoleringsskiktet. Vid den efterföljande selektiva etsningen, etsas lldessa stråk inte bort varför dessa senarefleder till en kortslutning. Kort- lslutning på detta sätt kan även upokomma mellan två parallella polykristal- lglina kiselledare.Av detta skal måste avståndet¿mell¿nÜtvå parallella ledare l gfiras relativt stort. lill» id lll ll l V “ Även om ej fullt utvecklade stråk bildas kan tillräckligt med kisel ha lr_¿vandratpfrån source/drain~areorna på båda sidorna om en gate-struktur för ft forstöra de där förefintliga dopade volymernar tflÅNßdelst;i§religgande uppfinning elimineras bita. de ovan angivna nackdelarna.. l¿¿fS§lunda kan en Silicid för gaterelektroden och en för source/drain-areorna_ åoPtimerasfseparat{ Vidare ündvikes kortslutnjng*§§ grund av att stråk av silieider utanpå isoleringsskiktenlundvikesf _ÜJ t ~»Å r _' 453 547 Föreliggande uppfinning hänför sig till ett förfarande vid framställning av integrerade kretsar där på en substratplatta ledareøoch s.k. gate-strukturer uppbygges, vilka ledare innefattar ettïlager av polykristallint kisel, och vilka gate-strukturer innefattar en gate-elektrod av polykristallint kisel, vilka lager av polvkristallint kisel är åtskilda från substratplattan med en fältoxid respektive en styroxid, där var och en av gatestrukturerna omges av dopade s.k. source- och drain-areor och där gate-elektroden respektive source- och drainareorna metalliseras genom deponering av en metall som reagerar med det kisel som utgör gate-elektrod respektive source- och draín-areor så att ett silicídlager bildas ovanpå gate-elektroden respektive source- och drain-areorna och utmärkes av att, gate-elektroden metalliseras i ett första processteg och att source- och drain-areorna metalliseras i ett senare processteg, att efter det att gate-elektroden metalliserats, ett i och för sig känt skyddsskikt på- lägges ovanpå gate-elektrodens metalliserade skikt i ett andra processteg, att efter nämnda andra processteg men före nämnda senare processteg ett isolerings- skikt pålägges i ett tredje processteg konformt över gate-strukturerna, source- och drain-areorna och ledarena, vilket isolerskikt är av sådan kemisk samman- sättning att det inte reagerar med en för metallisering av source- och draín- areorna deponerad metall, att därefter samtliga ovanpå source- och drain-areor- na samt på fältoxiden förefintliga skikt inklusive nämnda styroxídsklkt samt en del av nämnda fältoxidskikt borttages medelst en lämplig känd riktningsbe- roende torretsningsmetod för att bortetsa med substratplattan parallella voly- mer av isoleringsskiktet styroxidskiktet och fältoxidskiktet, varvid isolerskik- tet bibehålles på gate-strukturens vertikala sidor respektive på ledarnas verti- kala sidor för att förhindra kortslutning mellan gate-elektrod och tillhörande source- och drain-area respektive mellan två närliggande ledare, varvid kisel exponeras.víd source- och drain-areorna, varefter en metall deponeras över sub- strateti vilken bringas att i nämnda senare processteg reagera med nämnda expo- nerade kisel varvid source- och drain-areorna metalliseras, samt att skyddsskik- tet i nämnda andra processteg bringas få en sådan tjocklek att efter nämnda ets- ning en viss minsta förutbestämd tjocklek återstår tillräcklig för att den de- ponerade metàllen inte skall reagera med gate-elektrodens kisel och att skydds- skiktet i nämdna andra processteg ges en äådan kemisk sammansättning att det inte reagerar med den deponerade metallen.
Nedan beskrives uppf nningen närmare i samband med ett på bifogade ritningar visat utföringsexempel av uppfinningen, där - figur l-5 visar i olika steg hur en gate-struktur uppbygges enligt uppfinnin- gen '~~~.=;¿-'~1 lf» W, ,_ ~ . ._ .- . d; .,. 453 547 , - figur 6-l0 visar i olika steg hur parallella ledare uppbygges enligt uppfin- ningen.
Refererande till figur l påföres en styroxid 2 lämpligen bestående av SiO2 på en monókristaflin kiselskiva l, en s.k. substratplatta. Styroxiden 2 bestående av Si02 odlas lämpligen termiskt men den kan ersättas med ett betydligt tunna- re skikt av en nitrerad styroxid. Styroxidskiktet 2 har en tjocklek av omkring ISD Å till 300 Å. Ovanpå styroxiden 2 deponeras ett skikt 3 av polykristallint kisel med en tjocklek av omkring 0,2 till 0.5'gm. Detta dopas därefter till p- typ eller n-typ. Därefter deponeras i ett första processteg ett silicidskikt Ä över det polykristallina kiselskiktet 3 medelst den s.k. LPCVD-metoden (Low Pressure Dhemical Vapour Deposition) eller medelst s.k. Co-förångning eller s.k. Co-sputtering. Silicidskiktet 4 kan vara omkring 0.l till 0.2Äpm tjockt.
Nämnda silícid kan homogeniseras vid förhöjd temperatur eller direkt användas i den fortsatta processen.
Enligt föreliggande uppfinning deponeras därefter, i ett andra processteg, ett skyddsskikt 5 i form av en oxid såsom Si02 eller en nitrid såsom Si3Nh, ovanpå silicidskiktet 4, d.v.s. den metalliserade gate-elektroden.
I ett senare processteg, som i detalj kommer att beskrivas nedan, metalliseras source- och drain-areorna. Före denna metallisering borttages medelst en lämp- lig etsningsmetod samtliga ovanpå source- och drain-areorna förefintliga skikt så att kisel exponeras. Därefter deponeras en metall över substratet, vilken bringas att reagera med nämnda exponerade kisel, varvid source- och drain-areor- na metalliseras.
Nämnda skyddsskikt 5 skall under metalliseringen av source- och drain-areorna skydda silicidskiktet ü på gate-elektroden. Härför bringas skyddsskiktet 5, i nämnda andra processteg, få en sådan tjocklek att efter nämnda etsning en višš minsta förlirbešrz-imd tjocklek återstår som är tillräcklig för du den de- ponerade metallen inte skall reagera med gate-elektrodens kisel. Vidare ges nämnda skyddsskikt S, i nämnda andra processteg, en sådan kemisk sammansätt- ning att det inte reagerar med den deponerade metallen: Skyddsskiktet 5 kom- mer vidare att, såsom framgår nedan, utgöra en etsmask.
Efter en torr etsning av den i figur l visade strukturen göres en lätt implan- tation av typen n- i de blivande source/drain-areorna, företrädesvis ett kisel- dioxidskikt (Si02) 6 vilket är Omkring 500 Å tjockt. Detta skikt pålägges för att en god vidhäftning för ett i nästa processteg pålagt kíselnïtrídskikt vid strukturen skall erhållas. s 453 547 Enligt uppfinningen pålägges nu, d.v.s. efter nämnda andra men före nämnda sena- re processteg, ett isoleringsskikt 7 konformt över gate-strukturerna samt source- och drain-areorna, vilket isolerskikt är av sådan sammansättning att det inte rea- gerar med den för metallisering av source- och drain-areorna deponerade metallen.
Enligt ett utförande utgöres isoleringsskiktet av kiseldioxid (Si02). Emeller- tid utgöres nämnda isoleringsskikt enligt en annan utföringsform av kiselnitrid (Si3Nh) vilket kan föredragas eftersom kiselnitrid är relativt lätt att etsa.
Ovanpå detta kiseldioxidskikt 5 deponeras enligt exemplet sålunda ett skikt av kiselnitrid 7 med en tjocklek av omkring l500 Å. Den därvid bildade strukturen är avbildad i figur 2. Före deponeringen av nitridskiktet 7 men efter deponer- ingen av kiseldioxídskiktet 6 kan en s.k. “pull-back” oxidation utföras, vilket innebär att kiseldioxidskiktet 6 förtätas och/eller ökar något i tjocklek.
Den erhållna strukturen visad i figur 2 torretsas sedan utan utnyttjande av en etsmask varvid i figur 2 horisontella skikt successivt bortetsas till dess att de horisontella skikten av kiselnitrid 7 avlägsnats, varvid isoleringsskikt ll, l2 utbildats på de vertikala sidorna om gate-strukturens först pålagda skikt 3,ü,5, se figur 3. Isoleringsskikten ll,l2 utgöres således av icke bortetsade delar av nitridskiktet utmed gate-strukturens vertikala kanter. Vid denna ets- ning utnvttjas en riktningsberoende etsmetod såsom exempelvis reaktiv sputterets.
Denna väljes så att den är selektiv såtillvida att den icke bortetsar oxider.
Därför lämnas kiseldioxidskiktet 6 och skyddsskiktet 5 opåverkat.
Därefter bortetsas kiseldioxidskiktets 6 horisontella partier l3, lb; l5 medelst nämnda torretsmetod, vilken därvid är så vald att den icke bortetsar monokisel.
Enlgit ett utförande bortetsas härvid även de utanför gate-strukturen belägna partierna l6, l7 av styroxidskiktet 2.
Metoden reaktiv sputterets kan väljas eller inställas, på känt sätt, till att reagera selektivt på olika föreningar genom att den vid etsmetoden joniserade G/ “äs sammansättning varieras.
Som ett alternativ till det ovan sagda kan sputteretsmetodens xflektivitet välj- as så att såväl de horisontella skikten av kiselnitrid som kiseldioxidskiktets horisontella partier och nämnda partier av styroxidskiktet bortetsas vid ett och samma etsningstillfälle. -- ~i--_~'----_-;.s.......a-~.s.-fis.mw_..ïi c _., . .
I detta stadium kan en tyngre implantation utföras av source/drain-areorna l8, l9. 453 54,7 Efter aktivering av dessa areor kan en mild våt etsmetod för att avlägsna kvarvarande styroxid 2 ovanpå.source/drain-områdena utnyttjas för det fall denna del av styroxiden inte bortetsats vid tidigare etsning. Skyddsskiktet 5 skall, som ovan nämnts, ha sådan tjocklek att en viss minsta förutbestämd tjocklek av skyddsskiktet 5 återstår när den tunnare styroxiden 2 bort~ etsats. Således är även efter bortetsning av styroxidskiktets 2 nämnda partier 16,17 silicidskiktet Å skyddat av skyddsskiktet 5, även om detta givetvis blivit.något tunnare än vad det var från början.
Alternativt kan, som nämnts, en torretsning utföras för att avlägsna styr~ oxiden Z. Eventuella strålskador som därvid kan uppkomma i source/drainr areorna repareras vid en nedan beskriven silicidbildning som sker i ett Seflâfe PFOCCSSÉEQ . Över den sålunda erhållna strukturen, visad i figur 3, deponeras en metall eller ett metallskikt 8 över hela strukturen. Den metall som härvid utnyttjas väljes så att en önskad silicid kan erhållas genom en reaktion mellan metallen ifråga och exponerat rent kisel i de med metall belagda source/ drain-areorna. Vid en efterföljande värmebehandling reagerar nämnda metall 8 med det monokristallina kiseliagret 1 till ett silicidskikt 9,10 vid source/ drain-areorna.
Skyddsskiktet 5 har, som ovan nämnts, egenskapen att icke reagera med den pålagda metallen 8,.Dylika egenskaper har såväl kiseldioxid som kiselnitrid, varför båda dessa föredragna föreningarna lämpar sig ur denna synvinkel för bildande av ett skyddsskikt 5. Genom att skyddsskiktet 5 inte reagerar med metallskiktet 8 sker där ingen silicidbildning varför ledande stråk inte utbildas vid skyddsskiktet S. Ej heller reagerar isoleringsskikten 11,12 med metallskiktet 8. Kortslutning på inledningsvis nämnt sätt undvikes såledêš helt medelst föreliggande uppfinning.
Som ovan nämnts förhindrar skyddsskiktet 5 även silicidskiktet 5 att reagera med metallskiktet. Frånvaro av skyddsskiktet skulle däremot medföra att den deponerade metallen 8 reagerade med kisel i det polykristallina skiktet 3 varvid ny silicid skulle bildas.
Efter nämnda värmebehandling avetsas ej reagerad metall, vilken utmärkas med streckade linjer i figur 5 med en lämplig selektiv våtkemisk etsmetod som lämnar de silicerade 9,10 source/drain~areorna opåverkade.
.= \..«A-f~,-a1v-_.¿.,~_-,.,_._,.,__,.._ø-,~«_,Pwfivqflf._..ut". _ _. _. *i å J. å» L? ä å; isë si? Härvid har den slutliga strukturen erhållits. Ett alternativ till att pålägga ett metallskikt 8 är att utfälla selektiv Wolfram på de i figur 3 visade l exponerade kiselytorna vid source/drain~areorna, varvid den slutliga struk- turen direkt erhålles.
Härvid påföres Wolframhexafluorid (WF6) i gasfas under lågt tryck med LPCVD- metoden varvid gasen reagerar med kisel till kiseltttrafluorid (Sifh) vilken avgår som gas varvid Wblfram deponeras på kiselytorna, enl. formeln 2 wF6(g) + 3 sf (sl-e- 3 sig* (g) + z w (s) Förutom att, som ovan nämndes, kiselnitrid inte reagerar med det pålagda metallskiktet 8, förhindrar ett skyddsskikt S av kiselnitrid en reaktion mellan pålagd metall och det underliggande polykristallina kiselskiktet 3, varför skyddsskiktet 5 enl. en annan utföringsform utgöres av kiselnitrid.
Det väsentliga är dock inte den förening som pålägges som skyddsskikt, även om kiseldioxid är föredraget, utan att ett skyddsskikt 5 pålägges för att skydda silicidskiktet Å mot påverkan under uppbyggnadsprocessen av en färdig struktur, och särskilt under det att source/drain-areorna silißideras.
Genom föreliggande uppfinning har det således blivit möjligt att välja olika silicider för gate elektroder Å och source/drain-areorna 9,10, vilket i sin tur medför att en optimal silicid för gate-elektrdden Å resp. sourceldrain- areorna 9,l0 kan väljas. För gate~elektroden utnyttjas med fördel en silicid som är stabil vid hög temperatur och vilken är en kiselrik silicid med låg resistivitet. Exempelvis är siliciderna wSi2, TaSi2, MoSi2 och TíSi2 lämpliga \ för gate-elektroden.
För source/drain-areorna är det önskvärt med en siiicid med högt metall/kisel- förhållande till följd av de där förekommande grunda implantationerna, d.v.s. grunda p- och n-övergångar. Exempel på dylika lämpliga silicider är Pd2Si och PtSi. Dessa silicider är inte stabila vid hög temperatur. Föreliggande upp-« finning medger dock användning av dessa eftersom hög temperatur inte erford- ras efter det att gaterelektroden siliciderats.
Genom att olika silicider kan användas är det också möjligt att erhålla lägre resistans i gate-elektroden än i source/drain-areorna. I nämnda kon~ ventionella metoder, såsom den s.k. SALlClDE-metoden, utnyttjas däremot samma silicid och samma tjocklek på silicidskiktet både för gate-elektroden och source/drain-areorna. 453 547 iVidare erbjudes möjligheten, söm ovan nämnts, att'selektivt deponera Wglfram med en LPCVD-deponering på source/drain-areorna. Om föreliggande uppfinning inte användes föreligger nämligen en stor risk för att selektivt Wolfram inte kan utfällas både på dopat polykristallint kisel och monokristallint kiscl utan att samtidigt utfällning på oxidskikt sker.
Föreliggande uppfinning medför således att de inledningsvis nämnda nackdelar- an undanröjes. Det är vidare tydligt att föreliggande uppfinning innebär ett stort steg framåt eftersom olika silicider och olika sätt att forma dessa kan utnyttjas. [:>a Enligt en föredragen utföringsform av föreliggande uppfinning behandlas nämnda ledare på samma sätt som gate-elektroderna och samtidigt med dessa.
Ledarna förses härvid också med ett skyddsskikt efter att ha metalliserats.
Därefter behandlas ledarna även i den fortsatta uppbyggnaden på samma sätt som~gate'strukturerna.
I figurerna 6-10 illustreras vad som samtidigt sker med ledare 20,21 på samma substrat som gate~strukturerna.
Utgående från en monokiselskiva l har vid stället för utbildande av ledarna 20,21 en fältoxid i form av ett lager 22 av kiseldioxid uppbyggts.
I figurerna 6-10 har samma hänvisningssiffror använts för samma skikt som i figurerna 1-5 eftersom ledare enl. figurerna 6-10 uppbygges samtidigt med gate-strukturer enl. figurerna 1-5.
Efter det att lagret 22 uppbyggts och styroxidlagret 2 pålagts enl. figur l sker uppbyggnaden av ledare och gate-strukturer samtidigt. Således uppbygges ett skikt 3 av polykristallint kisel, ett silicidskikt Ä, ett skyddsskikt 5, ett skikt 6 av kiseldioxid samt ett skikt 7 av kiselnitrid. Härvid föreligger fen i figur 7 visade strukturen. Därefter bortetsas de horisontella delarna av kiselnitridskiktet 7 och kiseldioxidskiktet 6 varvid strukturen i figur 8 erhålles. Fördjupningarna 23,2ü,25 på ömse sidor om ledarna 20,21 uppkommer när styroxidskiktet 2 bortetsas på ömse sidor om gate-strukturen. isoler~ ingsskikt 26,2] utbildas således, såsom ovan beskrivits, på då vertikala sidorna av resp. ledare 20,21. Därefter pålägges metallskiktet 8. Emellertid består ju deis skiktet 5, dels lagret 22 av kiseldioxid, vilken inte reagerar' med den pålagda metallen. åšš 547 Av detta skäl bortetsas hela det pâlagda metallagret 8 i samband med ett den icke med kisel reagerade metallen bortetsas vid gate-strukturerna var- för strukturen i figur i0 är identisk med den i figur 8 visade. Någon silicidering sker således ej runt ledarna. Risken för ovan nämnda typ av kortslutning är därför eliminerad. Även för ledarna kan således en silicid Ä väljas oberoende av den silicid som användes för source/drain-areorna.
Föreliggande uppfinning skall givetvis inte anses begränsad till det ovan beskrivna utföringsexemplet. Sålunda kan ex.vis strukturerna och ledarna utföras annorlunda liksom att angivna mått och föreningar kan varieras utan att uppfinningstanken, nämligen att utnyttja ett skyddsskikt, frångås.
Föreliggande uppfinning kan sålunda varieras inom dess av bifogade patent- krav angivna ram. i

Claims (8)

453 547 i w- Patentkrav
1. Förfarande vid framställning av integrerade kretsar där på en substrat- platta ledare och s.k. gate-strukturer uppbygges, vilka ledare innefattar ett lager av polykristallint kisel, och vilka gate-strukturer innefattar en gate- elektrod av polykristallint kisel, vilka lager av polykrístallint kisel är åtskilda från substratplattan med en fältoxid resp. en styroxid, där var och en av gatestrukturerna omges av dopade s.k. source- och drain-areor och där gate-elektroden resp. source- och drainareorna metalliseras genom deponering av en metall som reagerar med det kisel som utgör gate-elektrod resp. source- och drain-areor så att ett silicidlager bildas ovanpå gate-elektroden resp. source- och drain-areorna, k ä n n e t e c k n a t a v, att gate-elektroden (3) metaliiseras i ett första processteg och att source- och drain-areorna (l8,19) metalliseras i ett senare processteg, att efter det att gate-elektroden metalliserats, ett i och för sig känt skyddsskikt (5) pâlägges ovanpå gate- elektrodens metalliserade skikt (Å) i ett andra processteg, att efter nämnda andra processteg men före nämnda senare processteg ett isolerings- skikt (7) pålägges i ett tredje processteg konformt över gate-strukturerna (3-5), source- och drain-areorna (i8,l9) och ledarna (20,2i), vilket isoler- skikt (7) är av sådan kemisk sammansättning att det inte reagerar med en för metallisering av source- och drain-areorna deponerad metall (8), att därefter samtliga ovanpå source- och drain-areorna (l8,l9) samt på fält- oxiden (22) förefintliga skikt (7,l3-17) inklusive nämnda styroxidskikt samt en del av nämnda fältoxidskikt (22) borttages medelst en lämplig känd rikt- ningsberoende torretsningsmetod för att bortetsa med substratplattan (1) parallella volymer av isoleringsskiktet (7) styroxidskiktet (2) och fält- oxidskiktet (22), varvid isolerskiktet (11,12;26,27) bibehålles på gate- strukturens (3-5) vertikala sidor resp. på ledarnas vertikala sidor för att förhindra kortslutning mellan gate-elektrod (3,#) och tillhörande source- och drain-area (l8,i9) resp. mellan två närliggande ledare (20,2l), varvid kisel exponeæß vid source- och drain-areorna, varefter en metall (8) deponeras över substratet, vilken bringas att i nämnda senare process- steg reagera med nämnda exponerade kisel varvid source- och drain-areorna (l8,19) metalliseras (9,l0), samt att skyddsskiktet (5) i nämnda andra processteg bringas få en sådan tjocklek att efter nämnda etsning en viss af . (isš”547 minsta förutbestämd tjocklek återstår tillräcklig för att den deponerade metallgmadß) inte skall reagera med gate-elektrodens (3,ü) kisel och att skyddsskiktet (5) i nämnda andra processteg ges en sådan kemisk samman- sättning att det inte reagerar med den deponerade metallen (8).
2. Förfarande enl. krav l, k ä n n e t e c k n a t a v, att även nämnda ledare (20,2l) samtidigt med nämnda gate-strukturer (l-5),efter metallisering av ledarnas (20,2l) kisel förses med nämnda skyddsskikt (5).
3. Förfarande enl. krav 1 eller 2, k ä n n e t e c k n a t a v, att nämnda skyddsskikt (5) utgöres av kíseldioxid (Sí02).
4. Förfarande enl. krav l eller 2, k ä n n e t e c k n a t a v, att nämnda skydasskikc (5) utge-are: av kiseimtrid (SzBNÅ). \
5. Förfarande enl. krav 1, 2, 3 eller Å, k ä n n e t e c k n a t a v, att nämnda ísoleringsskikt (7) utgöres av klselnitríd (Si3N¿).
6. Förfarande enl. krav l, Z, 3 eller Å, k ä n n e t e c k n a t a v, att nämnda isoleringsskikt (7) utgöres av kiseldioxid (Sl02).
7. Förfarande enl. krav l, 2, 3, Ä, 5 eller 6, k ä n n e t e c k n a t a v, att efter nämnda andra processteg men före påläggning av nämnda isoleringsskikt (7) ett skikt (6) av kiseldíoxid (SiO2) pålägges över I gate-strukturerna (3-5), source- och drain-areorna (l8,19) och ledarna (20,2I) för att öka vidhäftningen av ett isoleringsskikt (7Y av kísel- nitrid (Si Nu) till gate-strukturerna och ledarna. 3
8. ~ Förfarande enl. krav 1, 2, 3, Ä, 5, 6 eller 7, k ä n n e t e c k - n a t a v, att nämda deponering av metall (8) för metallisering av source- och draln-areorna utföres genom att påföra wolframhexafluorid (WF6) i gas- fas under lågt tryck varvid Wolfram (W) utfälls på source- och drain- areorna (l8,l9). .rä 'Ä ¿¿
SE8501122A 1985-03-07 1985-03-07 Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges SE453547B (sv)

Priority Applications (7)

Application Number Priority Date Filing Date Title
SE8501122A SE453547B (sv) 1985-03-07 1985-03-07 Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges
US06/933,522 US4740484A (en) 1985-03-07 1986-03-04 Method in the manufacture of integrated circuits
AT86902055T ATE45442T1 (de) 1985-03-07 1986-03-04 Herstellungsverfahren von halbleitern.
JP61501755A JPS62502301A (ja) 1985-03-07 1986-03-04 集積回路製造方法
PCT/SE1986/000091 WO1986005321A1 (en) 1985-03-07 1986-03-04 A method in the manufacture of integrated circuits
EP86902055A EP0213197B1 (en) 1985-03-07 1986-03-04 A method in the manufacture of integrated circuits
DE8686902055T DE3664978D1 (en) 1985-03-07 1986-03-04 A method in the manufacture of integrated circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE8501122A SE453547B (sv) 1985-03-07 1985-03-07 Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges

Publications (3)

Publication Number Publication Date
SE8501122D0 SE8501122D0 (sv) 1985-03-07
SE8501122L SE8501122L (sv) 1986-09-08
SE453547B true SE453547B (sv) 1988-02-08

Family

ID=20359403

Family Applications (1)

Application Number Title Priority Date Filing Date
SE8501122A SE453547B (sv) 1985-03-07 1985-03-07 Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges

Country Status (6)

Country Link
US (1) US4740484A (sv)
EP (1) EP0213197B1 (sv)
JP (1) JPS62502301A (sv)
DE (1) DE3664978D1 (sv)
SE (1) SE453547B (sv)
WO (1) WO1986005321A1 (sv)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028554A (en) * 1986-07-03 1991-07-02 Oki Electric Industry Co., Ltd. Process of fabricating an MIS FET
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
US4908326A (en) * 1988-01-19 1990-03-13 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
JPH0687483B2 (ja) * 1988-02-13 1994-11-02 株式会社東芝 半導体装置
US5208472A (en) * 1988-05-13 1993-05-04 Industrial Technology Research Institute Double spacer salicide MOS device and method
US4877755A (en) * 1988-05-31 1989-10-31 Texas Instruments Incorporated Method of forming silicides having different thicknesses
GB2219434A (en) * 1988-06-06 1989-12-06 Philips Nv A method of forming a contact in a semiconductor device
US4876213A (en) * 1988-10-31 1989-10-24 Motorola, Inc. Salicided source/drain structure
US4978637A (en) * 1989-05-31 1990-12-18 Sgs-Thomson Microelectronics, Inc. Local interconnect process for integrated circuits
US4994404A (en) * 1989-08-28 1991-02-19 Motorola, Inc. Method for forming a lightly-doped drain (LDD) structure in a semiconductor device
US5153145A (en) * 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US4981810A (en) * 1990-02-16 1991-01-01 Micron Technology, Inc. Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers
US5258645A (en) * 1990-03-09 1993-11-02 Fujitsu Limited Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure
US5102816A (en) * 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture
US5399514A (en) * 1990-04-24 1995-03-21 Seiko Epson Corporation Method for manufacturing improved lightly doped diffusion (LDD) semiconductor device
EP0456318B1 (en) * 1990-05-11 2001-08-22 Koninklijke Philips Electronics N.V. CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors
US5077236A (en) * 1990-07-02 1991-12-31 Samsung Electronics Co., Ltd. Method of making a pattern of tungsten interconnection
US5130266A (en) * 1990-08-28 1992-07-14 United Microelectronics Corporation Polycide gate MOSFET process for integrated circuits
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5132757A (en) * 1990-11-16 1992-07-21 Unisys Corporation LDD field effect transistor having a large reproducible saturation current
US5541131A (en) * 1991-02-01 1996-07-30 Taiwan Semiconductor Manufacturing Co. Peeling free metal silicide films using ion implantation
WO1993009567A1 (en) * 1991-10-31 1993-05-13 Vlsi Technology, Inc. Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls
US5340761A (en) * 1991-10-31 1994-08-23 Vlsi Technology, Inc. Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure
KR950011983B1 (ko) * 1992-11-23 1995-10-13 삼성전자주식회사 반도체 장치의 제조방법
US5268330A (en) * 1992-12-11 1993-12-07 International Business Machines Corporation Process for improving sheet resistance of an integrated circuit device gate
US5322809A (en) * 1993-05-11 1994-06-21 Texas Instruments Incorporated Self-aligned silicide process
US5604157A (en) * 1995-05-25 1997-02-18 Industrial Technology Research Institute Reduced notching of polycide gates using silicon anti reflection layer
US5849615A (en) * 1996-02-22 1998-12-15 Micron Technology, Inc. Semiconductor processing method of fabricating field effect transistors
TW320744B (en) * 1997-01-15 1997-11-21 Winbond Electronics Corp Manufacturing method of self-aligned salicide
JP2002509649A (ja) 1997-07-11 2002-03-26 テレフオンアクチーボラゲツト エル エム エリクソン 高周波で使用されるｉｃ部品を製造するためのプロセス
US6083836A (en) * 1997-12-23 2000-07-04 Texas Instruments Incorporated Transistors with substitutionally formed gate structures and method
JP3264241B2 (ja) * 1998-02-10 2002-03-11 日本電気株式会社 半導体装置の製造方法
US6743683B2 (en) * 2001-12-04 2004-06-01 Intel Corporation Polysilicon opening polish

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2926874A1 (de) * 1979-07-03 1981-01-22 Siemens Ag Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie
US4254428A (en) * 1979-12-28 1981-03-03 International Business Machines Corporation Self-aligned Schottky diode structure and method of fabrication
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
JPS5799775A (en) * 1980-12-12 1982-06-21 Toshiba Corp Manufacture of semiconductor device
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
US4476482A (en) * 1981-05-29 1984-10-09 Texas Instruments Incorporated Silicide contacts for CMOS devices
JPS58154270A (ja) * 1982-03-09 1983-09-13 Toshiba Corp 半導体装置の製造方法
JPS59186374A (ja) * 1983-04-07 1984-10-23 Sony Corp 半導体装置の製法

Also Published As

Publication number Publication date
SE8501122D0 (sv) 1985-03-07
EP0213197B1 (en) 1989-08-09
DE3664978D1 (en) 1989-09-14
EP0213197A1 (en) 1987-03-11
SE8501122L (sv) 1986-09-08
US4740484A (en) 1988-04-26
WO1986005321A1 (en) 1986-09-12
JPS62502301A (ja) 1987-09-03

Similar Documents

Publication Publication Date Title
SE453547B (sv) Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges
JP2780986B2 (ja) 集積回路の製造方法
US4716131A (en) Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4337476A (en) Silicon rich refractory silicides as gate metal
US4425700A (en) Semiconductor device and method for manufacturing the same
EP0043451A2 (en) Process for selectively forming refractory metal silicide layers on semiconductor devices
JPS63102266A (ja) 半導体基板上の集積回路、集積メモリセルおよびその製造方法
JPS5866359A (ja) 半導体装置の製造方法
JPH04229616A (ja) 半導体層構造に開口を製造する方法
JP2893771B2 (ja) 半導体装置
JPS59195870A (ja) 半導体装置
US20010036728A1 (en) Method of manufacturing semiconductor device
JPS60111421A (ja) 半導体装置の製造方法
JPH0645614A (ja) 読出し専用半導体メモリの製造方法
JPH0693442B2 (ja) 半導体装置の製造方法
JPH07263674A (ja) 電界効果型半導体装置とその製造方法
JPS59112641A (ja) 半導体装置及びその製造方法
JPH0227736A (ja) 半導体装置及びその製法
JP2874216B2 (ja) 半導体装置およびその製造方法
JP2520721B2 (ja) 半導体記憶装置及びその製造方法
JP3189399B2 (ja) 半導体装置の製造方法
JPH0142147B2 (sv)
JPS6038026B2 (ja) 半導体装置の製造方法
JPS6372163A (ja) 半導体集積回路装置
JPS6157709B2 (sv)

Legal Events

Date Code Title Description
NUG Patent has lapsed

Ref document number: 8501122-9

Effective date: 19931008

Format of ref document f/p: F