JPS59186374A

JPS59186374A - 半導体装置の製法

Info

Publication number: JPS59186374A
Application number: JP6130283A
Authority: JP
Inventors: Machio Yamagishi; 山岸　万千雄
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-04-07
Filing date: 1983-04-07
Publication date: 1984-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は半導体装置のｌＩｌ法、特に半導体層側部１−
８−の高集積度化に通したＭＯ３＋−ランシスクの製法
に関する。

背景技術とその問題点ＭＯ３Ｉ−ランジスクの半導体集積回路に１９いては、
その高集積度化を図るために、ソース及びトレインのコ
ンタクト孔と不活性領域間、コンタクト孔とゲートｍ極
間の余裕寸法を可及的に小さくしてＭＯ３Ｉ−ランジス
タの占有面積を小さくすることが望まれている。

第１図は従来のＭＯ３＋−ランシスタの＄す法の一例を
示す。この例では、先ず第１図へに示ずよっに第１導電
型の半導体基体（１）の−主面上に選択酸化によるフィ
ールド絶縁層（２）を形成し、このソイールト絶縁Ｊ響
（２）に囲まれた基体主面にグー１−絶縁層（３）及び
多結晶シリコンによるケート電極（４）を形成し、史に
第２導電型のソース領域（５）及びドレイン領域（６）
を形成する。（７）はフィールド絶紅ｊ祠（２）１・に
形成したチャンネルストッパ領域である。この工程の後
、アンモニアを主成分とする晶／Ａｉ＋のガス雰囲気中
に放置し、第１図Ｂに不ずようにソース領域（５）及び
トレイン領域（６）上のシリコン面上に窒化膜（８＋及
び（９）を形成する。この窒化膜（８］、　ｆ９＋はシ
リコンと直接に反応して成長する。次に第１しＩＣに、
「４ように酸化雰囲気中で酸化処理をし、多結晶シリコ
ンであるケート部４４　＋４）の表面Ｇこ酸イヒｌｌ’
＆　（ＩＱＩを１７く成」１イ、。この時、ソース領域
（５）及びトレイン領域（６）上は窒化膜（８１，＋９
１か形成されてＧするために酸化されない。次に第１図
りに）１ζすように窒化ｌ１ｌ）、　＋９）をエツチン
グ除去し、ソース領域（５）及び１−レイン領域（６）
を露出させて後、アルミニ９ム等の電極利才１を蒸着し
、パターニンクし′Ｃ゛ノース電極（１１）及びトレイ
ン電極（１２）を形Ｉ戊−づ−る。

、二のようにしこＭＯＳトランジノ、夕が構成さ４′）
、る。

ところで、従来一般に行われてＧ）るソース及びトレイ
ンｆｉｌ′Ｊ域のコンタクト孔の設は力もよ、第２図に
ボずＪ、うに充分ノ５余裕寸法を設定し６行ねわ、る。

即ちソース及びトルイン電極（１１）及び（ｊ２）とり
ｍ−１−電極（／Ｉ）を絶縁する絶縁１両はソース領域
（５）及ｉ：Ｊ　ｌ”　Ｌ＝−Ｉン／ｉ自域（６）十に
も被覆されてし）る。、二のため各ソース電極（１１）
及びトレイン電極１極（１２）とソー２、領漏覧（５）
よ３よひ１、レイン＋口ｉ或（ら）との間°ご４を進を
とるために一１ンククトＩ’Ｌ（１３）を設はノざＬｊ
ね、　ｔｉｔならノ、にいが、ごの時コンタク１一孔（
１３）Ｃま′ノーン、及びドレイン電極（１１）及び（
１２）とケート電極（４）間の短絡を防止するために、
余裕寸法β１を設定しなけれはならない。又、アロイス
パイクを防止するためにもコンタクト孔（１３）と選択
酸化によるフィールド絶縁層間に余裕寸法ｐ２を設定し
なければならない。

これに則して第１図に乃くした製法を採用ずれは第３図
の平面図で示すようにこの余裕寸法１１゜β２を考える
必要がなくなり半導体集積回路の集積度を増大させるこ
とができる。

しかしながら近年、半導体集積回路の市集積度化即ち微
細加工が進むにつれて、ソース領域及びドレイン領域の
接合深さも浅くなってき−（いる。

当然それに応してソース及びドレイン領域ごある拡散ｊ
−の層抵抗も増大し、回路特性に障害をりえてきている
。従って集積度の向上並びに拡散層の低抵抗が必要とな
ってくる。

発明の目的本発明は、上述の点に鑑み半導体集積回路のより高集積
度化を達成するに適した半導体装置部ツクＭＯ３トフン
ソスタの閉法を提供するものである。

発明の概要本究明は、半導体基体の−」而に第１の絶縁層を形成し
、第１絶縁Ｙ→上に半導体）傅及びその−」二の第２の
絶縁ｊ−を所足パターンに形成する。、二の第２絶縁層
をマスクにし゛ζ基体に不純物を導入して領域を形成−
４−る。次で、領域及び第２絶縁層上に第３の絶縁１ｍ
を形成し、方向性を持つエソチンクにより領域表面か露
出し柱つ半導体１−側部に第３絶縁１？！ｉか残るより
に絶縁１＠を除去する。そし′（領域上に１を極を形成
する。

この製法によればセルファライ／でソース及びトレイン
領域のコンタクト孔か；１カ戊され、余裕寸〆去を零と
することができるので、ＩＱＩ　”Ｊ積度化が図Ａ’Ｌ
る。

実施例Ｉ／）、ｌ・第４図を参照し′（本発明の実施例に゛り
いζ説明Ｊる。

本例においては、先ず第４図へにボす、１−うに第１−
＃−電撃のシリコン半導体基体（２１）を設り、その」
で面のＭＯＳ）ランシスタを形成−４′るべきく１１１
城部上にゲート絶縁層となる例えば５ｉ０２からなる薄
い絶縁１ｍ（２２）を形成し、フィールド部分に選択酸
化による厚いフィールド絶縁層（２３）を形成する。尚
、フィールド絶縁層（２３）直−トにはｔめチャン矛ル
ストソバ領域（２４）を形成しておく。

次に第４図ＩＢに示すように全面にゲート電極となる多
結晶シリコン層（２５）と絶縁層例えばＣＶＤ（化学気
相成長）法によるリンシリケートガラス層（２６）の２
層を力Ｉ１．１次被着形成し、更に絶縁層例えばリンソ
リケートガラスｒｆＡ　（２６）の表面のケートｉ’ｊ
ｌｉに対応する部分をフォトレジスト層（２７）で被覆
する。

次に第４図Ｃに月くずようにフォトレジスト層、（２７
）をマスクにして通常のフォトリンクラソイ技術によっ
てリンソリケートガラスＩＭ　　（２６）と多結晶シリ
コンＩｒ１（２５）を選択的にエツチング除去し、ケー
ト部を形成する。このケート部をマスクにイオン注入に
よって第２導電型のソース領域（２８）及びトレイン領
域（２９）を形成する。

次に、第４１ｘｌ　ＩＪ　Ｍ　＞１＜ずようＭ　ＣＶ　
Ｄ法ニＪ：　ル’Ｊンシリケーｌ−ガラス層（３ｏ）を
史に全面に成長さ−ける。そし”（、第４図ト：にボず
ように方向性をもツエソチング（異方性エツチング）に
よりソース頒Ｊへ（２８）及びトレイン領域（２９）の
表面が露出し、且つ多結晶シリコンにょるケート電極（
２５）の側ｆｆ１１にリンシリチー１−カラスｌ＠（３
０）が残るように該リンノリゲートガラス層（３ｏ）を
角度をイ」ＡＪでエソチンク１徐去する。ごごでの力゛
向性エノチンクは３０°以内稈度の角度を伺げた例えは
スパッタリング又は１オンミリング等による。これによ
、−１てケート電極（２５）は全表間が絶縁Ｉ愕で被覆
される。

りくに、第４図Ｆに４くずように全面に例えば白金ＰＬ
（３２）を蒸着し、熱処理を行って第４図Ｇに不＝１−
よりにソース領域（２８）及びトレイン領域（２９）を
白金シリザイｌ　　（３１）化する。

次に、土水によっ′（白金（３２）を除去り、（後、第
４図Ｈに、］＜ずよ−）にアル＼ニウムを蒸着し゛Ｃパ
ターニンクしソーツ、電極（３３）及びトレイン電極（
３４）を形成する。Ｊす「＜Ｌ−Ｃ目的のＭＯ３Ｉ−フ
ンジスタが得られる。

面、ソース領域（２８）及びドレイン領域（２９）は薄
い絶縁層（２２）を介してイオン注入で形成し人二が、
絶縁Ｉｍ（２２）を介さないで形成してもよい。

又、ＣＶＤによるリンシリケートガラス層（２６＞およ
び（３０）に代え°ζ、ヒ素シリケートガラス層を用い
ることもできる。

この製法によれは、ケート電極（２５）−ヒに絶縁ｒｆ
４（２６）　ヲ形成シ、こノ絶縁Ｍ　（２６）　及ヒソ
ース。

ドレイン領域（２８）　、　　（２９）上を含む全曲に
絶縁層（３０）を形成して後、方向性をもつエソナンク
によりゲート電極（２５）の側部にテーパ状に絶縁層（
３０）が残るように絶縁層を除去してソース。

トレイン領域のコンタクト孔を形成している。このため
、コンタクト孔は所謂セルファラインで形成され、コン
タクト孔とゲート電極（２５）間、コンタクト孔と不活
性領域間の余裕寸法は零となって、ＭＯ３Ｉ−ランジス
タの占有面積が小さくなる。

また方向性をもつエツチングによってケート電極（２５
）の側部か３０°以内稈度のテーバ状の絶縁層（３０）
で覆われるので、ソース及びドレイン電極（３３）及び
（３４）とゲート電極（２５）間の絶縁が確実になる。

また白金を蒸着してソース及びトレイン領域（２８）及
び（２９）を白金シリサイド（３１）化することによっ
てソース及びドレイン領域（２８）及び（２９）を低＋
１１１．抗化することができる。同時にこの白金シリサ
イド（３１）によ−、てソース及びトレイン電極　（２
３）及び（２４）である　＾ｌのＳｇｊｉのつき抜けを
防止することができる。従って、微細加工に伴っ′（接
合の深さを浅くし”ζいってもソース及びトレイン領域
（２８）及び（２９）は低抵抗化される。従っ”Ｃ半導
体集積回路の集積度を市めるごとができる。

一ヒ例では白金を使用して白金シリサイド化したが白金
以外に４）モリフデン台０を使い同じ様にＭＯＳトラン
ジスタを構成することができる。即ち第４図Ｇの工作に
おいて白金に代えてモリブデンシリサイドを形成し゛（
後、°ｒンモニア加水等でモリブデンを選択的にコーソ
ナング除去しソース及びドレイン領域を形成する。次に
ＮＨ３を使いゲラスフでモリブデンシリサイド上面を窒
化して窒化膜を形成する。そして酸化雰囲気に放置する
。これによってソース及びドレイン領域上は窒化膜のた
めに酸化を受りないが多結晶シリコンによるゲート電極
周辺のリンシリゲートガラスはゲラスフＵ−もされて段
差が極めて少なくなる。勿論、多結晶シリコンは酸化を
受は史に厚い酸化膜で覆われるごとになる。その後窒化
膜を除去しソース電極及びドレイン電極を形成するよう
になず。ごのよっな製法による時は、上側と同様に半導
体集積回路のＨＪ集積度化が図られ且つ低抵抗のソース
及びトレイン領域を有すると同時にグラスフリーされζ
段差の少ないＭＯ３Ｉ−ランジスタ素子が得られるごと
になる。

発明の効果上述の本発明によれは、ソース及びトレイン領域のコン
タクト孔がセルファラインで形成され、コンタクト孔と
半導体層からなるゲート電極間及びコンタクト孔と不活
性領域間の余裕寸法を零にすることか（きる。しかも、
コンタクト孔は力量性をもつエソナングによって形成さ
れるのでゲート電極側部°にはナーバ状に絶縁層か残り
、ゲート電極とソース及びルイン電極間を確実に絶縁ｊ
るごとができる。従って、半導体集積回路の同県積度化
が図れる。

【図面の簡単な説明】

第１図Ａ〜Ｉ）は従来のＭｏ５ｔ・ランシスクの製法例
を小才ｌ１ｊｉ面図、第２図及び第３図は本発明の説明
に供する要部の平面図、第４図Ａ　−Ｈは本発明による
Ｍｏ３）ランジスタの製法の実施例を示ず工作図である
。（２１）は半導体基体、（２２）は第１絶縁層、（２５
）は多結晶シリコンのゲート電極、（２６）は第２絶縁
層、（２８）はソース領域、（２９）はトレイン領域、
（３０）は第３絶縁層、（３２）は白金、（３Ｉ）は白
金シリケート、（３３）　、　　（３４）は電極である
。第２図第３図第４図

Claims

【特許請求の範囲】

半導体基体の一上面に第１の絶縁層を形成する一Ｌ程と
、前記第１絶縁層上に半導体層及びそのトの第２の絶縁
Ｊｆ４を特定パターンに形成する工程と、前記第２絶縁
ｊ暫をマスクにして前記基体に不純物を導入して領域を
形成する工程と、前記領域及び前記第２絶縁層上に第３
の絶縁層を形成する工程と、方向性をもつエツチングに
より前記領域表向が露出し且つ前記半導体層側部に前記
第３絶縁層が残るように絶縁層を除去する工程と、前記
領域上に電極を形成する工程を有してなる半導体装置の
製法。