JPS63301556A - Ｂｉ−ＣＭＯＳ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バイポーラ素子とＣＭＯＳ素子とが同一半導
体基板に形成された所謂Ｂ　ｉ−ＣＭＯＳ半導体装置に
関する。

［従来の技術］ 従来のＢ　ｉ−ＣＭＯＳ半導体装置について、その製造
工程を示す第３図（ａ）乃至（ｃ）を参照して説明する
。

先ず、第３図（ａ）に示すように、Ｐ型半導体基板３０
０にＮ＋埋込み領域３０１とＰ＋埋込み領域３０２とを
形成し、次いで、基板３００上にＮ型エピタキシャル層
３０３を成長させる。次に、パイポーラトランジスタ（
以下、ＢｉｐＴＲと略す）及びＭＯＳトランジスタ（以
下、ＭＯＳＴＲと略す）を電気的に絶縁分離するために
前記Ｐ型基板３００に達するＰ型組縁領域３０４を形成
し、ＮチャネルＭＯ８ＴＲを形成するために前記Ｐ型基
板３００に達するＰ型ウェル領域３０５を形成する０次
に、耐酸化性膜をマスクにして選択酸化処理をすること
により、Ｂ　ｉ　ｐＴＲ形成領域１、ＮチャネルＭＯＳ
ＴＲ形成領域２及びＰチャネルＭＯ３ＴＲ形成領域３を
形成する。

その後、第３図（ｂ）に示すように、前記耐酸化性膜を
除去した後、所望のゲート酸化膜３０６を形成する。

次いで、必要に応じて、ＭＯＳＴＲのしきい値電圧を制
御するために、イオン打込み法によ・り基板濃度を制御
する。また、Ｂ　ｉ　ｐＴＲのＰ型ベース領域３０７を
形成する０次に、このＢ　ｉ　ｐＴＲのベース領域３０
７の上方の酸化膜３０６の所定位置を、フォトレジスト
をマスクに選択エツチングすることにより、除去する。

次いで、基板全面に多結晶シリコンを被着させ、この多
結晶シリコン層に、熱拡散法等によりＮ型となる不純物
を添加することによって、ＢｉｐＴＲのエミッタ領域３
０８を形成する。この場合に、同時にＭＯＳＴＲのゲー
ト電極３１０部分の抵抗を低下させる。次に、フォトレ
ジストをマスクに前記多結晶シリコンを選択エツチング
することにより、ゲート電極３１０及びＢ　ｉ　ｐＴＲ
のエミッタ電極３１１を形成する。なお、この場合に、
必要に応じて、前述のＢｉｐＴＲのエミッタ領域３０８
及びエミッタ電ｆ！３１１の形成と同様の方法により、
コレクタＮ＋領域及びコレクタ電極を形成することがで
きる。

次いで、第３図（ｃ）に示すように、例えば、アルミニ
ウムをマクスにして、イオン打込み法により、不純物砒
素を打込むことによって、ＮチャネルＴＲのソース・ド
レイン拡散層３１２をＮチャネルＭＯＳＴＲ形成領域２
に形成する。また、ＰチャネルＴＲを形成すべき領域３
に不純物ボロンを打込むことにより、ＰチャネルＴＲの
ソース・ドレイン拡散層３１３を形成する。なお、不純
物ボロンを打込む際に、Ｂ　ｉ　ｐＴＲのエミッタ領域
以外のベース領域にもこのボロンを打込むことにより、
そのベース領域の抵抗を低下させることができる。

次に、不純物リンを含んだシリコン酸化膜３１４を全面
に被着した後、素子を相互に接続するための開孔窓を、
このシリコン酸化膜３１４に形成する。

その後、蒸着法等によりシリコンを含んだアルミニウム
を被着し、素子相互を接続する配線層３１５を形成する
。次に、各電極と前記配線層３１５をオーミックコンタ
クトさせるため、例えば４５０℃に約２０分間加熱して
熱処理を施す。これにより、Ｂ　ｉ−ＣＭＯＳ半導体装
置が完成する。なお、必要に応じて、更に上層配線層を
形成することもできる。

［発明が解決しようとする問題点］ しかしながら、上述した従来のＢ　ｉ−ＣＭＯＳ半導体
装置においては、ＢｉｐＴＲのエミッタ電極３１１とＭ
ＯＳＴＲのゲート電極３１０とは、同−被着脱である多
結晶シリコンで構成される。また、Ｂｉｐ”ｒ’Ｈのエ
ミッタ領域３０８は、前記多結晶シリコンにＮ型となる
不純物を添加して形成されるが、この場合にＮ型不純物
の添加によって同時にＭＯＳＴＲのゲート電極の抵抗値
をも小さくする効果を持たせである。

従って、Ｂ　ｉ　ｐＴＲとＭＯＳＴＲの特性は、同一工
程で造り込まれることになるので、前記多結晶シリコン
に添加されるＮ型となる不ｔ４物の種類又は拡散条件に
大きく依存する。例えば、不純物がリンで熱拡散を９５
０°Ｃに２０分間加熱して行う場合は、ＭＯＳＴＲのゲ
ート電極３１０の層抵抗が約１０Ω／口と小さくなるが
、Ｂ　ｉ　ｐＴＲのベース・エミッタ接合の位置が約０
．５μｍの深さになるため、コレクタ・ベース接合の位
置を約０．７乃至０．８μｍに深くせざるを得す、必然
的にＢｉｐＴＲの高周波特性が劣化してしまう。

一方、熱拡散温度を８５０乃至９００℃と低温にした場
合は、高周波特性を若干改善することができるが、多結
晶シリコンの層抵抗が、５０乃至８０Ω／口と高くなっ
てしまい、結局前述とは逆に、ＭＯ３ＴＲ特性が劣化す
る。

即ち、ＢｉｐＴＲとＭＯ３ＴＲとの双方を共に高性能化
するということはできない。

また、シリコン基板又は多結晶シリコンとアルミニウム
配線層とをオーミックコンタクトするなめには、熱処理
等によりシリコン基板又は多結晶シリコンとアルミニウ
ムとを合金化させる必要がある。この過程においてアル
ミニウム配線層にシリコンが拡散し、再結晶化してしま
うことは周知である。この再結晶化によるシリコン結晶
粒の大きさは、１乃至２μｍにも達することがあり、特
にＮ型化されたシリコン／多結晶シリコン部分で粗大粒
化が顕著である。

近年、高密度且つ高集積化された半導体装置においては
、前記電極数り出し窓並びに下層及び上層配線の接続用
開孔窓の大きさを小さくすることが望まれている。しか
しながら、上述したように、前記開孔窓等の大きさを２
．０μｍ以下とした場合には、オーミックコンタクトさ
れた電極部分とアルミニウム配線層との接触部分の接触
抵抗値が増加し、延いては導通不良が発生してしまうと
いう欠点を有する。

本発明はかかる事情に鑑みてなされたものであって、Ｂ
ｉｐＴＲの特性とＭＯ３ＴＲの特性とをいずれも犠牲に
することなく、高密度且つ高集積化されたＢ　ｉ−ＣＭ
ＯＳ半導体装置を提供することを目的とする。

［問題点を解決するための手段コ 本発明に係るＢ　ｉ−ＣＭＯＳ半導体装置は、半導体基
板にバイポーラ素子とＣＭＯＳ素子とが形成されたＢ　
ｉ−ＣＭＯＳ半導体装置において、ＣＭＯＳ素子のゲー
ト電極が絶縁物を介して配設された下層と上層の２層構
造で形成され、バイポーラ素子の少なくともエミッタ電
極と前記０ＭＯ８素子の上層ゲート電極とは、同一の材
質及び膜厚の多結晶シリコンで形成されていることを特
徴とする。

［作用］ 本発明においては、ＣＭＯＳ素子のゲート電極が上層ゲ
ート電極と下層ゲート電極との２層構造を有し、バイポ
ーラ素子のエミッタ電極と０ＭＯ８素子の上層ゲート電
極とが、同一の形成工程で、同一の材質及び膜厚を有す
る多結晶シリコンにより形成されている。

これによりバイポーラ素子の高周波特性を劣化させるこ
となく、ＣＭＯＳ素子のゲート電極の抵抗値を小さくす
ることができる。

Ｕ実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。第１図（ａ）乃至（Ｃ）は、本発明の第１の実
施例を示し、第１図（ｃ）はそのＢ　ｉ−ＣＭＯＳ半導
体装置の断面図、第１図（ａ）及び（ｂ）はその製造過
程を示す半導体装置の断面図である。Ｂ　ｉ　ｐＴＲ形
成領域１、ＮチャネルＭＯＳＴＲ形成領域２及びＰチャ
ネルＭＯＳＴＲ形成領域３を形成する工程までは、従来
の場合［第３図（ａ）］と同様であるので説明を省略す
る。なお、１００はＰ型半導体基板、１０１はＮ＋埋込
み領域、１０２はＰ＋埋込み領域、１０３はＮ型エピタ
キシャル層、１０４はＰ型絶縁領域、１０５はＰ型ウェ
ル領域である。

第３図（ａ）に示す構造を形成した後、第１図（ａ）に
示すように、耐酸化性膜を除去し、所望のゲート酸化膜
１０６を形成する。

次いで、必要に応じて、ＭＯ３ＴＲのしきい値電圧を制
御するために、イオン打込み法により基板濃度を制御す
る。また、Ｂ　ｉ　ｐＴＲ形成領域１にＰ型ベース領域
１０７を形成する。

次いで、ＭＯ３ＴＲの下層ゲート電極とする多結晶シリ
コン層を、例えば、４０００人の膜厚に被着させ、この
多結晶シリコン層に、例えば、熱拡散法により９５０℃
に２０分間加熱することにより、不純物リンを添加し、
ＭＯ３ＴＲの下層ゲート電１１１０部分の層抵抗を、約
２０Ω／口程度に低下させる。

次に、フォトレジストをマスクに前記多結晶シリコンを
選択的にエツチングして、下層ゲーＩ・電極１１０を形
成する。次に、アルミニウムをマスクに不純物砒素をイ
オン打込み法により打込み、ＮチャネルＭＯＳＴＲのソ
ース・ドレイン拡散層１１２をＮチャネルＭＯＳＴＲ形
成領域２に形成し、次いで、アルミニウムをマスクに不
純物ボロンをイオン打込み法により打込み、Ｐチャネル
ＭＯ３ＴＲのソース・トレイン拡散層１１３をＰチャネ
ルＭＯ３ＴＲ形成領域３に形成する。不純物ボロンを打
込む際に、Ｂ　ｉ　ｐＴＲ形成領域１のエミッタ領域と
なる部分以外のベース領域１０７の一部にもボロンイオ
ンを打込み、Ｐ型拡散層１１３を形成することにより、
ベース抵抗を小さくすることができる。

次に、第１図（ｂ）に示すように、基板全面に絶縁物、
例えば気相成長法等によるシリコン酸化膜１１４を被着
させ、ＢｉｐＴＲのエミッタ電極となる開口窓及びＭＯ
ＳＴＲの上層ゲート電極との接続用開口窓（図示せず）
をシリコン酸化膜１１４に開孔する。

次いで、厚さ２０００人の多結晶シリコンを被着させ、
ＭＯＳＴＲの上層ゲート電極１１７，１１８及びＢｉｐ
ＴＲのエミッタ電極１１１を所望のパターンで選択エツ
チング形成する。

次に、アルミニウムをマスクに不純物砒素をイオン打込
み法により打込み、Ｂ　ｉ　ｐＴＲのエミッタ電ｆ！１
１１及びＭｏ５ＴＲの上層ゲート電極１１７゜１１８を
構成する多結晶シリコンに不純物砒素を添加し、アニー
ルによりＢｉｐＴＲのエミッタ領域１０ｇを形成すると
共に、ＭＯＳＴＲの上層ゲート電極１１７，１１８を構
成する多結晶シリコンの層抵抗を約５０Ω／口に低下さ
せる。

次に、第１図（Ｃ）に示すように、不純物リンを含んだ
シリコン酸化膜１１９を形成し、素子相互を接続するた
めの開孔窓を該シリコン酸化膜１１９に形成する。次い
で、蒸着法等でアルミニウムを被着させ、素子相互を接
続する配線層１２０を形成する。

次に、各電極と前記配線層１２０をオーミックコンタク
トさせるため、例えば４５０’Ｃに約２０分間加熱して
熱処理し、Ｂ　１−ＣＭＯＳ半導体装置を完成させる。

なお、必要に応じて更に上層配線も形成することができ
る。

ＭＯＳＴＲゲート電極の抵抗値は、層抵抗が２０Ω／口
の多結晶シリコンと層抵抗が５０Ω／口の多結晶シリコ
ン層とが並列接続されることになり、層抵抗を約１５Ω
／口と小さくすることができる。

以上、説明したように、本発明の第１の実施例において
は、ＭＯＳＴＲの下層ゲート電極上に絶縁膜を介して形
成される上層のゲート電極がＢ　ｉ　ｐＴＲのエミッタ
電極形成工程で同時に作り込まれる。従って、Ｂ　ｉ　
ｐＴＲとＭＯＳＴＲが有する各特性をいずれも犠牲にす
ることなく、また特別の製造工程を必要とせずに、ＭＯ
ＳＴＲゲート電極の抵抗値を小さくすることができる。

第２図は、本発明の第２の実施例を示す縦断面図である
。第２の実施例においても、本発明の第１の実施例の第
１図（ｂ）に至る工程は、第１の実施例と同じであるの
で説明を省略する。なお、第２図において、第１図（ａ
）乃至（Ｃ）と同一物には同一符号を付しである。

第２図に示すように、ＭＯＳＴＲのソース・ドレイン電
極取り出し窓及びＢ　ｉ　ｐＴＲのベース・コレクタ電
極取り出し窓をシリコン酸化膜１１４に開孔形成する。

次いで、基板全体に約３００人程度の薄い白金を蒸着法
等により被着し、６００℃に２０分間加熱して熱処理し
、ＭＯＳＴＲの上層ゲート電極１１７．１１８上、エミ
ッタ電極１１１上及び前記開孔窓部分に白金シリサイド
２２１を形成する。形成される白金シリサイド２２１の
層抵抗は、基板に被着される白金膜厚やシリサイド化す
るときの温度等の形成条件により多少異なるが、約７Ω
／ロ前後の値となる。なお、未反応の白金は７０乃至８
０　’Ｃの王水水溶液中に浸すことにより除去すること
ができる。

次に、不純物リンを含んだシリコン酸化膜１１９を被着
させ、ＭＯＳＴＲとＢｉｐＴＲ等素子相互を接続するた
めの開化窓をシリコン酸化膜１１９に形成する０次いで
、蒸着法等でアルミニウムを被着し、素子相互を接続す
る配線層１２０を形成する。

次に、４５０℃２０分程度の熱処理を行い、各電極と配
線層１２０をオーミックコンタクトさせる。

この熱処理により熱的に安定な白金アルミニウム合金が
形成される。

更に、上層の配線層等（図示せず）を形成してＢ　ｉ−
ＣＭＯＳ半導体装置を完成させる。

この実施例においては、ＭＯ３ＴＲの上層ゲート電極１
１７．１１８の層抵抗値が小さいため、ＭＯ３ＴＲのゲ
ート電極の抵抗値は、本発明の第１の実施例の場合に比
して更に一層低下するので、第１の実施例より有利であ
る。

なお、この実施例においては、白金シリサイドを形成し
たが、白金シリサイドの替わりに、チタン、タングステ
ン、モリブテン等の所謂高融点金属、若しくはこれらの
高融点金属シリサイドを選択成長させるか、又はチタン
、窒化チタンで代用することができることはいうまでも
ない。

また、素子電極と配線層の接続部分が、熱的に安定な合
金層となっているので素子電極取り出し窓の大きさは、
２．０μｍ以下とすることができる。

［発明の効果］ 以上、説明したように、本発明によれば、１３１ｐＴＲ
とＭＯ３ＴＲの特性を決定する工程を分雛することによ
り、Ｂ　ｉ　ｐＴＲの特性とＭＯ３ＴＲの特性とがいず
れも犠牲にならないので、ＢｉｐＴＲとＭ　ＯＳ　Ｔ　
Ｒの夫々が有する特性を生かした高密度・高速度・低消
費電力のＢ　ｉ　−ＣＭＯＳ半導体装置を得ることがで
きる。

【図面の簡単な説明】

第１図＜ａ）乃至（ｃ）は本発明の第１の実施例を示す
断面図、第２図は本発明の第２の実施例を示す断面図、
第３図（ａ）乃至（Ｃ）は従来例を示す縦断面図である
。 １００．３００　、半導体基板、１０１，３０１　、　
Ｎ＋埋込み領域、１０２，３０２；　Ｐ＋埋込み領域、
１０３，３０３．　Ｎ型エピタキシャル層、１０４，３
０４．　Ｐ型絶縁領域、１０５．３０５．　Ｐ型ウェル
領域、１０６，３０６　；ゲート酸化膜、１０７，３０
７．　Ｐ型ベース領域、１０８．３０８　；エミッタ領
域、１１０，３１０　；ゲート電極、　１１１，３１１
：エミッタ電極、１１２，３１２；　Ｎ型拡散層、１１
３゜３１３、Ｐ型拡散層、１１４，１１９，３１４　、
シリコン酸化膜、１１７，１１８　、ゲート電８！！（
上層〉、１２０，３１５　。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板にバイポーラ素子とＣＭＯＳ素子とが
   形成されたＢｉ−ＣＭＯＳ半導体装置において、ＣＭＯ
   Ｓ素子のゲート電極が絶縁物を介して配設された下層と
   上層の２層構造で形成され、バイポーラ素子の少なくと
   もエミッタ電極と前記ＣＭＯＳ素子の上層ゲート電極と
   は、同一の材質及び膜厚の多結晶シリコンで形成されて
   いることを特徴とするＢｉ−ＣＭＯＳ半導体装置。
2. （２）前記ＣＭＯＳ素子の下層ゲート電極は多結晶シリ
   コンで形成されており、上層ゲート電極及びバイポーラ
   素子のエミッタ電極も同一の多結晶シリコンで形成され
   ており、上層ゲート電極及びバイポーラ素子のエミッタ
   電極を構成する多結晶シリコンの膜厚は、少なくとも前
   記ＣＭＯＳ素子の下層ゲート電極を構成する多結晶シリ
   コンの膜厚よりも薄いことを特徴とする特許請求の範囲
   第１項に記載のＢｉ−ＣＭＯＳ半導体装置。
3. （３）前記バイポーラ素子のエミッタ電極とＣＭＯＳ素
   子の上層ゲート電極との少なくとも一部又は全部が、多
   結晶シリコンと高融点金属又は高融点金属化合物とで形
   成されていることを特徴とする特許請求の範囲第１項又
   は第２項に記載のＢｉ−ＣＭＯＳ半導体装置。