JPH01108760A - 半導体装置 - Google Patents
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- JPH01108760A JPH01108760A JP26728787A JP26728787A JPH01108760A JP H01108760 A JPH01108760 A JP H01108760A JP 26728787 A JP26728787 A JP 26728787A JP 26728787 A JP26728787 A JP 26728787A JP H01108760 A JPH01108760 A JP H01108760A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラ素子と０Ｍ
０８素子を向−半導体基板に形成するいわゆるＢ ｉ
−ＭＯ８、Ｂ ｉ −ＣＭｏ ８半導体装置に関する。
０８素子を向−半導体基板に形成するいわゆるＢ ｉ
−ＭＯ８、Ｂ ｉ −ＣＭｏ ８半導体装置に関する。
従来のＢ ｉ −ＣＭｏ ８半導体装置の構造並びにそ
の製造方法を第３図（ａ）〜（Ｃ）ｔ−参照しながら説
明する。
の製造方法を第３図（ａ）〜（Ｃ）ｔ−参照しながら説
明する。
第３図（１）Ｋ示すようにＰ娶基板３００ＫＮ”ｊｌ込
み領域３０１とＰ＋Ｉｊｉ込み領域３０２を形成し、次
いで−゛板３００上にＮ型エピタキシャル層３０３’ｉ
成長する。次にバイポーラ・トランジスター（以下、Ｂ
ｉ ｐＴＲト省略） Ｒ子相互及ヒＭ ０８ トラン
ジスター（以下、ＭＯ８ＴＲと省略）とを電気的に絶縁
分離するために前記Ｐ型基板３００に達する絶縁領域３
０４、ＮｃｈＭＯ８ＴＲｔ−形ＪＥＴ、６７ｔｊ６に前
記ＩＪｊｌ基板３００に達するＰ型ウェル領域３０５を
形成する０次に耐酸化性膜をマスクに選択酸化を行う事
で各トランジスター領域を形成する。
み領域３０１とＰ＋Ｉｊｉ込み領域３０２を形成し、次
いで−゛板３００上にＮ型エピタキシャル層３０３’ｉ
成長する。次にバイポーラ・トランジスター（以下、Ｂ
ｉ ｐＴＲト省略） Ｒ子相互及ヒＭ ０８ トラン
ジスター（以下、ＭＯ８ＴＲと省略）とを電気的に絶縁
分離するために前記Ｐ型基板３００に達する絶縁領域３
０４、ＮｃｈＭＯ８ＴＲｔ−形ＪＥＴ、６７ｔｊ６に前
記ＩＪｊｌ基板３００に達するＰ型ウェル領域３０５を
形成する０次に耐酸化性膜をマスクに選択酸化を行う事
で各トランジスター領域を形成する。
次に、第３図（ｂＪに示すように、前記耐酸化性膜を除
去し、所望のゲート酸化ＩＩＩ！３０６を形成する。
去し、所望のゲート酸化ＩＩＩ！３０６を形成する。
次−で、必要に応じてＭＯ８ＴＲのスレシュホルト電圧
を制御するためにイオン打込み法により基板濃度をコン
トロールする。又、ＢｉｐＴＲのｐＨペース領域３０７
を形成する０次ＫＢｉｐＴＲのエミッタ領域３０８を形
成するため前記酸化Ｊ１！３０６を７オトレジストをマ
スクに選択エツチングする。
を制御するためにイオン打込み法により基板濃度をコン
トロールする。又、ＢｉｐＴＲのｐＨペース領域３０７
を形成する０次ＫＢｉｐＴＲのエミッタ領域３０８を形
成するため前記酸化Ｊ１！３０６を７オトレジストをマ
スクに選択エツチングする。
次−で基板全面に多結晶シリコンを被着し、前記多結晶
シリコンに熱拡散法等によシＮ型となる不純物を添加す
ることで前記ＢｉｐＴＲのエミッタ領域３０８を形成す
る。この際同時にＭＯ８Ｔ凡のゲート電極３１０部の抵
抗を小さくする。次に７オトレジストをマスクに前記多
結晶シリコンを選択エツチングすることでゲート電極３
１０及びＢｉｐＴＲのエミッタ電極３１）を形成する。
シリコンに熱拡散法等によシＮ型となる不純物を添加す
ることで前記ＢｉｐＴＲのエミッタ領域３０８を形成す
る。この際同時にＭＯ８Ｔ凡のゲート電極３１０部の抵
抗を小さくする。次に７オトレジストをマスクに前記多
結晶シリコンを選択エツチングすることでゲート電極３
１０及びＢｉｐＴＲのエミッタ電極３１）を形成する。
尚、この際必要に応じてＢｉｐＴＲのエミッタ領域３０
８・エミッタ電極３１）ｔ−形成する要領でコレクタＮ
。
８・エミッタ電極３１）ｔ−形成する要領でコレクタＮ
。
領域・コレクタ電極を形成出来る。
次に、第３図（ＣＪに示すように次に例えばアルミニウ
ムをマスクにイオン打込み法によシネ細物砒素を打込み
ＮｃｈＴＲのソース・ドレインに？＃ ３１２が、又不
純物ホウ素を打込みＰｃｈＴＲのソース・ドレイン拡散
８３１３が、形成出来る。不純物ホウ素を打込む際Ｂｉ
ｐＴＲのエミッタ領域部以外のペース部に打込むことで
抵抗を小さくすることが出来る０次に不純物リンを含ん
だシリコン酸化層３１４を被着し、素子相互を接続する
ための開孔窓を該シリコン酸化層３１４に形成する０次
−で蒸着法等でシリコンを含んだアルミニウムを被着し
、素子相互ｔ−接続する配線層３１５ｔ−形成する。
ムをマスクにイオン打込み法によシネ細物砒素を打込み
ＮｃｈＴＲのソース・ドレインに？＃ ３１２が、又不
純物ホウ素を打込みＰｃｈＴＲのソース・ドレイン拡散
８３１３が、形成出来る。不純物ホウ素を打込む際Ｂｉ
ｐＴＲのエミッタ領域部以外のペース部に打込むことで
抵抗を小さくすることが出来る０次に不純物リンを含ん
だシリコン酸化層３１４を被着し、素子相互を接続する
ための開孔窓を該シリコン酸化層３１４に形成する０次
−で蒸着法等でシリコンを含んだアルミニウムを被着し
、素子相互ｔ−接続する配線層３１５ｔ−形成する。
次に、各電極と前記配線層３１ｓｔ−オーム接続させる
ため、例えば４５０℃２０分程度の熱処理を施し、Ｂｉ
−ＣＭ０８半導体装置を完成させる。尚、必要に応じて
更に上層配線も形成出来る。
ため、例えば４５０℃２０分程度の熱処理を施し、Ｂｉ
−ＣＭ０８半導体装置を完成させる。尚、必要に応じて
更に上層配線も形成出来る。
上述した従来のＢｉ−ＣＭ０８半導体装置に於μて、Ｂ
ｉｐＴＲのニオツタ電極とＭＯ８Ｔ几のゲート電極は、
向−被着膜である多結晶シリコノで構属される。且つＢ
ｉｐＴＲのエミッタ領域は、前記多結晶シリコンにＮ型
となる不純物を添加し形成されると同時にＭＯ８ＴＲの
ゲート電極の抵抗値をも小さくする効果を持たせである
。従りてＢｉｐＴＲとＭＯ８ＴＲの特性は、同一工程で
造）込まれることになるので前記多結晶シリコンに添加
されるＮｌとなる不純物あるーは拡散条件に大きく依存
する。
ｉｐＴＲのニオツタ電極とＭＯ８Ｔ几のゲート電極は、
向−被着膜である多結晶シリコノで構属される。且つＢ
ｉｐＴＲのエミッタ領域は、前記多結晶シリコンにＮ型
となる不純物を添加し形成されると同時にＭＯ８ＴＲの
ゲート電極の抵抗値をも小さくする効果を持たせである
。従りてＢｉｐＴＲとＭＯ８ＴＲの特性は、同一工程で
造）込まれることになるので前記多結晶シリコンに添加
されるＮｌとなる不純物あるーは拡散条件に大きく依存
する。
例えば、不純物がリンで熱拡散９５０℃２０分行う場合
、ＭＯ８ＴＲのゲート電極の抵抗値は１０Ω／口程度と
小さくなるが、ＢｉｐＴＲのペース・エミッタ接合線、
α５程度にもなるためコレクタ・ベース接合をα７〜α
８μｍ程度に深くせざるを得ずＢｉｐＴＲの高周波特性
が悪ｉものしか作る事が出来な−。
、ＭＯ８ＴＲのゲート電極の抵抗値は１０Ω／口程度と
小さくなるが、ＢｉｐＴＲのペース・エミッタ接合線、
α５程度にもなるためコレクタ・ベース接合をα７〜α
８μｍ程度に深くせざるを得ずＢｉｐＴＲの高周波特性
が悪ｉものしか作る事が出来な−。
一方、熱拡散温度を８５０〜９００℃と低温にした場合
、ある程度の高周波特性を改善出来るが多結晶シリコン
の層抵抗は、５０〜８０Ω／口と高くなってしまい結局
前述とは逆にＭＯ８ＴＢ−特性を悪くする。
、ある程度の高周波特性を改善出来るが多結晶シリコン
の層抵抗は、５０〜８０Ω／口と高くなってしまい結局
前述とは逆にＭＯ８ＴＢ−特性を悪くする。
即ち、ＢｉｐＴＲとＭＯ８ＴＲ共に高性能化出来ないと
言う欠点を持って−た。
言う欠点を持って−た。
又、シリコン基板ある埴は多結晶シリコンと配線層のア
ルミニウムをオーム接続するためには、熱処理等によシ
リコン基板とアルミニウムを合金化させる必要がある。
ルミニウムをオーム接続するためには、熱処理等によシ
リコン基板とアルミニウムを合金化させる必要がある。
この過程においてアルミニウム配線層にシリコンが拡散
し、再結晶化することは周知の事である。この再結晶化
によるシリコンの大きさは、１〜２μｍにも達すること
があシ、特にＮ型化されたシリコン／多結晶シリコン部
分で顕著である。
し、再結晶化することは周知の事である。この再結晶化
によるシリコンの大きさは、１〜２μｍにも達すること
があシ、特にＮ型化されたシリコン／多結晶シリコン部
分で顕著である。
近年、高密度・高集積化される半導体装置に於いては、
前記電極数シ出し窓や下層・上層配線の接続用開孔窓の
サイズを小さくすることが望まれて−る。しかしながら
上述した様に前記開孔窓等のサイズを１０μｍ以下とし
た場合には、オーム接続された電極部分とアルミニウム
配線層接触部分の接触抵抗値が増加し、つ−には導通不
良を起こす欠点をもって―た。又、高性能化の観点ネら
よシ優れた素子特性が求められ、ＭＯ８ＴＨのソース・
ドレイン拡散層の抵抗値やゲート電極の抵抗値の低減す
ることが望まれて−る。ソース・ドレイン拡散層の抵抗
値社、該拡散層を形成するために半導体基板に添加する
不純物濃度ｔ−高める事や熱処理温度の高温化や長時間
化等によ〕低減可能だが、これ社員時に横方向への拡散
も大きくなシソース・ドレイン間の耐圧がパンチスルー
によル低下する事とな夛太−ゲート長のものしか作れな
りｈ事になシ優れた素子特性を得る事が出来な一欠点を
持って−た。
前記電極数シ出し窓や下層・上層配線の接続用開孔窓の
サイズを小さくすることが望まれて−る。しかしながら
上述した様に前記開孔窓等のサイズを１０μｍ以下とし
た場合には、オーム接続された電極部分とアルミニウム
配線層接触部分の接触抵抗値が増加し、つ−には導通不
良を起こす欠点をもって―た。又、高性能化の観点ネら
よシ優れた素子特性が求められ、ＭＯ８ＴＨのソース・
ドレイン拡散層の抵抗値やゲート電極の抵抗値の低減す
ることが望まれて−る。ソース・ドレイン拡散層の抵抗
値社、該拡散層を形成するために半導体基板に添加する
不純物濃度ｔ−高める事や熱処理温度の高温化や長時間
化等によ〕低減可能だが、これ社員時に横方向への拡散
も大きくなシソース・ドレイン間の耐圧がパンチスルー
によル低下する事とな夛太−ゲート長のものしか作れな
りｈ事になシ優れた素子特性を得る事が出来な一欠点を
持って−た。
本発明の目的は、ＢｉｐＴＲとＭＯ８ＴＲの有する各々
の特性を犠牲にすることな（、ＭＯ８ＴＲのソース・ド
レイン拡散層及びゲート電極の抵抗値の低減され、且つ
高密度、高集積度、高性能な半導体装置を提供すること
にある。
の特性を犠牲にすることな（、ＭＯ８ＴＲのソース・ド
レイン拡散層及びゲート電極の抵抗値の低減され、且つ
高密度、高集積度、高性能な半導体装置を提供すること
にある。
本発明の半導体装置は、半導体基板にＣＭＯｆ９素子の
ゲート電極とバイポーラ・トランジスターの少なくとも
エミッタ電極が絶縁層によりて分離され、少なくともバ
イポーラ・トランジスターのペース電極数シ出し窓とＣ
ＭＯＳ素子のソース・ドレイン・ゲート電極数シ出し窓
が前記絶縁層に開口・形成された半導体装置に於ｉて、
前記−ＣＭＯＳ素子のゲート電極及びバイポーラ・トラ
ンジスターのエミッタ電極が多結晶シリコンであり、か
つ添加された不純物が異なり、前記絶ｇ＆族上に形成さ
れる各電極数ル出し開口部分及びエミッタ電極部がセル
ファライン的に高融点金属もしくは高融点金属化合物で
構成されていることを特徴として−る。
ゲート電極とバイポーラ・トランジスターの少なくとも
エミッタ電極が絶縁層によりて分離され、少なくともバ
イポーラ・トランジスターのペース電極数シ出し窓とＣ
ＭＯＳ素子のソース・ドレイン・ゲート電極数シ出し窓
が前記絶縁層に開口・形成された半導体装置に於ｉて、
前記−ＣＭＯＳ素子のゲート電極及びバイポーラ・トラ
ンジスターのエミッタ電極が多結晶シリコンであり、か
つ添加された不純物が異なり、前記絶ｇ＆族上に形成さ
れる各電極数ル出し開口部分及びエミッタ電極部がセル
ファライン的に高融点金属もしくは高融点金属化合物で
構成されていることを特徴として−る。
従りて、本発明による半導体装置１ｄ、、Ｂｉｐ ＴＢ
とＭＯ８ＴＲの有する各々の特性を犠牲にすることなく
、更ＫＭＯ８ＴＲのソース・ドレイン・ゲート電極は、
高融点金属もしくは高融点金属化合物で構成されるので
抵抗値が小さめので素子特性のよシ優れたものとするこ
とができ、高密度、高集積度、高性能な半導体装置が得
られる。
とＭＯ８ＴＲの有する各々の特性を犠牲にすることなく
、更ＫＭＯ８ＴＲのソース・ドレイン・ゲート電極は、
高融点金属もしくは高融点金属化合物で構成されるので
抵抗値が小さめので素子特性のよシ優れたものとするこ
とができ、高密度、高集積度、高性能な半導体装置が得
られる。
次に、本発明について図面を参照しながら説明する。第
１図（ａ）〜（Ｃ）は、本発明の第１の実施例の縦断面
図である。各トランジスター領域を形成する工程までは
、従来例第３図（ａＪと同じでちゃ省略する。
１図（ａ）〜（Ｃ）は、本発明の第１の実施例の縦断面
図である。各トランジスター領域を形成する工程までは
、従来例第３図（ａＪと同じでちゃ省略する。
次に、第１図（ａ）に示すように、前記耐酸化性膜を除
去し、所望のゲート酸化膜１０６を形成する。
去し、所望のゲート酸化膜１０６を形成する。
次いで、必要に応じてＭＯ８ＴＲのスレシュホルト電圧
を制御するためにイオン打込み法によシ基板濃度をコン
トロールする。又、ＢｉｐＴ几のＰ型ベース領域１０７
ｔ−形成する。次いでＭＯａＴ＆の下層ゲート電極とな
る多結晶シリコンを例えば恥■λの膜厚に被着し、該多
結晶シリコンに熱拡散法等によ〕９５０℃２０分間不純
物リンを添加しＭＯ８ＴＲの下層ゲート電極１）０部の
抵抗をおよそ加Ω／口程度に小さくする。次に、フォト
レジストをマスクに前記多結晶シリフ７を選択エツチン
グして下層ゲート電極１）０ｔ−形成する。次にアルミ
ニウムをマスクに不純物砒素をイオン打込み法にょシ打
込みＮｃｈＴＲのソース・ドレイン拡散層１）２ｔ−形
成し、次いでアルミニウムをマスクに不純物ホウ素をイ
オン打込み法によシ打込みＰｃｈＴＲのソース・ドレイ
ン拡散層１）３ｔ−形成する。
を制御するためにイオン打込み法によシ基板濃度をコン
トロールする。又、ＢｉｐＴ几のＰ型ベース領域１０７
ｔ−形成する。次いでＭＯａＴ＆の下層ゲート電極とな
る多結晶シリコンを例えば恥■λの膜厚に被着し、該多
結晶シリコンに熱拡散法等によ〕９５０℃２０分間不純
物リンを添加しＭＯ８ＴＲの下層ゲート電極１）０部の
抵抗をおよそ加Ω／口程度に小さくする。次に、フォト
レジストをマスクに前記多結晶シリフ７を選択エツチン
グして下層ゲート電極１）０ｔ−形成する。次にアルミ
ニウムをマスクに不純物砒素をイオン打込み法にょシ打
込みＮｃｈＴＲのソース・ドレイン拡散層１）２ｔ−形
成し、次いでアルミニウムをマスクに不純物ホウ素をイ
オン打込み法によシ打込みＰｃｈＴＲのソース・ドレイ
ン拡散層１）３ｔ−形成する。
不純物ホウ素を打込む際ＢｉｐＴＲのエミッタ領域部以
外のペース領域の一部にもホウ素をイオン打込むことで
ペース抵抗を小さくすることが出来る。
外のペース領域の一部にもホウ素をイオン打込むことで
ペース抵抗を小さくすることが出来る。
次に、第１ｒＩＡ（ｂ）に示すように、基板全面に絶縁
物例えば気相成長法等でシリコ／酸化膜１）４を被着し
、ＢｉｐＴＲのエミッタ電極となる開口窓を該シリコン
酸化層１）４に開孔する０次−で厚さ２０００大の多結
晶シリコンを被着し、ＢｉｐＴＲのエミッタ電極を所望
のパターンで選択エッチング・形成する。次にアルミニ
ウムをマスクに不純物砒素をイオン打込み法によシ打込
み、ＢｉｐＴＲのエミッタ１）１電極多結晶シリコンに
添加し、アニールによ［ＢｉｐＴＲのエミッタ領域１０
８を形成する。
物例えば気相成長法等でシリコ／酸化膜１）４を被着し
、ＢｉｐＴＲのエミッタ電極となる開口窓を該シリコン
酸化層１）４に開孔する０次−で厚さ２０００大の多結
晶シリコンを被着し、ＢｉｐＴＲのエミッタ電極を所望
のパターンで選択エッチング・形成する。次にアルミニ
ウムをマスクに不純物砒素をイオン打込み法によシ打込
み、ＢｉｐＴＲのエミッタ１）１電極多結晶シリコンに
添加し、アニールによ［ＢｉｐＴＲのエミッタ領域１０
８を形成する。
次に、第１図（Ｃ）に示すように、バイポーラトランジ
スターのペース・コレクタ、ＭＯＩＴＲのソース・ドレ
イン・ゲート等の素子相互を接続するための開孔窓を前
記シリコン酸化ａ１）４に形成する０次いで蒸着法等で
基板全体におよそ３００λ程度の薄−白金を蒸着法等に
よシ被着し、６００℃２０分間の熱処理を行−１前記開
孔窓部分及びエミッタ電極に白金シリサイド１）５をセ
ルファライン的に形成する。形成される白金シリサイド
１）５の層抵抗は、基板に被着される白金膜厚やシリサ
イド化する時の温度等の形成条件によプ多少異なるが、
およそ７Ω／ロ前後の値となる。尚、未反応の白金は７
０〜８０℃の王水水溶液中に浸すことで除去出来る。
スターのペース・コレクタ、ＭＯＩＴＲのソース・ドレ
イン・ゲート等の素子相互を接続するための開孔窓を前
記シリコン酸化ａ１）４に形成する０次いで蒸着法等で
基板全体におよそ３００λ程度の薄−白金を蒸着法等に
よシ被着し、６００℃２０分間の熱処理を行−１前記開
孔窓部分及びエミッタ電極に白金シリサイド１）５をセ
ルファライン的に形成する。形成される白金シリサイド
１）５の層抵抗は、基板に被着される白金膜厚やシリサ
イド化する時の温度等の形成条件によプ多少異なるが、
およそ７Ω／ロ前後の値となる。尚、未反応の白金は７
０〜８０℃の王水水溶液中に浸すことで除去出来る。
次−で、アルミニウムを被着し、素子相互を接続する配
線層１）６ｔ”形成する。
線層１）６ｔ”形成する。
次に、各電極と前記配線層１）ｆｌオーム接続させるた
め、例えば４５０℃２０分程度の熱処理を施す事でよシ
熱的に安定な白金アルミ合金物を形成する。Ｂｉ−ＣＭ
Ｏ８半導体装置を光取させる。尚、必要に応じて前記白
金シリサイド１）５と前記アルミニウム配線層１）６間
にバリアーメタル層、例えば膜厚１５００Ａ程度のチタ
ン／りｙゲスタンを形成しても良−し、更に上層の配線
層等（図示せず）の形成も出来る。ＭＯ８ＴＲのソース
・ドレイン電極取）出し部分の抵抗値は、層抵抗７Ω／
口と小さくする事が出来る。
め、例えば４５０℃２０分程度の熱処理を施す事でよシ
熱的に安定な白金アルミ合金物を形成する。Ｂｉ−ＣＭ
Ｏ８半導体装置を光取させる。尚、必要に応じて前記白
金シリサイド１）５と前記アルミニウム配線層１）６間
にバリアーメタル層、例えば膜厚１５００Ａ程度のチタ
ン／りｙゲスタンを形成しても良−し、更に上層の配線
層等（図示せず）の形成も出来る。ＭＯ８ＴＲのソース
・ドレイン電極取）出し部分の抵抗値は、層抵抗７Ω／
口と小さくする事が出来る。
以上、説明したように本発明の第１の実施例においては
、ＢｉｐＴＲとＭＯ８ＴＲの有する各々の特性を犠牲に
することなく、又特別な製造工程を必要とせずにＭＯ８
ＴＨのソース・ドレイン電極取り出し部分の抵抗値を小
さく出来る。
、ＢｉｐＴＲとＭＯ８ＴＲの有する各々の特性を犠牲に
することなく、又特別な製造工程を必要とせずにＭＯ８
ＴＨのソース・ドレイン電極取り出し部分の抵抗値を小
さく出来る。
第２図は、本発明の第２の実施例の縦断面図である。第
２の実施例に於φても本発明の第１の実施例における第
１図（Ｌｌに至る工程は、同じであり省略する。
２の実施例に於φても本発明の第１の実施例における第
１図（Ｌｌに至る工程は、同じであり省略する。
次に、第２図に示すように、ＭＯ８ＴＨのソース・ドレ
イン電極取）出し窓及びゲート電極部分をセルファライ
的に、又、ＢｉｐＴＲのベース囃コレクタ電極取シ出し
窓を該シリコノ酸化ａ１）４に開孔形成する。
イン電極取）出し窓及びゲート電極部分をセルファライ
的に、又、ＢｉｐＴＲのベース囃コレクタ電極取シ出し
窓を該シリコノ酸化ａ１）４に開孔形成する。
久−で、第１の実施例と同様に基板全体におよそ３００
Ａ程度の薄−白金を蒸着法等によシ被着し、６００℃２
０分間の熱処理を行い、エミッタ電極及び前記開孔窓部
分に白金シリサイド２）５ｔ−セルファライン的におよ
そ７Ω／日前後の値に形成する。
Ａ程度の薄−白金を蒸着法等によシ被着し、６００℃２
０分間の熱処理を行い、エミッタ電極及び前記開孔窓部
分に白金シリサイド２）５ｔ−セルファライン的におよ
そ７Ω／日前後の値に形成する。
次に、不純物リンを含んだシリコン酸化層２）６を被着
し、ＭＯ８ＴＲとＢｉｐＴ凡等素子相互を接続するため
の開孔窓を前記シリコン酸化層２）６に形成する。
し、ＭＯ８ＴＲとＢｉｐＴ凡等素子相互を接続するため
の開孔窓を前記シリコン酸化層２）６に形成する。
次いで、蒸着法等でアルミニウムを被着し、素子相互を
接続する配線層２）７全形成する０次に４５０℃２０分
程度の熱処理を行−１各電極と配線層２）７ｔ−オーム
接続させる。この熱処理によシ熱的に安定な白金アルミ
合金物を形成する。
接続する配線層２）７全形成する０次に４５０℃２０分
程度の熱処理を行−１各電極と配線層２）７ｔ−オーム
接続させる。この熱処理によシ熱的に安定な白金アルミ
合金物を形成する。
更に、上層の配線層等（図示せず）ｔ−形成してＢｉ−
ＣＭＯ８半導体装置を光取させる。本発明の第２の実施
例に於いて、ＭＯ８ＴＲのゲート電極が、白金シリサイ
ド化されている分抵抗値は、本発明の第１の実施例に比
べ小さく出来る点、及びＭＯ８ＴＲのソース・ドレイン
電極取）出し窓とゲート電極部分をセル７アライ的に開
口する点で第１の実施例と比べ有利である。又、第２の
実施例に於いても第１の実施例と同様に白金シリサイド
２）６と前記アルミニウム配線層２）７間にバリアーメ
タル層（チタン／タングスタン）を形成しても良い。
ＣＭＯ８半導体装置を光取させる。本発明の第２の実施
例に於いて、ＭＯ８ＴＲのゲート電極が、白金シリサイ
ド化されている分抵抗値は、本発明の第１の実施例に比
べ小さく出来る点、及びＭＯ８ＴＲのソース・ドレイン
電極取）出し窓とゲート電極部分をセル７アライ的に開
口する点で第１の実施例と比べ有利である。又、第２の
実施例に於いても第１の実施例と同様に白金シリサイド
２）６と前記アルミニウム配線層２）７間にバリアーメ
タル層（チタン／タングスタン）を形成しても良い。
尚、実施例に於いて、白金シリサイドで説明をしたが、
白金シリサイドの換シにチタン／タングステン／モリブ
デン等の所謂高融点金属あるいはこれらの高融点金属シ
リサイドを選択成長させるか、又は、チタン／窒化チタ
ンで代用出来るのは言うまでもない。
白金シリサイドの換シにチタン／タングステン／モリブ
デン等の所謂高融点金属あるいはこれらの高融点金属シ
リサイドを選択成長させるか、又は、チタン／窒化チタ
ンで代用出来るのは言うまでもない。
又、半導体基板に金属−半導体ダイオードを組込む場合
に於いて、該金属−半導体ダイオードを構成する材質を
前記各電極数シ出し開口部分及びエミッタ電極部を構成
する同一材質とする事でよシ優れた効果が得られる。
に於いて、該金属−半導体ダイオードを構成する材質を
前記各電極数シ出し開口部分及びエミッタ電極部を構成
する同一材質とする事でよシ優れた効果が得られる。
以上説明したように本発明によれば、ＢｉｐＴＲとＭＯ
，９Ｔ几の特性を決定する工程を分離すること ゛でＢ
ｉｐＴＲとＭＯ８Ｔ凡各々の特性が犠牲にならないので
Ｂ ｉ ｐ ＴＲとＭＯ８ＴＲ個々の特性を生かした高
密度・高速度・低消費電力を有するＢ ｉ −ＣＭＯ８
半導体装置を作ることが可能となる。
，９Ｔ几の特性を決定する工程を分離すること ゛でＢ
ｉｐＴＲとＭＯ８Ｔ凡各々の特性が犠牲にならないので
Ｂ ｉ ｐ ＴＲとＭＯ８ＴＲ個々の特性を生かした高
密度・高速度・低消費電力を有するＢ ｉ −ＣＭＯ８
半導体装置を作ることが可能となる。
又、素子電極と配線層の接続部分が、熱的に安定な合金
層となっているので素子電極取り出し窓の大きさは、２
．．０μｍ以下とすることが出来る。
層となっているので素子電極取り出し窓の大きさは、２
．．０μｍ以下とすることが出来る。
第１図１８）〜（ＣＪは本発明の第一の実施例の構造並
びにその製造方法を説明するために工程順に示した素子
の縦断面図、第２図は本発明の第二の実施例の縦断面図
、第３図（ａ）〜（Ｃ）は従来例の構造並びにその製造
方法を説明するために工程順に示し九Ｂ ｉ −ＣＭＯ
Ｓ半導体素子の縦断面図である。 １００．３００・・・半導体基板、１０１，３０１・・
・Ｎ１已み領域、１０２，３０２・・・Ｐ１込み領域、
１０３．３０３・・・Ｎ型エピタキシャル層、１０４゜
３０４・・・Ｐ型絶縁領域、１０５，３０５・・・Ｐ型
りエル領域、１０６，３０６・・・ゲート酸化層、１０
７゜３０７・・・Ｐ型ベース領域、１０８，３０８・・
・エミッタ領域、１）０，３１０・・・ゲート電極、１
）１゜３１）・・・エミッタ電極、１）２．３１２・・
・Ｎ型拡散領域、１）３，３１３・・・Ｐ型拡散領域、
１）４゜２）６．３１４・・・シリコン酸化膜、１）６
、２）７ 。 ３１５・・・アルミニウム、１）５，２）５・・・白金
シリサイド。 代理人 弁理士 内 原 晋 箔１図 ２４り：白金シリサイド 乙ｒ−シリ］シ醍イヒ１（２
）７：アルミニウム翫９１）暫 躬Ｚ図
びにその製造方法を説明するために工程順に示した素子
の縦断面図、第２図は本発明の第二の実施例の縦断面図
、第３図（ａ）〜（Ｃ）は従来例の構造並びにその製造
方法を説明するために工程順に示し九Ｂ ｉ −ＣＭＯ
Ｓ半導体素子の縦断面図である。 １００．３００・・・半導体基板、１０１，３０１・・
・Ｎ１已み領域、１０２，３０２・・・Ｐ１込み領域、
１０３．３０３・・・Ｎ型エピタキシャル層、１０４゜
３０４・・・Ｐ型絶縁領域、１０５，３０５・・・Ｐ型
りエル領域、１０６，３０６・・・ゲート酸化層、１０
７゜３０７・・・Ｐ型ベース領域、１０８，３０８・・
・エミッタ領域、１）０，３１０・・・ゲート電極、１
）１゜３１）・・・エミッタ電極、１）２．３１２・・
・Ｎ型拡散領域、１）３，３１３・・・Ｐ型拡散領域、
１）４゜２）６．３１４・・・シリコン酸化膜、１）６
、２）７ 。 ３１５・・・アルミニウム、１）５，２）５・・・白金
シリサイド。 代理人 弁理士 内 原 晋 箔１図 ２４り：白金シリサイド 乙ｒ−シリ］シ醍イヒ１（２
）７：アルミニウム翫９１）暫 躬Ｚ図
Claims (3)
- （１）半導体基板にＣＭＯＳ素子のゲート電極とバイポ
ーラ・トランジスターの少なくともエミッタ電極が絶縁
膜によりて分離され、少なくともバイポーラ・トランジ
スターのベース電極取り出し窓とＣＭＯＳ素子のソース
・ドレイン・ゲート電極取り出し窓が前記絶縁膜に開口
・形成された半導体装置に於いて、前記ＣＭＯＳ素子の
ゲート電極及びバイポーラ・トランジスターのエミッタ
電極が多結晶シリコンであり、かつ添加された不純物が
異なり、前記絶縁膜上に形成される各電極取り出し開口
部分及びエミッタ電極部がセルファライン的に高融点金
属もしくは高融点金属化合物で構成されていることを特
徴とする半導体装置。 - （２）前記絶縁膜上に形成されるＣＭＯＳ素子のソース
・ドレイン電極取り出し開口部分がセルファラインで形
成され、且つゲート電極部上を覆っている前記絶縁膜が
該ゲート電極に沿ってセルファライン的に除去されてい
る事を特徴とする特許請求の範囲第（１）項に記載の半
導体装置。 - （３）前記半導体基板に金属−半導体ダイオードが形成
され該金属−半導体ダイオードを構成する材質の一部分
が、前記各電極取り出し開口部分及びエミッタ電極部を
構成する材質を含んでいることを特徴とする特許請求の
範囲第（１）項及び第（２）項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267287A JPH0666423B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267287A JPH0666423B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108760A true JPH01108760A (ja) | 1989-04-26 |
| JPH0666423B2 JPH0666423B2 (ja) | 1994-08-24 |
Family
ID=17442734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267287A Expired - Fee Related JPH0666423B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666423B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS60163452A (ja) * | 1984-01-16 | 1985-08-26 | テキサス インスツルメンツ インコーポレイテツド | バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法 |
-
1987
- 1987-10-21 JP JP62267287A patent/JPH0666423B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS60163452A (ja) * | 1984-01-16 | 1985-08-26 | テキサス インスツルメンツ インコーポレイテツド | バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666423B2 (ja) | 1994-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |