JPH0666423B2 - 半導体装置 - Google Patents
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- JPH0666423B2 JPH0666423B2 JP62267287A JP26728787A JPH0666423B2 JP H0666423 B2 JPH0666423 B2 JP H0666423B2 JP 62267287 A JP62267287 A JP 62267287A JP 26728787 A JP26728787 A JP 26728787A JP H0666423 B2 JPH0666423 B2 JP H0666423B2
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000012535 impurity Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 238000000605 extraction Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 206010010144 Completed suicide Diseases 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- 238000000034 method Methods 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 7
- 229910021339 platinum silicide Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- GIGQFSYNIXPBCE-UHFFFAOYSA-N alumane;platinum Chemical compound [AlH3].[Pt] GIGQFSYNIXPBCE-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にバイポーラ素子とCMOS
素子を同一半導体基板に形成するいわゆるBi−MOS,Bi−
CMOS半導体装置に関する。
素子を同一半導体基板に形成するいわゆるBi−MOS,Bi−
CMOS半導体装置に関する。
従来のBi−CMOS半導体装置の構造並びにその製造方法を
第３図（ａ）〜（ｃ）を参照しながら説明する。第３図
（ａ）に示すようにＰ型基板300にN+埋込み領域301とP+
埋込み領域302を形成し、次いで基板300上にＮ型エピタ
キシャル層303を成長する。次にバイポーラ・トランジ
スター（以下、BipTRと省略）素子相互及びMOSトランジ
スター（以下、MOS TRと省略）とを電気的に絶縁分離
するために前記Ｐ型基板300に達する絶縁領域304、NchM
OS TRを形成するために前記Ｐ型基板300に達するＰ型
ウェル領域305を形成する。次に耐酸化性膜をマスクに
選択酸化を行う事で各トランジスター領域を形成する。
第３図（ａ）〜（ｃ）を参照しながら説明する。第３図
（ａ）に示すようにＰ型基板300にN+埋込み領域301とP+
埋込み領域302を形成し、次いで基板300上にＮ型エピタ
キシャル層303を成長する。次にバイポーラ・トランジ
スター（以下、BipTRと省略）素子相互及びMOSトランジ
スター（以下、MOS TRと省略）とを電気的に絶縁分離
するために前記Ｐ型基板300に達する絶縁領域304、NchM
OS TRを形成するために前記Ｐ型基板300に達するＰ型
ウェル領域305を形成する。次に耐酸化性膜をマスクに
選択酸化を行う事で各トランジスター領域を形成する。
次に、第３図（ｂ）に示すように、前記耐酸化性膜を除
去し、所望のゲート酸化膜306を形成する。次いで、必
要に応じてMOS TRのスレシュホルド電圧を制御するた
めにイオン打込み法により基板濃度をコントロールす
る。又、Bip TRのＰ型ベース領域307を形成する。次に
Bip TRのエミッタ領域308を形成するため前記酸化膜30
6をフォトレジストをマスクに選択エッチングする。次
いで基板全面に多結晶シリコンを被着し、前記多結晶シ
リコンに熱拡散法等によりＮ型となる不純物を添加する
ことで前記Bip TRのエミッタ領域308を形成する。この
際同時にMOS TRのゲート電極310部の抵抗を小さくす
る。次にフォトレジストをマスクに前記多結晶シリコン
を選択エッチングすることでゲート電極310及びBip TR
のエミッタ電極311を形成する。尚、この際必要に応じ
てBip TRのエミッタ領域308・エミッタ電極311を形成
する要領でコレクタN+領域・コレクタ電極を形成出来
る。
去し、所望のゲート酸化膜306を形成する。次いで、必
要に応じてMOS TRのスレシュホルド電圧を制御するた
めにイオン打込み法により基板濃度をコントロールす
る。又、Bip TRのＰ型ベース領域307を形成する。次に
Bip TRのエミッタ領域308を形成するため前記酸化膜30
6をフォトレジストをマスクに選択エッチングする。次
いで基板全面に多結晶シリコンを被着し、前記多結晶シ
リコンに熱拡散法等によりＮ型となる不純物を添加する
ことで前記Bip TRのエミッタ領域308を形成する。この
際同時にMOS TRのゲート電極310部の抵抗を小さくす
る。次にフォトレジストをマスクに前記多結晶シリコン
を選択エッチングすることでゲート電極310及びBip TR
のエミッタ電極311を形成する。尚、この際必要に応じ
てBip TRのエミッタ領域308・エミッタ電極311を形成
する要領でコレクタN+領域・コレクタ電極を形成出来
る。
次に，第３図（ｃ）に示すように次に例えばアルミニウ
ムをマスクにイオン打込み法により不純物砒素を打込み
Nch TRのソース・ドレイン拡散層312が、又不純物ホウ
素を打込みPch TRのソース・ドレイン拡散層313が、形
成出来る。不純物ホウ素を打込む際Bip TRのエミッタ
領域部以外のベース部に打込むことで抵抗を小さくする
ことが出来る。次に不純物リンを含んだシリコン酸化膜
314を被着し、素子相互を接続するための開孔窓を該シ
リコン酸化膜314に形成する。次いで蒸着法等でシリコ
ンを含んだアルミニウムを被着し、素子相互を接続する
配線層315を形成する。
ムをマスクにイオン打込み法により不純物砒素を打込み
Nch TRのソース・ドレイン拡散層312が、又不純物ホウ
素を打込みPch TRのソース・ドレイン拡散層313が、形
成出来る。不純物ホウ素を打込む際Bip TRのエミッタ
領域部以外のベース部に打込むことで抵抗を小さくする
ことが出来る。次に不純物リンを含んだシリコン酸化膜
314を被着し、素子相互を接続するための開孔窓を該シ
リコン酸化膜314に形成する。次いで蒸着法等でシリコ
ンを含んだアルミニウムを被着し、素子相互を接続する
配線層315を形成する。
次に、各電極と前記配線層315をオーム接続させるた
め、例えば450℃20分程度の熱処理を施し、Bi−CMOS半
導体装置を完成させる。尚、必要に応じて更に上層配線
も形成出来る。
め、例えば450℃20分程度の熱処理を施し、Bi−CMOS半
導体装置を完成させる。尚、必要に応じて更に上層配線
も形成出来る。
上述した従来のBi−CMOS半導体装置に於いて、Bip TR
のエミッタ電極とMOS TRのゲート電極は、同一被着膜
である多結晶シリコンで構成される。且つBip TRのエ
ミッタ領域は、前記多結晶シリコンにＮ型となる不純物
を添加し形成されると同時にMOS TRのゲート電極の抵
抗値をも小さくする効果を持たせてある。従ってBip T
RとMOS TRの特性は、同一工程で造り込まれることにな
るので前記多結晶シリコンに添加されるＮ型となる不純
物あるいは拡散条件に大きく依存する。例えば、不純物
がリンで熱拡散950℃20分行う場合、MOS TRのゲート電
極の抵抗値は10Ω／口程度と小さくなるが、Bip TRの
ベース・エミッタ接合は、0.5程度にもなるためコレク
タ・ベース接合を0.7〜0.8μｍ程度に深くせざるを得ず
Bip TRの高周波特性が悪いものしか作る事が出来な
い。
のエミッタ電極とMOS TRのゲート電極は、同一被着膜
である多結晶シリコンで構成される。且つBip TRのエ
ミッタ領域は、前記多結晶シリコンにＮ型となる不純物
を添加し形成されると同時にMOS TRのゲート電極の抵
抗値をも小さくする効果を持たせてある。従ってBip T
RとMOS TRの特性は、同一工程で造り込まれることにな
るので前記多結晶シリコンに添加されるＮ型となる不純
物あるいは拡散条件に大きく依存する。例えば、不純物
がリンで熱拡散950℃20分行う場合、MOS TRのゲート電
極の抵抗値は10Ω／口程度と小さくなるが、Bip TRの
ベース・エミッタ接合は、0.5程度にもなるためコレク
タ・ベース接合を0.7〜0.8μｍ程度に深くせざるを得ず
Bip TRの高周波特性が悪いものしか作る事が出来な
い。
一方、熱拡散温度を850〜900℃と低温にした場合、ある
程度の高周波特性を改善出来るが多結晶シリコンの層抵
抗は、50〜80Ω／口と高くなってしまい結局前述とは逆
にMOSTR特性を悪くする。
程度の高周波特性を改善出来るが多結晶シリコンの層抵
抗は、50〜80Ω／口と高くなってしまい結局前述とは逆
にMOSTR特性を悪くする。
即ち、Bip TRとMOS TR共に高性能化出来ないと言う欠
点を持っていた。
点を持っていた。
又、シリコン基板あるいは多結晶シリコンと配線層のア
ルミニウムをオーム接続するためには、熱処理等により
シリコン基板とアルミニウムを合金化させる必要があ
る。この過程においてアルミニウム配線層にシリコンが
拡散し、再結晶化することは周知の事である。この再結
晶化によるシリコンの大きさは、１〜２μｍにも達する
ことがあり、特にＮ型化されたシリコン／多結晶シリコ
ン部分で顕著である。
ルミニウムをオーム接続するためには、熱処理等により
シリコン基板とアルミニウムを合金化させる必要があ
る。この過程においてアルミニウム配線層にシリコンが
拡散し、再結晶化することは周知の事である。この再結
晶化によるシリコンの大きさは、１〜２μｍにも達する
ことがあり、特にＮ型化されたシリコン／多結晶シリコ
ン部分で顕著である。
近年、高密度・高集積化される半導体装置に於いては、
前記電極取り出し窓や下層・上層配線の接続用開孔窓の
サイズを小さくすることが望まれている。しかしながら
上述した様に前記開孔窓等のサイズを2.0μｍ以下とし
た場合には、オーム接続された電極部分とアルミニウム
配線層接触部分の接触抵抗値が増加し、ついには導通不
良を起こす欠点をもっていた。又、高性能化の観点から
より優れた素子特性が求められ、MOS TRのソース・
ドレイン拡散層の抵抗値やゲート電極の抵抗値の低減す
ることが望まれている。ソース・ドレイン拡散層の抵抗
値は、該拡散層を形成するために半導体基板に添加する
不純物濃度を高める事や熱処理温度の高温化や長時間化
等により低減可能だが、これは同時に横方向への拡散も
大きくなりソース・ドレイン間の耐圧がパンチスルーに
より低下する事となり太いゲート長のものしか作れない
事になり優れた素子特性を得る事が出来ない欠点を持っ
ていた。
前記電極取り出し窓や下層・上層配線の接続用開孔窓の
サイズを小さくすることが望まれている。しかしながら
上述した様に前記開孔窓等のサイズを2.0μｍ以下とし
た場合には、オーム接続された電極部分とアルミニウム
配線層接触部分の接触抵抗値が増加し、ついには導通不
良を起こす欠点をもっていた。又、高性能化の観点から
より優れた素子特性が求められ、MOS TRのソース・
ドレイン拡散層の抵抗値やゲート電極の抵抗値の低減す
ることが望まれている。ソース・ドレイン拡散層の抵抗
値は、該拡散層を形成するために半導体基板に添加する
不純物濃度を高める事や熱処理温度の高温化や長時間化
等により低減可能だが、これは同時に横方向への拡散も
大きくなりソース・ドレイン間の耐圧がパンチスルーに
より低下する事となり太いゲート長のものしか作れない
事になり優れた素子特性を得る事が出来ない欠点を持っ
ていた。
本発明の目的は、Bip TRとMOS TRの有する各々の特性
を犠牲にすることなく、MOS TRのソース・ドレイン拡
散層及びゲート電極の抵抗値の低減され、且つ高密度、
高集積度、高性能な半導体装置を生産性よく提供するこ
とにある。
を犠牲にすることなく、MOS TRのソース・ドレイン拡
散層及びゲート電極の抵抗値の低減され、且つ高密度、
高集積度、高性能な半導体装置を生産性よく提供するこ
とにある。
本発明の半導体装置は、半導体基板にCMOS素子のゲート
電極とバイポーラ・トランジスターの少なくともエミッ
タ電極が絶縁膜によって分離され、少なくともバイポー
ラ・トランジスターのベース電極取り出し窓とCMOS素子
のソース・ドレイン・ゲート電極取り出し窓が前記絶縁
膜に開口・形成された半導体装置に於いて、前記CMOS素
子のゲート電極及びバイポーラ・トランジスターのエミ
ッタ電極が多結晶シリコンであり，かつ添加された不純
物が異なり、前記絶縁膜上に形成される各電極取り出し
開口部分及びエミッタ電極部がセルフアライン的に高融
点金属もしくは高融点金属化合物で構成されていること
を特徴としている。
電極とバイポーラ・トランジスターの少なくともエミッ
タ電極が絶縁膜によって分離され、少なくともバイポー
ラ・トランジスターのベース電極取り出し窓とCMOS素子
のソース・ドレイン・ゲート電極取り出し窓が前記絶縁
膜に開口・形成された半導体装置に於いて、前記CMOS素
子のゲート電極及びバイポーラ・トランジスターのエミ
ッタ電極が多結晶シリコンであり，かつ添加された不純
物が異なり、前記絶縁膜上に形成される各電極取り出し
開口部分及びエミッタ電極部がセルフアライン的に高融
点金属もしくは高融点金属化合物で構成されていること
を特徴としている。
従って、本発明による半導体装置は、Bip TRとMOS TR
の有する各々の特性を犠牲にすることなく、更にMOSTR
のソース・ドレイン・ゲート電極は、高融点金属もしく
は高融点金属化合物で構成されるので抵抗値が小さいの
で素子特性のより優れたものとすることができ、高密
度，高集積度、高性能な半導体装置が得られる。
の有する各々の特性を犠牲にすることなく、更にMOSTR
のソース・ドレイン・ゲート電極は、高融点金属もしく
は高融点金属化合物で構成されるので抵抗値が小さいの
で素子特性のより優れたものとすることができ、高密
度，高集積度、高性能な半導体装置が得られる。
次に、本発明について図面を参照しながら説明する。第
１図（ａ）〜（ｃ）は、本発明の第１の実施例の縦断面
図である。各トランジスター領域を形成する工程まで
は、従来例第３図（ａ）と同じであり省略する。
１図（ａ）〜（ｃ）は、本発明の第１の実施例の縦断面
図である。各トランジスター領域を形成する工程まで
は、従来例第３図（ａ）と同じであり省略する。
次に、第１図（ａ）に示すように、前記耐酸化性膜を除
去し、所望のゲート酸化膜106を形成する。次いで、必
要に応じてMOS TRのスレシュホルド電圧を制御するた
めにイオン打込み法により基板濃度をコントロールす
る。又、Bip TRのＰ型ベース領域107を形成する。次い
でMOS TRの下層ゲート電極となる多結晶シリコンを例
えば4000Åの膜厚に被着し、該多結晶シリコンに熱拡散
法等により950℃20分間不純物リンを添加しMOS TRの下
層ゲート電極110部の抵抗をおよそ20Ω／口程度に小さ
くする。次に，フォトレジストをマスクに前記多結晶シ
リコンを選択エッチングして下層ゲート電極110を形成
する。次にアルミニウムをマスクに不純物砒素をイオン
打込み法により打込みNch TRのソース・ドレイン拡散
層112を形成し、次いでアルミニウムをマスクに不純物
ホウ素をイオン打込み法により打込みPch TRのソース
・ドレイン拡散層113を形成する。不純物ホウ素を打込
む際Bip TRのエミッタ領域部以外のベース領域の一部
にもホウ素をイオン打込むことでベース抵抗を小さくす
ることが出来る。
去し、所望のゲート酸化膜106を形成する。次いで、必
要に応じてMOS TRのスレシュホルド電圧を制御するた
めにイオン打込み法により基板濃度をコントロールす
る。又、Bip TRのＰ型ベース領域107を形成する。次い
でMOS TRの下層ゲート電極となる多結晶シリコンを例
えば4000Åの膜厚に被着し、該多結晶シリコンに熱拡散
法等により950℃20分間不純物リンを添加しMOS TRの下
層ゲート電極110部の抵抗をおよそ20Ω／口程度に小さ
くする。次に，フォトレジストをマスクに前記多結晶シ
リコンを選択エッチングして下層ゲート電極110を形成
する。次にアルミニウムをマスクに不純物砒素をイオン
打込み法により打込みNch TRのソース・ドレイン拡散
層112を形成し、次いでアルミニウムをマスクに不純物
ホウ素をイオン打込み法により打込みPch TRのソース
・ドレイン拡散層113を形成する。不純物ホウ素を打込
む際Bip TRのエミッタ領域部以外のベース領域の一部
にもホウ素をイオン打込むことでベース抵抗を小さくす
ることが出来る。
次に、第１図（ｂ）に示すように、基板全面に絶縁膜例
えば気相成長法等でシリコン酸化膜114を被着し、Bip
TRのエミッタ電極となる開口窓を該シリコン酸化膜114
に開孔する。次いで厚さ2000Åの多結晶シリコンを被着
し、Bip TRのエミッタ電極を所望のパターンで選択エ
ッチング・形成する。次にアルミニウムをマスクに不純
物砒素をイオン打込み法により打込み、Bip TRのエミ
ッタ111電極多結晶シリコンに添加し、アニールよりBip
TRのエミッタ領域108を形成する。
えば気相成長法等でシリコン酸化膜114を被着し、Bip
TRのエミッタ電極となる開口窓を該シリコン酸化膜114
に開孔する。次いで厚さ2000Åの多結晶シリコンを被着
し、Bip TRのエミッタ電極を所望のパターンで選択エ
ッチング・形成する。次にアルミニウムをマスクに不純
物砒素をイオン打込み法により打込み、Bip TRのエミ
ッタ111電極多結晶シリコンに添加し、アニールよりBip
TRのエミッタ領域108を形成する。
次に、第１図（ｃ）に示すように、バイポーラトランジ
スターのベース・コレクタ、MOS TRのソース・ドレイ
ン・ゲート等の素子相互を接続するための開孔窓を前記
シリコン酸化膜114に形成する。次いで蒸着法等で基板
全体におよそ300Å程度の薄い白金を蒸着法等により被
着し、600℃20分間の熱処理を行い、前記開孔窓部分及
びエミッタ電極に白金シリサイド115をセルフアライン
的に形成する。形成される白金シリサイド115の層抵抗
は、基板に被着される白金膜厚やシリサイド化する時の
温度等の形成条件により多少異なるが、およそ７Ω／口
前後の値となる。尚、未反応の白金は70〜80℃の王水水
溶液中に浸すことで除去出来る。
スターのベース・コレクタ、MOS TRのソース・ドレイ
ン・ゲート等の素子相互を接続するための開孔窓を前記
シリコン酸化膜114に形成する。次いで蒸着法等で基板
全体におよそ300Å程度の薄い白金を蒸着法等により被
着し、600℃20分間の熱処理を行い、前記開孔窓部分及
びエミッタ電極に白金シリサイド115をセルフアライン
的に形成する。形成される白金シリサイド115の層抵抗
は、基板に被着される白金膜厚やシリサイド化する時の
温度等の形成条件により多少異なるが、およそ７Ω／口
前後の値となる。尚、未反応の白金は70〜80℃の王水水
溶液中に浸すことで除去出来る。
次いで、アルミニウムを被着し、素子相互を接続する配
線層116を形成する。
線層116を形成する。
次に、各電極と前記配線層116をオーム接続させるた
め、例えば450℃20分程度の熱処理を施す事でより熱的
に安定な白金アルミ合金物を形成する。Bi−CMOS半導体
装置を完成させる。尚、必要に応じて前記白金シリサイ
ド115と前記アルミニウム配線層116間にバリアーメタル
層、例えば膜厚1500A程度のチタン／タングスタンを形
成しても良いし、更に上層の配線層等（図示せず）の形
成も出来る。MOSTRのソース・ドレイン電極取り出し部
分の抵抗値は、層抵抗７Ω／口と小さくする事が出来
る。
め、例えば450℃20分程度の熱処理を施す事でより熱的
に安定な白金アルミ合金物を形成する。Bi−CMOS半導体
装置を完成させる。尚、必要に応じて前記白金シリサイ
ド115と前記アルミニウム配線層116間にバリアーメタル
層、例えば膜厚1500A程度のチタン／タングスタンを形
成しても良いし、更に上層の配線層等（図示せず）の形
成も出来る。MOSTRのソース・ドレイン電極取り出し部
分の抵抗値は、層抵抗７Ω／口と小さくする事が出来
る。
以上、説明したように本発明の第１の実施例において
は、Bip TRとMOS TRの有する各々の特性を犠牲にする
ことなく、又特別な製造工程を必要とせずにMOS TRの
ソース・ドレイン電極取り出し部分の抵抗値を小さく出
来る。
は、Bip TRとMOS TRの有する各々の特性を犠牲にする
ことなく、又特別な製造工程を必要とせずにMOS TRの
ソース・ドレイン電極取り出し部分の抵抗値を小さく出
来る。
第２図は、本発明の第２の実施例の縦断面図である。第
２の実施例に於いても本発明の第１の実施例における第
１図（ｂ）に至る工程は、同じであり省略する。
２の実施例に於いても本発明の第１の実施例における第
１図（ｂ）に至る工程は、同じであり省略する。
次に、第２図に示すように、MOS TRのソース・ドレイ
ン電極取り出し窓及びゲート電極部分をセルフアライ的
に、又、BipTRのベース・コレクタ電極取り出し窓を該
シリコン酸化膜114に開孔形成する。
ン電極取り出し窓及びゲート電極部分をセルフアライ的
に、又、BipTRのベース・コレクタ電極取り出し窓を該
シリコン酸化膜114に開孔形成する。
次いで、第１の実施例と同様に基板全体におよび300Å
程度の薄い白金を蒸着法等により被着し、600℃20分間
の熱処理を行い、エミッタ電極及び前記開孔窓部分に白
金シリサイド215をセルフアライン的におよそ７Ω／口
前後の値に形成する。
程度の薄い白金を蒸着法等により被着し、600℃20分間
の熱処理を行い、エミッタ電極及び前記開孔窓部分に白
金シリサイド215をセルフアライン的におよそ７Ω／口
前後の値に形成する。
次に、不純物リンを含んだシリコン酸化膜216を被着
し、MOS TRとBip TR等素子相互を接続するための開孔
窓を前記シリコン酸化膜216に形成する。
し、MOS TRとBip TR等素子相互を接続するための開孔
窓を前記シリコン酸化膜216に形成する。
次いで、蒸着法等でアルミニウムを被着し、素子相互を
接続する配線層217を形成する。次に450℃20分程度の熱
処理を行い、各電極と配線層217をオーム接続させる。
この熱処理により熱的に安定な白金アルミ合金物を形成
する。
接続する配線層217を形成する。次に450℃20分程度の熱
処理を行い、各電極と配線層217をオーム接続させる。
この熱処理により熱的に安定な白金アルミ合金物を形成
する。
更に、上層の配線層等（図示せず）を形成してBi−CMOS
半導体装置を完成させる。本発明の第２の実施例に於い
て、MOS TRのゲート電極が、白金シリサイド化されて
いる分抵抗値は、本発明の第１の実施例に比べ小さく出
来る点、及びMOS TRのソース・ドレイン電極取り出し
窓とゲート電極部分をセルフアライ的に開口する点で第
１の実施例と比べ有利である。又、第２の実施例に於い
ても第１の実施例と同様に白金シリサイド216と前記ア
ルミニウム配線層217間にバリアーメタル層（チタン／
タングスタン）を形成しても良い。
半導体装置を完成させる。本発明の第２の実施例に於い
て、MOS TRのゲート電極が、白金シリサイド化されて
いる分抵抗値は、本発明の第１の実施例に比べ小さく出
来る点、及びMOS TRのソース・ドレイン電極取り出し
窓とゲート電極部分をセルフアライ的に開口する点で第
１の実施例と比べ有利である。又、第２の実施例に於い
ても第１の実施例と同様に白金シリサイド216と前記ア
ルミニウム配線層217間にバリアーメタル層（チタン／
タングスタン）を形成しても良い。
尚、実施例に於いて、白金シリサイドで説明をしたが、
白金シリサイドの換りにチタン／タングステン／モリブ
デン等の所謂高融点金属あるいはこれらの高融点金属シ
リサイドを選択成長させるか、又は、チタン／窒化チタ
ンで代用出来るのは言うまでもない。
白金シリサイドの換りにチタン／タングステン／モリブ
デン等の所謂高融点金属あるいはこれらの高融点金属シ
リサイドを選択成長させるか、又は、チタン／窒化チタ
ンで代用出来るのは言うまでもない。
又、半導体基板に金属−半導体ダイオードを組込む場合
に於いて、該金属−半導体ダイオードを構成する材質を
前記各電極取り出し開口部分及びエミッタ電極部を構成
する同一材質とする事でより優れた効果が得られる。
に於いて、該金属−半導体ダイオードを構成する材質を
前記各電極取り出し開口部分及びエミッタ電極部を構成
する同一材質とする事でより優れた効果が得られる。
以上説明したように本発明によれば、Bip TRとMOS TR
の特性を決定する工程を分離することでBip TRとMOS
TR各々の特性が犠牲にならないのでBip TRとMOS TR個
々の特性を生かした高密度・高速度・低消費電力を有す
るBi−CMOS半導体装置を作ることが可能となる。
の特性を決定する工程を分離することでBip TRとMOS
TR各々の特性が犠牲にならないのでBip TRとMOS TR個
々の特性を生かした高密度・高速度・低消費電力を有す
るBi−CMOS半導体装置を作ることが可能となる。
又、素子電極と配線層の接続部分が、熱的に安定な合金
層となっているので素子電極取り出し窓の大きさは、2.
0μｍ以下とすることが出来る。又、合金層形成はセル
フアライン的に形成されるので、特性の安定性、生産性
を向上させることができる。
層となっているので素子電極取り出し窓の大きさは、2.
0μｍ以下とすることが出来る。又、合金層形成はセル
フアライン的に形成されるので、特性の安定性、生産性
を向上させることができる。
第１図（ａ）〜（ｃ）は本発明の第一の実施例の構造並
びにその製造方法を説明するために工程順に示した素子
の縦断面図、第２図は本発明の第二の実施例の縦断面
図、第３図（ａ）〜（ｃ）は従来例の構造並びにその製
造方法を説明するために工程順に示したBi−CMOS半導体
素子の縦断面図である。 100,300……半導体基板、101,301……N+埋込み領域、10
2,302……P+埋込み領域、103,303……Ｎ型エピタキシャ
ル層、104,304……Ｐ型絶縁領域、105,305……Ｐ型ウェ
ル領域、106,306……ゲート酸化膜、107,307……Ｐ型ベ
ース領域、108,308……エミッタ領域、110,310……ゲー
ト電極、111,311……エミッタ電極、112,312……Ｎ型拡
散領域、113,313……Ｐ型拡散領域、114,216,314……シ
リコン酸化膜、116,217,315……アルミニウム、115,215
……白金シリサイド。
びにその製造方法を説明するために工程順に示した素子
の縦断面図、第２図は本発明の第二の実施例の縦断面
図、第３図（ａ）〜（ｃ）は従来例の構造並びにその製
造方法を説明するために工程順に示したBi−CMOS半導体
素子の縦断面図である。 100,300……半導体基板、101,301……N+埋込み領域、10
2,302……P+埋込み領域、103,303……Ｎ型エピタキシャ
ル層、104,304……Ｐ型絶縁領域、105,305……Ｐ型ウェ
ル領域、106,306……ゲート酸化膜、107,307……Ｐ型ベ
ース領域、108,308……エミッタ領域、110,310……ゲー
ト電極、111,311……エミッタ電極、112,312……Ｎ型拡
散領域、113,313……Ｐ型拡散領域、114,216,314……シ
リコン酸化膜、116,217,315……アルミニウム、115,215
……白金シリサイド。
Claims (1)
- 【請求項１】同一半導体基板上に絶縁分離層によってMO
Sトランジスタとバイポーラトランジスタがそれぞれ形
成される活性領域が区画形成されている半導体装置にお
いて、前記活性領域上にセルフアライン的に設けられた
第１の絶縁膜の開孔部によって露出された前記MOSトラ
ンジスタのソース・ドレイン拡散領域とゲート電極、前
記バイポーラトランジスタのベース及びコレクタ電極取
出し部分に対応する領域が金属桂化物で構成され、前記
第１の絶縁膜上に設けられた第２の絶縁膜に形成された
前記MOSトランジスタのソース・ドレイン電極取出し孔
が前記第１の絶縁膜の開孔部より小さく、前記MOSトラ
ンジスタのゲート電極と前記バイポーラトランジスタの
多結晶シリコンからなる電極に添加される不純物が異な
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267287A JPH0666423B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267287A JPH0666423B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108760A JPH01108760A (ja) | 1989-04-26 |
| JPH0666423B2 true JPH0666423B2 (ja) | 1994-08-24 |
Family
ID=17442734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267287A Expired - Fee Related JPH0666423B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666423B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| DE3474883D1 (en) * | 1984-01-16 | 1988-12-01 | Texas Instruments Inc | Integrated circuit having bipolar and field effect devices and method of fabrication |
-
1987
- 1987-10-21 JP JP62267287A patent/JPH0666423B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01108760A (ja) | 1989-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |