JP3114307B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3114307B2 JP3114307B2 JP03348715A JP34871591A JP3114307B2 JP 3114307 B2 JP3114307 B2 JP 3114307B2 JP 03348715 A JP03348715 A JP 03348715A JP 34871591 A JP34871591 A JP 34871591A JP 3114307 B2 JP3114307 B2 JP 3114307B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するものである。
製造方法に関するものである。
【０００２】
【従来の技術】従来のＢｉ−ＣＭＯＳデバイスのバイポ
ーラトランジスタの構造を図４に示す概略構成断面図に
より説明する。図に示すように、半導体基板６１の上層
にはＮ形エピタキシャル成長層よりなる半導体層６２が
形成されている。この半導体層６２には、半導体基板６
１に達する素子分離領域６３が形成されている。また半
導体層６２の下層と半導体基板６１の上層とには連続し
た状態にＮ+ コレクタ埋込み領域６４が形成されてい
る。このＮ+ コレクタ埋込み領域６４の上部側の半導体
層６２の上層には、Ｐ形ベース領域６５が形成されてい
る。このＰ形ベース領域６５の周囲の半導体層６２の上
層には、当該Ｐ形ベース領域６５に接続するＰ+ グラフ
トベース領域６６が形成されている。また上記Ｐ形ベー
ス領域６５の上層の一部にはＮ+ エミッタ領域６７が形
成されている。また上記半導体層６２の上層には、Ｐ形
ベース領域６５に対して素子分離領域６８（６３）を介
して、上記Ｎ+ コレクタ埋込み領域６４に接続するＮ+
コレクタ引き出し領域６９が形成されている。
ーラトランジスタの構造を図４に示す概略構成断面図に
より説明する。図に示すように、半導体基板６１の上層
にはＮ形エピタキシャル成長層よりなる半導体層６２が
形成されている。この半導体層６２には、半導体基板６
１に達する素子分離領域６３が形成されている。また半
導体層６２の下層と半導体基板６１の上層とには連続し
た状態にＮ+ コレクタ埋込み領域６４が形成されてい
る。このＮ+ コレクタ埋込み領域６４の上部側の半導体
層６２の上層には、Ｐ形ベース領域６５が形成されてい
る。このＰ形ベース領域６５の周囲の半導体層６２の上
層には、当該Ｐ形ベース領域６５に接続するＰ+ グラフ
トベース領域６６が形成されている。また上記Ｐ形ベー
ス領域６５の上層の一部にはＮ+ エミッタ領域６７が形
成されている。また上記半導体層６２の上層には、Ｐ形
ベース領域６５に対して素子分離領域６８（６３）を介
して、上記Ｎ+ コレクタ埋込み領域６４に接続するＮ+
コレクタ引き出し領域６９が形成されている。
【０００３】また上記半導体層６２上には、Ｐ+ グラフ
トベース領域６６に接続するベース電極７０が形成され
ている。またＮ+ エミッタ領域６７に接続するエミッタ
電極７１が形成されているとともに、Ｎ+ コレクタ引き
出し領域６９に接続するコレクタ電極７２が形成されて
いる。上記エミッタ電極７１の側壁には、Ｎ形，Ｐ形Ｍ
ＯＳトランジスタのゲートサイドウォール絶縁膜を形成
する絶縁膜と同一の絶縁膜よりなるエミッタサイドウォ
ール絶縁膜７３が設けられている。なお図ではＰ+ グラ
フトベース領域６６の上層とエミッタ電極７１の上層に
金属シリサイド層よりなる低抵抗層７５が形成されてい
る。
トベース領域６６に接続するベース電極７０が形成され
ている。またＮ+ エミッタ領域６７に接続するエミッタ
電極７１が形成されているとともに、Ｎ+ コレクタ引き
出し領域６９に接続するコレクタ電極７２が形成されて
いる。上記エミッタ電極７１の側壁には、Ｎ形，Ｐ形Ｍ
ＯＳトランジスタのゲートサイドウォール絶縁膜を形成
する絶縁膜と同一の絶縁膜よりなるエミッタサイドウォ
ール絶縁膜７３が設けられている。なお図ではＰ+ グラ
フトベース領域６６の上層とエミッタ電極７１の上層に
金属シリサイド層よりなる低抵抗層７５が形成されてい
る。
【０００４】次に上記バイポーラトランジスタを搭載し
たＢｉ−ＣＭＯＳデバイスの製造プロセスを図５に示す
製造工程図により説明する。図５の（１）に示す如く、
まず通常のイオン注入法によって、Ｐ形単結晶シリコン
製の半導体基板６１の上層にＮ+ コレクタ埋込み領域６
４を形成する。その後エピタキシャル成長法によって、
半導体基板６１の上面に例えばＮ形エピタキシャル成長
層よりなる半導体層６２を形成する。
たＢｉ−ＣＭＯＳデバイスの製造プロセスを図５に示す
製造工程図により説明する。図５の（１）に示す如く、
まず通常のイオン注入法によって、Ｐ形単結晶シリコン
製の半導体基板６１の上層にＮ+ コレクタ埋込み領域６
４を形成する。その後エピタキシャル成長法によって、
半導体基板６１の上面に例えばＮ形エピタキシャル成長
層よりなる半導体層６２を形成する。
【０００５】次いで通常のＬＯＣＯＳ法によって、半導
体層６２の上層にＬＯＣＯＳ酸化膜７６を形成する。続
いて、例えばエッチバック法によって、ＬＯＣＯＳ酸化
膜７６の表面を平坦化処理する。さらに例えば熱酸化法
によって、ＬＯＣＯＳ酸化膜７６が形成されていない半
導体層６２の上層を酸化して、ゲート酸化膜７７を形成
する。続いて例えばホトリソグラフィー技術とエッチン
グとによって、バイポーラトランジスタ形成領域６０の
ゲート酸化膜７７を除去する。
体層６２の上層にＬＯＣＯＳ酸化膜７６を形成する。続
いて、例えばエッチバック法によって、ＬＯＣＯＳ酸化
膜７６の表面を平坦化処理する。さらに例えば熱酸化法
によって、ＬＯＣＯＳ酸化膜７６が形成されていない半
導体層６２の上層を酸化して、ゲート酸化膜７７を形成
する。続いて例えばホトリソグラフィー技術とエッチン
グとによって、バイポーラトランジスタ形成領域６０の
ゲート酸化膜７７を除去する。
【０００６】その後、半導体層６２の上層の所定の位置
にＰ+ 素子分離用拡散層７８とＰ形ウェル拡散層７９と
を形成する。またＮ+ コレクタ埋込み領域６４に接続す
るＮ+ コレクタ引き出し領域６９を半導体層６２の上層
の所定の位置に形成する。さらにイオン注入法によっ
て、Ｎ+ コレクタ埋込み領域６４の上方における半導体
層６２の上層にＰ形ベース領域６５を形成する。次いで
例えば化学的気相成長法によって、ＬＯＣＯＳ酸化膜７
６と半導体層６２との上面に多結晶シリコン膜８０を形
成する。続いてイオン注入法によって、多結晶シリコン
膜８０にヒ素（Ａｓ+ ）をイオン注入する。
にＰ+ 素子分離用拡散層７８とＰ形ウェル拡散層７９と
を形成する。またＮ+ コレクタ埋込み領域６４に接続す
るＮ+ コレクタ引き出し領域６９を半導体層６２の上層
の所定の位置に形成する。さらにイオン注入法によっ
て、Ｎ+ コレクタ埋込み領域６４の上方における半導体
層６２の上層にＰ形ベース領域６５を形成する。次いで
例えば化学的気相成長法によって、ＬＯＣＯＳ酸化膜７
６と半導体層６２との上面に多結晶シリコン膜８０を形
成する。続いてイオン注入法によって、多結晶シリコン
膜８０にヒ素（Ａｓ+ ）をイオン注入する。
【０００７】その後図５の（２）に示すように、例えば
ホトリソグラフィー技術とエッチングとによって、多結
晶シリコン膜８０の２点鎖線で示す部分を除去し、残り
の多結晶シリコン膜８０でバイポーラトランジスタのエ
ミッタ電極７１，コレクタ電極７２と、ＣＭＯＳトラン
ジスタのゲート８１，８２とを形成する。
ホトリソグラフィー技術とエッチングとによって、多結
晶シリコン膜８０の２点鎖線で示す部分を除去し、残り
の多結晶シリコン膜８０でバイポーラトランジスタのエ
ミッタ電極７１，コレクタ電極７２と、ＣＭＯＳトラン
ジスタのゲート８１，８２とを形成する。
【０００８】次いで不純物拡散処理を行って、エミッタ
電極７１中のヒ素を上記Ｐ形ベース領域６５に拡散し、
Ｎ+ エミッタ領域６７を形成する。続いてイオン注入法
によって、半導体層６２に例えばホウ素（Ｂ+ ）をイオ
ン注入した後、不純物拡散処理を行って、Ｐ形ベース領
域６５の両側で半導体層６２の上層に当該Ｐ形ベース領
域６５に接続するＰ+ グラフトベース領域８３を形成す
る。
電極７１中のヒ素を上記Ｐ形ベース領域６５に拡散し、
Ｎ+ エミッタ領域６７を形成する。続いてイオン注入法
によって、半導体層６２に例えばホウ素（Ｂ+ ）をイオ
ン注入した後、不純物拡散処理を行って、Ｐ形ベース領
域６５の両側で半導体層６２の上層に当該Ｐ形ベース領
域６５に接続するＰ+ グラフトベース領域８３を形成す
る。
【０００９】次に図５の（３）に示すように、化学的気
相成長法により半導体層６２の上面にシリコン酸化膜等
よりなる第２の絶縁膜８４を形成する。そして第２の絶
縁膜８４を全面エッチバック処理して、第２の絶縁膜８
４の２点鎖線で示す部分を除去し、残りの第２の絶縁膜
８４で、エミッタ電極７１の側壁にエミッタサイドウォ
ール絶縁膜７３を形成するするとともに、各ゲート８
１，８２の側壁にゲートサイドウォール絶縁膜９０，９
０を形成する。続いてイオン注入法によって、半導体層
６２に例えばホウ素（Ｂ+ ）をイオン注入した後、不純
物拡散処理を行って、Ｐ形ベース領域６５の両側で半導
体層６２の上層に当該Ｐ形ベース領域６５に接続するＰ
+ グラフトベース領域６６を形成する。
相成長法により半導体層６２の上面にシリコン酸化膜等
よりなる第２の絶縁膜８４を形成する。そして第２の絶
縁膜８４を全面エッチバック処理して、第２の絶縁膜８
４の２点鎖線で示す部分を除去し、残りの第２の絶縁膜
８４で、エミッタ電極７１の側壁にエミッタサイドウォ
ール絶縁膜７３を形成するするとともに、各ゲート８
１，８２の側壁にゲートサイドウォール絶縁膜９０，９
０を形成する。続いてイオン注入法によって、半導体層
６２に例えばホウ素（Ｂ+ ）をイオン注入した後、不純
物拡散処理を行って、Ｐ形ベース領域６５の両側で半導
体層６２の上層に当該Ｐ形ベース領域６５に接続するＰ
+ グラフトベース領域６６を形成する。
【００１０】次いで図５の（４）に示す如く、通常のシ
リサイド化プロセスによって、Ｐ+グラフトベース領域
６６の上層とエミッタ電極７１の上層とに金属シリサイ
ド層よりなる低抵抗層７５を形成する。さらに例えば通
常のスパッタ法によって、例えばタングステンチタン膜
８６と例えばアルミニウム銅合金膜８７とを成膜した
後、通常のホトリソグラフィーとエッチングとによっ
て、タングステンチタン膜８６と例えばアルミニウム銅
合金膜８７とでベース電極７０を形成する。上記製造方
法の説明では省略したが、通常のプロセスによって、各
ゲート８１，８２の両側の半導体層６２の上層には、Ｌ
ＤＤ構造のソース・ドレイン領域８８，８９が形成され
る。
リサイド化プロセスによって、Ｐ+グラフトベース領域
６６の上層とエミッタ電極７１の上層とに金属シリサイ
ド層よりなる低抵抗層７５を形成する。さらに例えば通
常のスパッタ法によって、例えばタングステンチタン膜
８６と例えばアルミニウム銅合金膜８７とを成膜した
後、通常のホトリソグラフィーとエッチングとによっ
て、タングステンチタン膜８６と例えばアルミニウム銅
合金膜８７とでベース電極７０を形成する。上記製造方
法の説明では省略したが、通常のプロセスによって、各
ゲート８１，８２の両側の半導体層６２の上層には、Ｌ
ＤＤ構造のソース・ドレイン領域８８，８９が形成され
る。
【００１１】
【発明が解決しようとする課題】しかしながら、上記構
造のバイポーラトランジスタでは、エミッタ電極の側壁
に形成したサイドウォールで、エミッタ電極とベースコ
ンタクト部とを分離するので、Ｎ+ エミッタ領域とＰ+
グラフトベース領域とのコンタクトが大きくなる。
造のバイポーラトランジスタでは、エミッタ電極の側壁
に形成したサイドウォールで、エミッタ電極とベースコ
ンタクト部とを分離するので、Ｎ+ エミッタ領域とＰ+
グラフトベース領域とのコンタクトが大きくなる。
【００１２】しかも上記製造方法では、エミッタ電極と
ベース領域とを分離するサイドウォールをＣＭＯＳトラ
ンジスタのＬＤＤサイドウォールスペーサと同時に形成
するために、厚く形成することが困難である。すなわ
ち、０．５μｍ設計ルールのＬＤＤ構造のＭＯＳトラン
ジスタでは、ＬＤＤサイドウォールスペーサの幅は０．
１μｍ〜０．１５μｍ程度になる。ところが、エミッタ
電極とベース領域とを分離するサイドウォールスペーサ
の幅は０．２μｍ〜０．３μｍ程度必要になる。しかし
ながら、エミッタ電極とベース領域との間隔が、ＬＤＤ
サイドウォールスペーサの幅によって決定されるため
に、エミッタ電極とベース領域との間隔を十分に取るこ
とができない。このため、バイポーラトランジスタのエ
ミッタ／ベース間の耐圧の確保が困難になる。またベー
ス電流が増大する。またエミッタの多結晶シリコン膜の
膜厚とゲートの多結晶シリコン膜の膜厚とがほぼ等しい
ので、エミッタ中のホールの蓄積が増大し、遅延時間が
大きくなる。
ベース領域とを分離するサイドウォールをＣＭＯＳトラ
ンジスタのＬＤＤサイドウォールスペーサと同時に形成
するために、厚く形成することが困難である。すなわ
ち、０．５μｍ設計ルールのＬＤＤ構造のＭＯＳトラン
ジスタでは、ＬＤＤサイドウォールスペーサの幅は０．
１μｍ〜０．１５μｍ程度になる。ところが、エミッタ
電極とベース領域とを分離するサイドウォールスペーサ
の幅は０．２μｍ〜０．３μｍ程度必要になる。しかし
ながら、エミッタ電極とベース領域との間隔が、ＬＤＤ
サイドウォールスペーサの幅によって決定されるため
に、エミッタ電極とベース領域との間隔を十分に取るこ
とができない。このため、バイポーラトランジスタのエ
ミッタ／ベース間の耐圧の確保が困難になる。またベー
ス電流が増大する。またエミッタの多結晶シリコン膜の
膜厚とゲートの多結晶シリコン膜の膜厚とがほぼ等しい
ので、エミッタ中のホールの蓄積が増大し、遅延時間が
大きくなる。
【００１３】本発明は、電気的性能に優れたバイポーラ
トランジスタを備えた半導体装置およびその製造方法を
提供することを目的とする。
トランジスタを備えた半導体装置およびその製造方法を
提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置は、半導体層を有する基板
上にバイポーラトランジスタと電界効果型トランジスタ
とを備えたものであって、バイポーラトランジスタは、
半導体層の上層に形成された真性ベース領域および該真
性ベース領域に接続される該真性ベース領域の不純物濃
度よりも高い不純物濃度を有するグラフトベー ス領域を
少なくとも有するベース領域と、真性ベース領域の上層
に形成したエミッタ領域と、ベース領域の下方の半導体
層中に形成したコレクタ埋込み領域と、コレクタ埋込み
領域に接続した状態に半導体層の上層に形成したコレク
タ引き出し領域と、エミッタ領域に接続する状態に半導
体層の上面に形成したエミッタ電極と、ベース領域に接
続する状態に半導体層の上面に形成したベース電極と、
コレクタ引き出し領域に接続する状態に半導体層の上面
に形成したコレクタ電極とを有するとともに、電界効果
型トランジスタは、半導体層の上層に形成されたソース
領域およびドレイン領域と、ソース領域およびドレイン
領域間における半導体層層上に設けられたゲート絶縁膜
と、ゲート絶縁膜上に設けられたエミッタ電極より厚い
ゲート電極と、ゲート電極の側壁に設けられた絶縁膜と
を有し、前記バイポーラトランジスタのエミッタ領域の
周囲におけるベース領域上に前記ゲート絶縁膜と同一材
料のオフセット絶縁膜、および該オフセット絶縁膜上に
形成された前記ゲート電極と同一材料からなる膜を設
け、絶縁膜は前記膜の側壁を少なくとも覆うとともに、
前記膜は。エミッタ電極と異なる工程で作製されたもの
である。
成するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置は、半導体層を有する基板
上にバイポーラトランジスタと電界効果型トランジスタ
とを備えたものであって、バイポーラトランジスタは、
半導体層の上層に形成された真性ベース領域および該真
性ベース領域に接続される該真性ベース領域の不純物濃
度よりも高い不純物濃度を有するグラフトベー ス領域を
少なくとも有するベース領域と、真性ベース領域の上層
に形成したエミッタ領域と、ベース領域の下方の半導体
層中に形成したコレクタ埋込み領域と、コレクタ埋込み
領域に接続した状態に半導体層の上層に形成したコレク
タ引き出し領域と、エミッタ領域に接続する状態に半導
体層の上面に形成したエミッタ電極と、ベース領域に接
続する状態に半導体層の上面に形成したベース電極と、
コレクタ引き出し領域に接続する状態に半導体層の上面
に形成したコレクタ電極とを有するとともに、電界効果
型トランジスタは、半導体層の上層に形成されたソース
領域およびドレイン領域と、ソース領域およびドレイン
領域間における半導体層層上に設けられたゲート絶縁膜
と、ゲート絶縁膜上に設けられたエミッタ電極より厚い
ゲート電極と、ゲート電極の側壁に設けられた絶縁膜と
を有し、前記バイポーラトランジスタのエミッタ領域の
周囲におけるベース領域上に前記ゲート絶縁膜と同一材
料のオフセット絶縁膜、および該オフセット絶縁膜上に
形成された前記ゲート電極と同一材料からなる膜を設
け、絶縁膜は前記膜の側壁を少なくとも覆うとともに、
前記膜は。エミッタ電極と異なる工程で作製されたもの
である。
【００１５】半導体装置の製造方法は、同一半導体基板
上にバイポーラトランジスタと電界効果型トランジスタ
とを作製する半導体装置の製造方法であって、半導体基
板上にエピタキシャル成長法によって半導体層を形成す
る工程と、半導体層の上層におけるバイポーラトランジ
スタ形成領域と電界効果型トランジスタ形成領域とに第
１の絶縁膜を形成し、次いで当該第１の絶縁膜側の全面
に第１の多結晶シリコン膜を形成する第１の工程と、第
１の多結晶シリコン膜でバイポーラトランジスタ形成領
域の一部分に第１のパターンを形成するとともに、第１
の多結晶シリコン膜で電界効果型トランジスタ形成領域
を覆う第２のパターンを形成し、その後各第１，第２の
パターンをエッチングマスクにして第１の絶縁膜をエッ
チングすることにより、エミッタを形成する領域の周囲
におけるベースを形成する領域上に当該第１の絶縁膜で
オフセット絶縁膜を形成するとともに、当該オフセット
絶縁膜上に前記第１の多結晶シリコン膜を残すように第
２の工程と、各第１，第２パターン側の全面に第２の多
結晶シリコン膜を形成する第３の工程と、第２の多 結晶
シリコン膜でベース電極とエミッタ電極とコレクタ電極
とを形成するとともに、当該第２の多結晶シリコン膜と
前記第２のパターンとによって電界効果型トランジスタ
のゲート電極とを形成する第４の工程と、前記第４の工
程の後、全面に絶縁膜を形成し、その後エッチバックを
行って、前記ゲート電極およびエミッタ電極の側壁にサ
イドウォールを形成する第５の工程とを行う。
上にバイポーラトランジスタと電界効果型トランジスタ
とを作製する半導体装置の製造方法であって、半導体基
板上にエピタキシャル成長法によって半導体層を形成す
る工程と、半導体層の上層におけるバイポーラトランジ
スタ形成領域と電界効果型トランジスタ形成領域とに第
１の絶縁膜を形成し、次いで当該第１の絶縁膜側の全面
に第１の多結晶シリコン膜を形成する第１の工程と、第
１の多結晶シリコン膜でバイポーラトランジスタ形成領
域の一部分に第１のパターンを形成するとともに、第１
の多結晶シリコン膜で電界効果型トランジスタ形成領域
を覆う第２のパターンを形成し、その後各第１，第２の
パターンをエッチングマスクにして第１の絶縁膜をエッ
チングすることにより、エミッタを形成する領域の周囲
におけるベースを形成する領域上に当該第１の絶縁膜で
オフセット絶縁膜を形成するとともに、当該オフセット
絶縁膜上に前記第１の多結晶シリコン膜を残すように第
２の工程と、各第１，第２パターン側の全面に第２の多
結晶シリコン膜を形成する第３の工程と、第２の多 結晶
シリコン膜でベース電極とエミッタ電極とコレクタ電極
とを形成するとともに、当該第２の多結晶シリコン膜と
前記第２のパターンとによって電界効果型トランジスタ
のゲート電極とを形成する第４の工程と、前記第４の工
程の後、全面に絶縁膜を形成し、その後エッチバックを
行って、前記ゲート電極およびエミッタ電極の側壁にサ
イドウォールを形成する第５の工程とを行う。
【００１６】
【作用】上記構成の半導体装置およびその製造方法で
は、エミッタ領域の周囲のベース領域上にオフセット絶
縁膜を形成したので、エミッタ電極とグラフトベース領
域との間隔を大きくすることができる。このため、バイ
ポーラトランジスタのエミッタ電極とベースコンタクト
部との間の耐圧が確保される。さらに、エミッタ電極を
第２の多結晶シリコン膜で形成するとともに、ＣＭＯＳ
トランジスタのゲートを第２の多結晶シリコン膜と第２
のパターンとによって形成するので、エミッタ電極の多
結晶シリコン膜の膜厚がゲートの多結晶シリコン膜の膜
厚よりも薄く形成される。このため、エミッタ中のホー
ルの蓄積が低減され、遅延時間が小さくなる。
は、エミッタ領域の周囲のベース領域上にオフセット絶
縁膜を形成したので、エミッタ電極とグラフトベース領
域との間隔を大きくすることができる。このため、バイ
ポーラトランジスタのエミッタ電極とベースコンタクト
部との間の耐圧が確保される。さらに、エミッタ電極を
第２の多結晶シリコン膜で形成するとともに、ＣＭＯＳ
トランジスタのゲートを第２の多結晶シリコン膜と第２
のパターンとによって形成するので、エミッタ電極の多
結晶シリコン膜の膜厚がゲートの多結晶シリコン膜の膜
厚よりも薄く形成される。このため、エミッタ中のホー
ルの蓄積が低減され、遅延時間が小さくなる。
【００１７】
【実施例】本発明の実施例を図１に示す概略構成断面図
により説明する。図では一例として、半導体層１２を有
する半導体基板１１上にバイポーラトランジスタと電界
効果型トランジスタ（ＣＭＯＳトランジスタ）とを備え
た半導体装置におけるＮＰＮバイポーラトランジスタ１
０を示す。図に示すように、Ｐ形単結晶シリコン基板よ
りなる半導体基板１１の上面に、Ｎ形エピタキシャル成
長層よりなる半導体層１２が形成されている。この半導
体層１２の上層にはＰ形ベース領域１３が形成されてい
る。このＰ形ベース領域１３の周囲の半導体層１２には
Ｐ+ グラフトベース領域１４が形成されている。またＰ
形ベース領域１３の上層の一部にはＮ+ エミッタ領域１
５が形成されている。このＮ+ エミッタ領域１５の周囲
のＰ形ベース領域１３上には、例えば酸化シリコンより
なるオフセット絶縁膜１６が設けられている。
により説明する。図では一例として、半導体層１２を有
する半導体基板１１上にバイポーラトランジスタと電界
効果型トランジスタ（ＣＭＯＳトランジスタ）とを備え
た半導体装置におけるＮＰＮバイポーラトランジスタ１
０を示す。図に示すように、Ｐ形単結晶シリコン基板よ
りなる半導体基板１１の上面に、Ｎ形エピタキシャル成
長層よりなる半導体層１２が形成されている。この半導
体層１２の上層にはＰ形ベース領域１３が形成されてい
る。このＰ形ベース領域１３の周囲の半導体層１２には
Ｐ+ グラフトベース領域１４が形成されている。またＰ
形ベース領域１３の上層の一部にはＮ+ エミッタ領域１
５が形成されている。このＮ+ エミッタ領域１５の周囲
のＰ形ベース領域１３上には、例えば酸化シリコンより
なるオフセット絶縁膜１６が設けられている。
【００１８】また上記ベース領域１３の下方の半導体層
１２の下層と半導体基板１１の上層とにはＮ+ コレクタ
埋込み領域１７が形成されている。この半導体層１２に
は、Ｎ+ コレクタ埋込み領域１７に接続しかつ当該半導
体層１２の上面に到達するＮ+ コレクタ引き出し領域１
８が形成されている。さらにＮ+ エミッタ領域１５の上
面には、エミッタ電極１９が設けられている。このエミ
ッタ電極１９は、Ｎ+ エミッタ領域１５とのコンタクト
部分上が一層の多結晶シリコン膜で形成されていて、そ
の周辺のオフセット絶縁膜１６上が２層の多結晶シリコ
ン膜で形成されている。またＰ+ グラフトベース領域１
４の上面にはベース電極２０が形成されていて、Ｎ+ コ
レクタ引き出し領域１８の上面にはコレクタ電極２１が
設けられている。上記の構成の如くに、ＮＰＮバイポー
ラトランジスタ１０は形成されている。
１２の下層と半導体基板１１の上層とにはＮ+ コレクタ
埋込み領域１７が形成されている。この半導体層１２に
は、Ｎ+ コレクタ埋込み領域１７に接続しかつ当該半導
体層１２の上面に到達するＮ+ コレクタ引き出し領域１
８が形成されている。さらにＮ+ エミッタ領域１５の上
面には、エミッタ電極１９が設けられている。このエミ
ッタ電極１９は、Ｎ+ エミッタ領域１５とのコンタクト
部分上が一層の多結晶シリコン膜で形成されていて、そ
の周辺のオフセット絶縁膜１６上が２層の多結晶シリコ
ン膜で形成されている。またＰ+ グラフトベース領域１
４の上面にはベース電極２０が形成されていて、Ｎ+ コ
レクタ引き出し領域１８の上面にはコレクタ電極２１が
設けられている。上記の構成の如くに、ＮＰＮバイポー
ラトランジスタ１０は形成されている。
【００１９】上記構成のＮＰＮバイポーラトランジスタ
１０では、Ｎ+ エミッタ領域１５の周囲のＰ形ベース領
域１３上にオフセット絶縁膜１６を形成したので、エミ
ッタ電極１９とベースコンタクト部２２との間隔を大き
くすることができる。このため、ＮＰＮバイポーラトラ
ンジスタ１０のエミッタ電極１９とベースコンタクト部
２２との間の耐圧の確保が容易になる。
１０では、Ｎ+ エミッタ領域１５の周囲のＰ形ベース領
域１３上にオフセット絶縁膜１６を形成したので、エミ
ッタ電極１９とベースコンタクト部２２との間隔を大き
くすることができる。このため、ＮＰＮバイポーラトラ
ンジスタ１０のエミッタ電極１９とベースコンタクト部
２２との間の耐圧の確保が容易になる。
【００２０】次に上記ＮＰＮバイポーラトランジスタ１
０を搭載したＢｉ−ＣＭＯＳデバイスの製造方法および
その構成を、図２，図３に示す製造工程図（その１），
（その２）により説明する。図２の（１）に示すよう
に、第１の工程で、通常のイオン注入法によって、半導
体基板（例えばＰ形単結晶シリコン基板）１１の上層
に、Ｎ+ コレクタ埋込み領域１７を形成する。次いで通
常のエピタキシャル成長法によって、半導体基板１１の
上面にＮ形エピタキシャル成長層よりなる半導体層１２
を形成する。このとき、Ｎ+ コレクタ埋込み領域１７中
の不純物は半導体層１２の下層に拡散される。その後通
常のＬＯＣＯＳ法によって、半導体層１２の上層にＬＯ
ＣＯＳ酸化膜３１を形成する。次いで熱酸化法によっ
て、露出している半導体層１２の上層に第１の絶縁膜３
２を形成する。続いて例えば化学的気相成長法によっ
て、第１の絶縁膜３２を形成した側の全面に、第１の多
結晶シリコン膜３３を形成する。
０を搭載したＢｉ−ＣＭＯＳデバイスの製造方法および
その構成を、図２，図３に示す製造工程図（その１），
（その２）により説明する。図２の（１）に示すよう
に、第１の工程で、通常のイオン注入法によって、半導
体基板（例えばＰ形単結晶シリコン基板）１１の上層
に、Ｎ+ コレクタ埋込み領域１７を形成する。次いで通
常のエピタキシャル成長法によって、半導体基板１１の
上面にＮ形エピタキシャル成長層よりなる半導体層１２
を形成する。このとき、Ｎ+ コレクタ埋込み領域１７中
の不純物は半導体層１２の下層に拡散される。その後通
常のＬＯＣＯＳ法によって、半導体層１２の上層にＬＯ
ＣＯＳ酸化膜３１を形成する。次いで熱酸化法によっ
て、露出している半導体層１２の上層に第１の絶縁膜３
２を形成する。続いて例えば化学的気相成長法によっ
て、第１の絶縁膜３２を形成した側の全面に、第１の多
結晶シリコン膜３３を形成する。
【００２１】次いで図２の（２）に示す如く、第２の工
程で、通常のホトリソグラフィーとエッチングとによっ
て、第１の多結晶シリコン膜３３の２点鎖線で示す部分
を除去し、残りの第１の多結晶シリコン膜３３でバイポ
ーラトランジスタ形成領域１の一部分に第１のパターン
３４を形成する。それとともに、第１の多結晶シリコン
膜３３でＣＭＯＳトランジスタ形成領域２を覆う第２の
パターン３５を形成する。その後各第１，第２のパター
ン３４，３５をエッチングマスクにし、通常の例えば反
応性イオンエッチングによって、第１の絶縁膜３２の１
点鎖線で示す部分を除去する。そしてエミッタを形成す
る領域３の周囲のベースを形成する領域４上に当該第１
の絶縁膜３２でオフセット絶縁膜１６を形成する。
程で、通常のホトリソグラフィーとエッチングとによっ
て、第１の多結晶シリコン膜３３の２点鎖線で示す部分
を除去し、残りの第１の多結晶シリコン膜３３でバイポ
ーラトランジスタ形成領域１の一部分に第１のパターン
３４を形成する。それとともに、第１の多結晶シリコン
膜３３でＣＭＯＳトランジスタ形成領域２を覆う第２の
パターン３５を形成する。その後各第１，第２のパター
ン３４，３５をエッチングマスクにし、通常の例えば反
応性イオンエッチングによって、第１の絶縁膜３２の１
点鎖線で示す部分を除去する。そしてエミッタを形成す
る領域３の周囲のベースを形成する領域４上に当該第１
の絶縁膜３２でオフセット絶縁膜１６を形成する。
【００２２】次いで図２の（３）に示すように、第３の
工程で、例えば化学的気相成長法によって、各第１，第
２パターン３４，３５側の全面に第２の多結晶シリコン
膜３６を形成する。
工程で、例えば化学的気相成長法によって、各第１，第
２パターン３４，３５側の全面に第２の多結晶シリコン
膜３６を形成する。
【００２３】次いで図３の（４）に示す如く、第４の工
程で、通常のホトリソグラフィーとエッチングとによっ
て、第２の多結晶シリコン膜３６の２点鎖線で示す部分
を除去し、残りの第２の多結晶シリコン膜３６でエミッ
タ電極１９とベース電極２０とコレクタ電極２１とを形
成する。それとともに、当該第２の多結晶シリコン膜３
６と第２のパターン３５とによって、ＣＭＯＳトランジ
スタの各ゲート５１，５２とを形成する。
程で、通常のホトリソグラフィーとエッチングとによっ
て、第２の多結晶シリコン膜３６の２点鎖線で示す部分
を除去し、残りの第２の多結晶シリコン膜３６でエミッ
タ電極１９とベース電極２０とコレクタ電極２１とを形
成する。それとともに、当該第２の多結晶シリコン膜３
６と第２のパターン３５とによって、ＣＭＯＳトランジ
スタの各ゲート５１，５２とを形成する。
【００２４】その後図３の（５）に示すように、例えば
化学的気相成長法によって、各電極側の全面に酸化シリ
コンよりなる第２の絶縁膜３７を形成する。続いてエッ
チバック処理を行って、第２の絶縁膜３７の２点鎖線で
示す部分を除去し、残りの第２の絶縁膜３７で、エミッ
タサイドウォール絶縁膜３８とゲートサイドウォール絶
縁膜５３，５４を形成する。次いで、Ｐ+ グラフトベー
ス領域１４を形成する部分を除く半導体層１２上に、レ
ジストでイオン注入マスク（図示せず）を設ける。続い
て通常のイオン注入法によって、ホウ素（Ｂ+ ）を半導
体層１２の上層の所定の位置に導入して、Ｐ+ グラフト
ベース領域１４を形成する。上記イオン注入後、例えば
アッシャー処理によって、イオン注入マスクを除去す
る。
化学的気相成長法によって、各電極側の全面に酸化シリ
コンよりなる第２の絶縁膜３７を形成する。続いてエッ
チバック処理を行って、第２の絶縁膜３７の２点鎖線で
示す部分を除去し、残りの第２の絶縁膜３７で、エミッ
タサイドウォール絶縁膜３８とゲートサイドウォール絶
縁膜５３，５４を形成する。次いで、Ｐ+ グラフトベー
ス領域１４を形成する部分を除く半導体層１２上に、レ
ジストでイオン注入マスク（図示せず）を設ける。続い
て通常のイオン注入法によって、ホウ素（Ｂ+ ）を半導
体層１２の上層の所定の位置に導入して、Ｐ+ グラフト
ベース領域１４を形成する。上記イオン注入後、例えば
アッシャー処理によって、イオン注入マスクを除去す
る。
【００２５】次いで図３の（６）に示す如く、各電極側
の全面に層間絶縁膜３９を形成した後、各電極上の層間
絶縁膜３９にコンタクトホール４０，４１，４２，５
５，５６，５７，５８を形成する。ここでは各ゲート５
１，５２上のコンタクトホールは図示しない。さらに電
極配線用の金属膜（図示せず）を形成して、ホトリソグ
ラフィーとエッチングとによって各電極に接続する電極
用配線（図示せず）を形成する。上記の如くに、半導体
層１２を有する半導体基板１１上にバイポーラトランジ
スタと電界効果型トランジスタ（ＣＭＯＳトランジス
タ）とを備えた半導体装置が構成される。なお、上記製
造方法の説明において、素子分離用拡散層４３とＮＰＮ
バイポーラトランジスタ１０のＰ形ベース領域１３と同
Ｎ+ エミッタ領域１５と同Ｎ+ コレクタ引き出し領域１
８とＣＭＯＳトランジスタのＰ形ウェル領域と同ソース
・ドレイン領域５９，６０とを形成するプロセスの説明
は省略した。
の全面に層間絶縁膜３９を形成した後、各電極上の層間
絶縁膜３９にコンタクトホール４０，４１，４２，５
５，５６，５７，５８を形成する。ここでは各ゲート５
１，５２上のコンタクトホールは図示しない。さらに電
極配線用の金属膜（図示せず）を形成して、ホトリソグ
ラフィーとエッチングとによって各電極に接続する電極
用配線（図示せず）を形成する。上記の如くに、半導体
層１２を有する半導体基板１１上にバイポーラトランジ
スタと電界効果型トランジスタ（ＣＭＯＳトランジス
タ）とを備えた半導体装置が構成される。なお、上記製
造方法の説明において、素子分離用拡散層４３とＮＰＮ
バイポーラトランジスタ１０のＰ形ベース領域１３と同
Ｎ+ エミッタ領域１５と同Ｎ+ コレクタ引き出し領域１
８とＣＭＯＳトランジスタのＰ形ウェル領域と同ソース
・ドレイン領域５９，６０とを形成するプロセスの説明
は省略した。
【００２６】上記Ｂｉ−ＣＭＯＳデバイス構成の半導体
装置およびその製造方法では、エミッタ電極１９を第２
の多結晶シリコン膜３６で形成するとともに、ＣＭＯＳ
トランジスタの各ゲート５１，５２を第２の多結晶シリ
コン膜３６と第２のパターン３５とによって形成するの
で、エミッタ電極１９が各ゲート５１，５２よりも薄く
形成される。このため、エミッタ中のホールの蓄積が低
減され、遅延時間が小さくなる。
装置およびその製造方法では、エミッタ電極１９を第２
の多結晶シリコン膜３６で形成するとともに、ＣＭＯＳ
トランジスタの各ゲート５１，５２を第２の多結晶シリ
コン膜３６と第２のパターン３５とによって形成するの
で、エミッタ電極１９が各ゲート５１，５２よりも薄く
形成される。このため、エミッタ中のホールの蓄積が低
減され、遅延時間が小さくなる。
【００２７】
【発明の効果】以上、説明したように請求項１の発明に
よれば、バイポーラトランジスタにおけるエミッタ領域
の周囲のベース領域上にオフセット絶縁膜を設けたの
で、エミッタ電極とグラフトベース領域との間隔を大き
くすることができる。このため、バイポーラトランジス
タのエミッタ電極とベース領域との間の耐圧を十分に確
保することができるとともにベース電流を低減すること
が可能になる。また請求項２の発明によれば、エミッタ
電極を第２の多結晶シリコン膜で形成し、ＣＭＯＳトラ
ンジスタのゲートを第２の多結晶シリコン膜と第２のパ
ターンとによって形成したので、エミッタ電極の膜厚が
ゲートの膜厚よりも薄くなる。このため、エミッタ中の
ホールの蓄積が低減でき、遅延時間を小さくすることが
可能になる。よって、半導体装置の電気的特性の向上が
図れる。
よれば、バイポーラトランジスタにおけるエミッタ領域
の周囲のベース領域上にオフセット絶縁膜を設けたの
で、エミッタ電極とグラフトベース領域との間隔を大き
くすることができる。このため、バイポーラトランジス
タのエミッタ電極とベース領域との間の耐圧を十分に確
保することができるとともにベース電流を低減すること
が可能になる。また請求項２の発明によれば、エミッタ
電極を第２の多結晶シリコン膜で形成し、ＣＭＯＳトラ
ンジスタのゲートを第２の多結晶シリコン膜と第２のパ
ターンとによって形成したので、エミッタ電極の膜厚が
ゲートの膜厚よりも薄くなる。このため、エミッタ中の
ホールの蓄積が低減でき、遅延時間を小さくすることが
可能になる。よって、半導体装置の電気的特性の向上が
図れる。
【図１】実施例の概略構成断面図である。
【図２】実施例の製造工程図（その１）である。
【図３】実施例の製造工程図（その２）である。
【図４】従来例の概略構成断面図である。
【図５】従来例の製造工程図である。
１…バイポーラトランジスタ形成領域、２…ＣＭＯＳト
ランジスタ形成領域、１０…ＮＰＮバイポーラトランジ
スタ、１１…半導体基板、１２…半導体層、１３…Ｐ形
ベース領域、１４…Ｐ+ グラフトベース領域、１５…Ｎ
+ エミッタ領域、１６…オフセット絶縁膜、１７…Ｎ+
コレクタ埋込み領域、１８…Ｎ+ コレクタ引き出し領
域、１９…エミッタ電極、２０…ベース電極、２１…コ
レクタ電極、３１…ＬＯＣＯＳ酸化膜、３２…第１の絶
縁膜、３３…第１の多結晶シリコン膜、３４…第１のパ
ターン、３５…第２のパターン、３６…第２の多結晶シ
リコン膜、５１…ゲート、５２…ゲート
ランジスタ形成領域、１０…ＮＰＮバイポーラトランジ
スタ、１１…半導体基板、１２…半導体層、１３…Ｐ形
ベース領域、１４…Ｐ+ グラフトベース領域、１５…Ｎ
+ エミッタ領域、１６…オフセット絶縁膜、１７…Ｎ+
コレクタ埋込み領域、１８…Ｎ+ コレクタ引き出し領
域、１９…エミッタ電極、２０…ベース電極、２１…コ
レクタ電極、３１…ＬＯＣＯＳ酸化膜、３２…第１の絶
縁膜、３３…第１の多結晶シリコン膜、３４…第１のパ
ターン、３５…第２のパターン、３６…第２の多結晶シ
リコン膜、５１…ゲート、５２…ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 21/3065 H01L 21/302
Claims (2)
- 【請求項１】 半導体層を有する基板上にバイポーラト
ランジスタと電界効果型トランジスタとを備えた半導体
装置であって、 前記バイポーラトランジスタは、 前記半導体層の上層に形成された真性ベース領域および
該真性ベース領域に接続される該真性ベース領域の不純
物濃度よりも高い不純物濃度を有するグラフトベース領
域を少なくとも有するベース領域と、 前記真性ベース領域の上層に形成したエミッタ領域と、 前記ベース領域の下方の半導体層中に形成したコレクタ
埋込み領域と、 前記コレクタ埋込み領域に接続した状態に、前記半導体
層の上層に形成したコレクタ引き出し領域と、 前記エミッタ領域に接続する状態に、前記半導体層の上
面に形成したエミッタ電極と、前記ベース領域 に接続する状態に、前記半導体層の上面
に形成したベース電極と、 前記コレクタ引き出し領域に接続する状態に、前記半導
体層の上面に形成したコレクタ電極とを有するととも
に、 前記電界効果型トランジスタは、 前記半導体層の上層に形成されたソース領域およびドレ
イン領域と、 前記ソース領域およびドレイン領域間における前記半導
体層層上に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられた前記エミッタ電極より
厚いゲート電極と、 前記ゲート電極の側壁に設けられた絶縁膜とを有し、 前記バイポーラトランジスタのエミッタ領域の周囲にお
けるベース領域上に前記ゲート絶縁膜と同一材料のオフ
セット絶縁膜、および該オフセット絶縁膜上に 形成され
た前記ゲート電極と同一材料からなる膜を設け、 前記絶縁膜は前記膜の側壁を少なくとも覆うとともに、
前記膜は前記エミッタ電極と異なる工程で作製されたも
のである ことを特徴とする半導体装置。 - 【請求項２】 同一半導体基板上にバイポーラトランジ
スタと電界効果型トランジスタとを作製する半導体装置
の製造方法であって、半導体基板上にエピタキシャル成長法によって半導体層
を形成する工程と、 前記半導体層 の上層におけるバイポーラトランジスタ形
成領域と電界効果型トランジスタ形成領域とに第１の絶
縁膜を形成し、次いで当該第１の絶縁膜側の全面に第１
の多結晶シリコン膜を形成する第１の工程と、 前記第１の多結晶シリコン膜でバイポーラトランジスタ
形成領域の一部分に第１のパターンを形成するととも
に、前記第１の多結晶シリコン膜で電界効果型トランジ
スタ形成領域を覆う第２のパターンを形成し、その後前
記各第１，第２のパターンをエッチングマスクにして前
記第１の絶縁膜をエッチングすることにより、エミッタ
を形成する領域の周囲におけるベースを形成する領域上
に当該第１の絶縁膜でオフセット絶縁膜を形成するとと
もに、当該オフセット絶縁膜上に前記第１の多結晶シリ
コン膜を残すように形成する第２の工程と、 前記各第１，第２パターン側の全面に第２の多結晶シリ
コン膜を形成する第３の工程と、 前記第２の多結晶シリコン膜でベース電極とエミッタ電
極とコレクタ電極とを形成するとともに、当該第２の多
結晶シリコン膜と前記第２のパターンとによって電界効
果型トランジスタのゲート電極とを形成する第４の工程
と、 前記第４の工程の後、全面に絶縁膜を形成し、その後エ
ッチバックを行って、前記ゲート電極およびエミッタ電
極の側壁にサイドウォールを形成する工程と を行うこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03348715A JP3114307B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03348715A JP3114307B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160350A JPH05160350A (ja) | 1993-06-25 |
| JP3114307B2 true JP3114307B2 (ja) | 2000-12-04 |
Family
ID=18398882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03348715A Expired - Fee Related JP3114307B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114307B2 (ja) |
-
1991
- 1991-12-04 JP JP03348715A patent/JP3114307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160350A (ja) | 1993-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |