JP3036034B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3036034B2 JP3036034B2 JP2255617A JP25561790A JP3036034B2 JP 3036034 B2 JP3036034 B2 JP 3036034B2 JP 2255617 A JP2255617 A JP 2255617A JP 25561790 A JP25561790 A JP 25561790A JP 3036034 B2 JP3036034 B2 JP 3036034B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- insulating film
- conductive
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 238000001459 lithography Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 9
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にMOS集
積回路におけるコンタクトホールの形成方法に関する。
積回路におけるコンタクトホールの形成方法に関する。
従来技術によるコンタクトホールの形成方法を第３図
を参照して説明する。まず、第３図（ａ）に示すよう
に、Ｐ型シリコン基板１上に熱酸化により酸化シリコン
膜３を形成する。次に多結晶シリコンを成長し、リンを
拡散して導電性を持たせた後、リソグラフィ技術を用い
てパターンニングし多結晶シリコン膜４からなるゲート
電極を形成する。次に多結晶シリコン膜４を利用したセ
ルフアライン方式によりヒ素をイオン注入してｎ型拡散
層２を形成する。次に酸化シリコン膜５を成長する。次
に多結晶シリコンを成長し、リンを拡散して導電性を持
たせた後、リソグラフィ技術を用いてパターンニングし
多結晶シリコン膜６からなる電極配線を形成する。次に
酸化シリコン膜７を成長する。次に、第３図（ｂ）に示
すように、リソグラフィ技術を用いてｎ型拡散層２が露
出するようにコンタクトホール８を形成する。次にタン
グステンシリサイドをスパッタにより形成した後、リソ
グラフィ技術を用いてタングステンシリサイド膜９をパ
ターンニングする。
を参照して説明する。まず、第３図（ａ）に示すよう
に、Ｐ型シリコン基板１上に熱酸化により酸化シリコン
膜３を形成する。次に多結晶シリコンを成長し、リンを
拡散して導電性を持たせた後、リソグラフィ技術を用い
てパターンニングし多結晶シリコン膜４からなるゲート
電極を形成する。次に多結晶シリコン膜４を利用したセ
ルフアライン方式によりヒ素をイオン注入してｎ型拡散
層２を形成する。次に酸化シリコン膜５を成長する。次
に多結晶シリコンを成長し、リンを拡散して導電性を持
たせた後、リソグラフィ技術を用いてパターンニングし
多結晶シリコン膜６からなる電極配線を形成する。次に
酸化シリコン膜７を成長する。次に、第３図（ｂ）に示
すように、リソグラフィ技術を用いてｎ型拡散層２が露
出するようにコンタクトホール８を形成する。次にタン
グステンシリサイドをスパッタにより形成した後、リソ
グラフィ技術を用いてタングステンシリサイド膜９をパ
ターンニングする。
前述した従来の技術では、３つの酸化シリコン膜3,5,
7を貫通するコンタクトホールを形成したのちタングス
テンシリサイド膜を形成するので、コンタクトホールの
深さが大きくなるため段切れが生じ易いという問題点が
あった。
7を貫通するコンタクトホールを形成したのちタングス
テンシリサイド膜を形成するので、コンタクトホールの
深さが大きくなるため段切れが生じ易いという問題点が
あった。
本発明の半導体装置の製造方法は、第１導電型半導体
基板に第１の絶縁膜を形成する工程と、該第１の絶縁膜
上に所定パターンの第１の導電膜を形成する工程と、前
記第１導電型半導体基板に前記第１の導電膜パターンに
対してセルフアラインで第２導電型拡散層を形成する工
程と、前記第１の導電膜を形成後に基板全体に第２の絶
縁膜を形成する工程と、該第２の絶縁膜上に所定パター
ンの第２の導電膜を形成する工程と、該第２の導電膜に
覆われていない部分の前記第２の絶縁膜を、少なくとも
前記第１の導電膜を露出させないエッチング量でエッチ
ングする工程と、基板全体に第３の絶縁膜を形成する工
程と、該第３の絶縁膜上から前記第２導電型拡散層にま
で到達するコンタクトホールを形成する工程と、該コン
タクトホールを含み前記第３の絶縁膜上に所定パターン
の第３の導電膜を形成する工程とを含んで構成されてい
る。
基板に第１の絶縁膜を形成する工程と、該第１の絶縁膜
上に所定パターンの第１の導電膜を形成する工程と、前
記第１導電型半導体基板に前記第１の導電膜パターンに
対してセルフアラインで第２導電型拡散層を形成する工
程と、前記第１の導電膜を形成後に基板全体に第２の絶
縁膜を形成する工程と、該第２の絶縁膜上に所定パター
ンの第２の導電膜を形成する工程と、該第２の導電膜に
覆われていない部分の前記第２の絶縁膜を、少なくとも
前記第１の導電膜を露出させないエッチング量でエッチ
ングする工程と、基板全体に第３の絶縁膜を形成する工
程と、該第３の絶縁膜上から前記第２導電型拡散層にま
で到達するコンタクトホールを形成する工程と、該コン
タクトホールを含み前記第３の絶縁膜上に所定パターン
の第３の導電膜を形成する工程とを含んで構成されてい
る。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明する
ための工程順に示す半導体チップの縦断面図である。
ための工程順に示す半導体チップの縦断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
１上に厚さ50nmの酸化シリコン膜３（第１の絶縁膜）熱
酸化により形成する。次に多結晶シリコンを厚さ400nm
堆積し、リンを拡散して導電性を持たせた後、リソグラ
フィ技術を用いてパターンニングして多結晶シリコン膜
４（第１の導電膜）からなるゲート電極を形成する。次
に多結晶シリコン膜４を利用したセルフアライン方式に
よりヒ素をイオン注入し、ｎ型拡散層２を形成する。
１上に厚さ50nmの酸化シリコン膜３（第１の絶縁膜）熱
酸化により形成する。次に多結晶シリコンを厚さ400nm
堆積し、リンを拡散して導電性を持たせた後、リソグラ
フィ技術を用いてパターンニングして多結晶シリコン膜
４（第１の導電膜）からなるゲート電極を形成する。次
に多結晶シリコン膜４を利用したセルフアライン方式に
よりヒ素をイオン注入し、ｎ型拡散層２を形成する。
次に厚さ500nmの酸化シリコン膜５（第２の絶縁膜）
を成長する。次に、厚さ200nmの多結晶シリコンを堆積
し、リンを拡散して導電性を持たせる。次にリソグラフ
ィ技術を用いて、フォトレジスト膜10をマスクとしてパ
ターンニングして多結晶シリコン膜６（第２の導電膜）
からなる電極配線を形成する。次に、第１図（ｂ）に示
すように、フォトレジスト膜10をマスクとして酸化シリ
コン膜５を厚さ400nmだけエッチングして除去する。次
にフォトレジスト10を除去する。次に、第１図（ｃ）に
示すように厚さ500nmの酸化シリコン膜７（第３の絶縁
膜）を成長する。次にリソグラフィ技術を用いて、ｎ型
拡散層２が露出するようにコンタクトホール８を形成す
る。次にタングステンシリサイドを厚さ300nm、スパッ
タ法により堆積した後、リソグラフィ技術を用いてパタ
ーンニングしてタングステンシリサイド膜９を形成す
る。以上の工程により本発明による半導体装置を製造す
ることができる。
を成長する。次に、厚さ200nmの多結晶シリコンを堆積
し、リンを拡散して導電性を持たせる。次にリソグラフ
ィ技術を用いて、フォトレジスト膜10をマスクとしてパ
ターンニングして多結晶シリコン膜６（第２の導電膜）
からなる電極配線を形成する。次に、第１図（ｂ）に示
すように、フォトレジスト膜10をマスクとして酸化シリ
コン膜５を厚さ400nmだけエッチングして除去する。次
にフォトレジスト10を除去する。次に、第１図（ｃ）に
示すように厚さ500nmの酸化シリコン膜７（第３の絶縁
膜）を成長する。次にリソグラフィ技術を用いて、ｎ型
拡散層２が露出するようにコンタクトホール８を形成す
る。次にタングステンシリサイドを厚さ300nm、スパッ
タ法により堆積した後、リソグラフィ技術を用いてパタ
ーンニングしてタングステンシリサイド膜９を形成す
る。以上の工程により本発明による半導体装置を製造す
ることができる。
本発明によるコンタクトでは、酸化シリコン膜５がエ
ッチングにより薄くなっているので、コンタクトホール
８の深さが浅くなるため、タングステンシリサイド膜９
の段切れを防ぐことができる。
ッチングにより薄くなっているので、コンタクトホール
８の深さが浅くなるため、タングステンシリサイド膜９
の段切れを防ぐことができる。
次に本発明の適用したダイナミックRAMのメモリセル
の製造工程の一例を第２図を用いて説明する。
の製造工程の一例を第２図を用いて説明する。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板
１を選択酸化し、厚さ600nmのフィールド酸化膜11を形
成する。次に熱酸化を行い、厚さ30nmのゲート酸化膜15
（第１の導電膜）を形成する。次にゲート電極14を利用
したセルフアライン方式によりヒ素をイオン注入して、
ｎ型拡散層より成るソース領域12,ドレイン領域13を形
成する。次に厚さ500nmの酸化シリコン膜５を成長した
後、リソグラフィ技術を用いてソース領域12が露出する
ようにコンタクトホールを形成する。次に多結晶シリコ
ンを厚さ200nm堆積した後、これにリンを拡散して導電
性を持たせる。次にリソグラフィ技術を用いて所定の形
状に加工して多結晶シリコン膜16を形成する。次に熱酸
化を行い多結晶シリコン膜16の表面に厚さ15nmの酸化シ
リコン膜17を形成する。次に多結晶シリコンを厚さ200n
m堆積した後、これにリンを拡散して導電性を持たせ
る。次にリソグラフィ技術を用いて、フォトレジスト膜
10をマスクとしてパターンニングして多結晶シリコン膜
６を形成する。次に、第２図（ｂ）に示すように、フォ
トレジスト膜10をマスクとして酸化シリコン膜５を厚さ
00nmエッチングする。次にフォトレジスト膜10を除去す
る。次に厚さ500nmの酸化シリコン膜７を形成する。次
にリソグラフィ技術を用いてドレイン領域13が露出する
ようにコンタクトホール８を形成する。次にタングステ
ンシリサイドをスパッタにより厚さ400nm堆積した後、
リソグラフィ技術を用いて所定の形状に加工し、ディジ
ット線を構成するタングステンシリサイド膜９を形成す
る。
１を選択酸化し、厚さ600nmのフィールド酸化膜11を形
成する。次に熱酸化を行い、厚さ30nmのゲート酸化膜15
（第１の導電膜）を形成する。次にゲート電極14を利用
したセルフアライン方式によりヒ素をイオン注入して、
ｎ型拡散層より成るソース領域12,ドレイン領域13を形
成する。次に厚さ500nmの酸化シリコン膜５を成長した
後、リソグラフィ技術を用いてソース領域12が露出する
ようにコンタクトホールを形成する。次に多結晶シリコ
ンを厚さ200nm堆積した後、これにリンを拡散して導電
性を持たせる。次にリソグラフィ技術を用いて所定の形
状に加工して多結晶シリコン膜16を形成する。次に熱酸
化を行い多結晶シリコン膜16の表面に厚さ15nmの酸化シ
リコン膜17を形成する。次に多結晶シリコンを厚さ200n
m堆積した後、これにリンを拡散して導電性を持たせ
る。次にリソグラフィ技術を用いて、フォトレジスト膜
10をマスクとしてパターンニングして多結晶シリコン膜
６を形成する。次に、第２図（ｂ）に示すように、フォ
トレジスト膜10をマスクとして酸化シリコン膜５を厚さ
00nmエッチングする。次にフォトレジスト膜10を除去す
る。次に厚さ500nmの酸化シリコン膜７を形成する。次
にリソグラフィ技術を用いてドレイン領域13が露出する
ようにコンタクトホール８を形成する。次にタングステ
ンシリサイドをスパッタにより厚さ400nm堆積した後、
リソグラフィ技術を用いて所定の形状に加工し、ディジ
ット線を構成するタングステンシリサイド膜９を形成す
る。
このようにして、Ｐ型シリコン基板１に形成したフィ
ールド酸化膜11と、ゲート電極14、およびゲート酸化膜
15、およびｎ型拡散層によるソース領域12、およびドレ
イン領域14から成るMOSFETと、多結晶シリコン膜16、お
よび酸化シリコン膜17、および多結晶シリコン膜６から
成る、ソース領域12に接続されたキャパシタと、ドレイ
ン領域14に接続されたディジット線を構成するタングス
テンシリサイド膜９と、層間絶縁のための酸化シリコン
膜53および酸化シリコン膜７とから構成されているダイ
ナミックRAMのメモリセルを形成することができるが、
ディジット線の段切れもない。
ールド酸化膜11と、ゲート電極14、およびゲート酸化膜
15、およびｎ型拡散層によるソース領域12、およびドレ
イン領域14から成るMOSFETと、多結晶シリコン膜16、お
よび酸化シリコン膜17、および多結晶シリコン膜６から
成る、ソース領域12に接続されたキャパシタと、ドレイ
ン領域14に接続されたディジット線を構成するタングス
テンシリサイド膜９と、層間絶縁のための酸化シリコン
膜53および酸化シリコン膜７とから構成されているダイ
ナミックRAMのメモリセルを形成することができるが、
ディジット線の段切れもない。
以上説明したように本発明は、少なくとも第1,第２の
絶縁膜を堆積した上に導電膜を形成し、その導電膜で覆
われていない、コンタクトホール形成予定個所を包含す
る領域の第２の絶縁膜を厚さ方向に一部除去したのち、
第３の絶縁膜を堆積し、第1,第2,第３の絶縁膜を貫通す
るコンタクトホールを形成するので、第２の絶縁膜を膜
厚がエッチングにより薄くなっている分だけ、コンタク
トホールの深さが浅くなっており、コンタクトホールを
埋める第３の導電膜の段切れを防止でき、半導体装置の
歩留りもしくは信頼性を改善できるという効果がある。
絶縁膜を堆積した上に導電膜を形成し、その導電膜で覆
われていない、コンタクトホール形成予定個所を包含す
る領域の第２の絶縁膜を厚さ方向に一部除去したのち、
第３の絶縁膜を堆積し、第1,第2,第３の絶縁膜を貫通す
るコンタクトホールを形成するので、第２の絶縁膜を膜
厚がエッチングにより薄くなっている分だけ、コンタク
トホールの深さが浅くなっており、コンタクトホールを
埋める第３の導電膜の段切れを防止でき、半導体装置の
歩留りもしくは信頼性を改善できるという効果がある。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示す縦断面図、第２図（ａ），（ｂ）は本
発明を適用したダイナミックRAMのメモリセルの製造方
法を説明するための工程順に示す縦断面図、第３図
（ａ），（ｂ）は従来の半導体装置の製造方法を説明す
るための工程順に示す縦断面図である。 １……Ｐ型シリコン基板、２……ｎ型拡散層、３……酸
化シリコン膜、４……多結晶シリコン膜、５……酸化シ
リコン膜、６……多結晶シリコン膜、７……酸化シリコ
ン膜、８……コンタクトホール、９……タングステンシ
リサイド膜、10……フォトレジスト、11……フィールド
酸化膜、12……ソース領域、13……ドレイン領域、14…
…ゲート電極、15……ゲート酸化膜、16……多結晶シリ
コン膜、17……酸化シリコン膜。
めの工程順に示す縦断面図、第２図（ａ），（ｂ）は本
発明を適用したダイナミックRAMのメモリセルの製造方
法を説明するための工程順に示す縦断面図、第３図
（ａ），（ｂ）は従来の半導体装置の製造方法を説明す
るための工程順に示す縦断面図である。 １……Ｐ型シリコン基板、２……ｎ型拡散層、３……酸
化シリコン膜、４……多結晶シリコン膜、５……酸化シ
リコン膜、６……多結晶シリコン膜、７……酸化シリコ
ン膜、８……コンタクトホール、９……タングステンシ
リサイド膜、10……フォトレジスト、11……フィールド
酸化膜、12……ソース領域、13……ドレイン領域、14…
…ゲート電極、15……ゲート酸化膜、16……多結晶シリ
コン膜、17……酸化シリコン膜。
Claims (1)
- 【請求項１】第１導電型半導体基板に第１の絶縁膜を形
成する工程と、該第１の絶縁膜上に所定パターンの第１
の導電膜を形成する工程と、前記第１導電型半導体基板
に前記第１の導電膜パターンに対してセルフアラインで
第２導電型拡散層を形成する工程と、前記第１の導電膜
を形成後に基板全体に第２の絶縁膜を形成する工程と、
該第２の絶縁膜上に所定パターンの第２の導電膜を形成
する工程と、該第２の導電膜に覆われていない部分の前
記第２の絶縁膜を、少なくとも前記第１の導電膜を露出
させないエッチング量でエッチングする工程と、基板全
体に第３の絶緑膜を形成する工程と、該第３の絶縁膜上
から前記第２導電型拡散層にまで到達するコンタクトホ
ールを形成する工程と、該コンタクトホールを含み前記
第３の絶縁膜上に所定パターンの第３の導電膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255617A JP3036034B2 (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255617A JP3036034B2 (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133423A JPH04133423A (ja) | 1992-05-07 |
| JP3036034B2 true JP3036034B2 (ja) | 2000-04-24 |
Family
ID=17281236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255617A Expired - Fee Related JP3036034B2 (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036034B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7740666B2 (en) | 2006-12-28 | 2010-06-22 | Kimberly-Clark Worldwide, Inc. | Process for dyeing a textile web |
-
1990
- 1990-09-26 JP JP2255617A patent/JP3036034B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7740666B2 (en) | 2006-12-28 | 2010-06-22 | Kimberly-Clark Worldwide, Inc. | Process for dyeing a textile web |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04133423A (ja) | 1992-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4374700A (en) | Method of manufacturing silicide contacts for CMOS devices | |
| US5480814A (en) | Process of making a polysilicon barrier layer in a self-aligned contact module | |
| US4306915A (en) | Method of making electrode wiring regions and impurity doped regions self-aligned therefrom | |
| US4476482A (en) | Silicide contacts for CMOS devices | |
| KR980011938A (ko) | 금속실리사이드를 형성하도록 반응되는 순차적으로 증착된 금속층에 폴리실리콘 구조물을 노출시키기 위해 재료의 평탄화된층을 사용하는 자기 정렬 폴리사이드 제조방법 | |
| KR100228619B1 (ko) | 자기-정합 접점 형성 방법 및 구조 | |
| US4822754A (en) | Fabrication of FETs with source and drain contacts aligned with the gate electrode | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP2513287B2 (ja) | 積層型メモリセルの製造方法 | |
| JP3036034B2 (ja) | 半導体装置の製造方法 | |
| JP2616706B2 (ja) | 半導体装置およびその製造方法 | |
| JP2959978B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0563189A (ja) | 集積回路構成体製造方法 | |
| JPH0471236A (ja) | 半導体装置の製造方法 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| EP0264309B1 (en) | Self-aligned base shunt for transistor | |
| JPH10289983A (ja) | 半導体装置の配線形成方法 | |
| JPH0722431A (ja) | バイポ−ラトランジスタの製造方法 | |
| JP3180904B2 (ja) | 半導体装置及びその製造方法 | |
| JP2982282B2 (ja) | 半導体装置およびその製造方法 | |
| JP3064383B2 (ja) | 半導体装置の製造方法 | |
| JPH11330457A (ja) | 半導体装置とその製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JP2621686B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |