JP3036034B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3036034B2 JP2255617A JP25561790A JP3036034B2 JP 3036034 B2 JP3036034 B2 JP 3036034B2 JP 2255617 A JP2255617 A JP 2255617A JP 25561790 A JP25561790 A JP 25561790A JP 3036034 B2 JP3036034 B2 JP 3036034B2
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にMOS集
積回路におけるコンタクトホールの形成方法に関する。
〔従来の技術〕
従来技術によるコンタクトホールの形成方法を第3図
を参照して説明する。まず、第3図(a)に示すよう
に、P型シリコン基板1上に熱酸化により酸化シリコン
膜3を形成する。次に多結晶シリコンを成長し、リンを
拡散して導電性を持たせた後、リソグラフィ技術を用い
てパターンニングし多結晶シリコン膜4からなるゲート
電極を形成する。次に多結晶シリコン膜4を利用したセ
ルフアライン方式によりヒ素をイオン注入してn型拡散
層2を形成する。次に酸化シリコン膜5を成長する。次
に多結晶シリコンを成長し、リンを拡散して導電性を持
たせた後、リソグラフィ技術を用いてパターンニングし
多結晶シリコン膜6からなる電極配線を形成する。次に
酸化シリコン膜7を成長する。次に、第3図(b)に示
すように、リソグラフィ技術を用いてn型拡散層2が露
出するようにコンタクトホール8を形成する。次にタン
グステンシリサイドをスパッタにより形成した後、リソ
グラフィ技術を用いてタングステンシリサイド膜9をパ
ターンニングする。
〔発明が解決しようとする課題〕
前述した従来の技術では、3つの酸化シリコン膜3,5,
7を貫通するコンタクトホールを形成したのちタングス
テンシリサイド膜を形成するので、コンタクトホールの
深さが大きくなるため段切れが生じ易いという問題点が
あった。
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は、第1導電型半導体
基板に第1の絶縁膜を形成する工程と、該第1の絶縁膜
上に所定パターンの第1の導電膜を形成する工程と、前
記第1導電型半導体基板に前記第1の導電膜パターンに
対してセルフアラインで第2導電型拡散層を形成する工
程と、前記第1の導電膜を形成後に基板全体に第2の絶
縁膜を形成する工程と、該第2の絶縁膜上に所定パター
ンの第2の導電膜を形成する工程と、該第2の導電膜に
覆われていない部分の前記第2の絶縁膜を、少なくとも
前記第1の導電膜を露出させないエッチング量でエッチ
ングする工程と、基板全体に第3の絶縁膜を形成する工
程と、該第3の絶縁膜上から前記第2導電型拡散層にま
で到達するコンタクトホールを形成する工程と、該コン
タクトホールを含み前記第3の絶縁膜上に所定パターン
の第3の導電膜を形成する工程とを含んで構成されてい
る。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図(a)〜(c)は本発明の一実施例を説明する
ための工程順に示す半導体チップの縦断面図である。
まず、第1図(a)に示すように、P型シリコン基板
1上に厚さ50nmの酸化シリコン膜3(第1の絶縁膜)熱
酸化により形成する。次に多結晶シリコンを厚さ400nm
堆積し、リンを拡散して導電性を持たせた後、リソグラ
フィ技術を用いてパターンニングして多結晶シリコン膜
4(第1の導電膜)からなるゲート電極を形成する。次
に多結晶シリコン膜4を利用したセルフアライン方式に
よりヒ素をイオン注入し、n型拡散層2を形成する。
次に厚さ500nmの酸化シリコン膜5(第2の絶縁膜)
を成長する。次に、厚さ200nmの多結晶シリコンを堆積
し、リンを拡散して導電性を持たせる。次にリソグラフ
ィ技術を用いて、フォトレジスト膜10をマスクとしてパ
ターンニングして多結晶シリコン膜6(第2の導電膜)
からなる電極配線を形成する。次に、第1図(b)に示
すように、フォトレジスト膜10をマスクとして酸化シリ
コン膜5を厚さ400nmだけエッチングして除去する。次
にフォトレジスト10を除去する。次に、第1図(c)に
示すように厚さ500nmの酸化シリコン膜7(第3の絶縁
膜)を成長する。次にリソグラフィ技術を用いて、n型
拡散層2が露出するようにコンタクトホール8を形成す
る。次にタングステンシリサイドを厚さ300nm、スパッ
タ法により堆積した後、リソグラフィ技術を用いてパタ
ーンニングしてタングステンシリサイド膜9を形成す
る。以上の工程により本発明による半導体装置を製造す
ることができる。
本発明によるコンタクトでは、酸化シリコン膜5がエ
ッチングにより薄くなっているので、コンタクトホール
8の深さが浅くなるため、タングステンシリサイド膜9
の段切れを防ぐことができる。
次に本発明の適用したダイナミックRAMのメモリセル
の製造工程の一例を第2図を用いて説明する。
まず、第2図(a)に示すように、P型シリコン基板
1を選択酸化し、厚さ600nmのフィールド酸化膜11を形
成する。次に熱酸化を行い、厚さ30nmのゲート酸化膜15
(第1の導電膜)を形成する。次にゲート電極14を利用
したセルフアライン方式によりヒ素をイオン注入して、
n型拡散層より成るソース領域12,ドレイン領域13を形
成する。次に厚さ500nmの酸化シリコン膜5を成長した
後、リソグラフィ技術を用いてソース領域12が露出する
ようにコンタクトホールを形成する。次に多結晶シリコ
ンを厚さ200nm堆積した後、これにリンを拡散して導電
性を持たせる。次にリソグラフィ技術を用いて所定の形
状に加工して多結晶シリコン膜16を形成する。次に熱酸
化を行い多結晶シリコン膜16の表面に厚さ15nmの酸化シ
リコン膜17を形成する。次に多結晶シリコンを厚さ200n
m堆積した後、これにリンを拡散して導電性を持たせ
る。次にリソグラフィ技術を用いて、フォトレジスト膜
10をマスクとしてパターンニングして多結晶シリコン膜
6を形成する。次に、第2図(b)に示すように、フォ
トレジスト膜10をマスクとして酸化シリコン膜5を厚さ
00nmエッチングする。次にフォトレジスト膜10を除去す
る。次に厚さ500nmの酸化シリコン膜7を形成する。次
にリソグラフィ技術を用いてドレイン領域13が露出する
ようにコンタクトホール8を形成する。次にタングステ
ンシリサイドをスパッタにより厚さ400nm堆積した後、
リソグラフィ技術を用いて所定の形状に加工し、ディジ
ット線を構成するタングステンシリサイド膜9を形成す
る。
このようにして、P型シリコン基板1に形成したフィ
ールド酸化膜11と、ゲート電極14、およびゲート酸化膜
15、およびn型拡散層によるソース領域12、およびドレ
イン領域14から成るMOSFETと、多結晶シリコン膜16、お
よび酸化シリコン膜17、および多結晶シリコン膜6から
成る、ソース領域12に接続されたキャパシタと、ドレイ
ン領域14に接続されたディジット線を構成するタングス
テンシリサイド膜9と、層間絶縁のための酸化シリコン
膜53および酸化シリコン膜7とから構成されているダイ
ナミックRAMのメモリセルを形成することができるが、
ディジット線の段切れもない。
〔発明の効果〕
以上説明したように本発明は、少なくとも第1,第2の
絶縁膜を堆積した上に導電膜を形成し、その導電膜で覆
われていない、コンタクトホール形成予定個所を包含す
る領域の第2の絶縁膜を厚さ方向に一部除去したのち、
第3の絶縁膜を堆積し、第1,第2,第3の絶縁膜を貫通す
るコンタクトホールを形成するので、第2の絶縁膜を膜
厚がエッチングにより薄くなっている分だけ、コンタク
トホールの深さが浅くなっており、コンタクトホールを
埋める第3の導電膜の段切れを防止でき、半導体装置の
歩留りもしくは信頼性を改善できるという効果がある。
【図面の簡単な説明】
第1図(a)〜(c)は本発明の一実施例を説明するた
めの工程順に示す縦断面図、第2図(a),(b)は本
発明を適用したダイナミックRAMのメモリセルの製造方
法を説明するための工程順に示す縦断面図、第3図
(a),(b)は従来の半導体装置の製造方法を説明す
るための工程順に示す縦断面図である。 1……P型シリコン基板、2……n型拡散層、3……酸
化シリコン膜、4……多結晶シリコン膜、5……酸化シ
リコン膜、6……多結晶シリコン膜、7……酸化シリコ
ン膜、8……コンタクトホール、9……タングステンシ
リサイド膜、10……フォトレジスト、11……フィールド
酸化膜、12……ソース領域、13……ドレイン領域、14…
…ゲート電極、15……ゲート酸化膜、16……多結晶シリ
コン膜、17……酸化シリコン膜。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】第1導電型半導体基板に第1の絶縁膜を形
    成する工程と、該第1の絶縁膜上に所定パターンの第1
    の導電膜を形成する工程と、前記第1導電型半導体基板
    に前記第1の導電膜パターンに対してセルフアラインで
    第2導電型拡散層を形成する工程と、前記第1の導電膜
    を形成後に基板全体に第2の絶縁膜を形成する工程と、
    該第2の絶縁膜上に所定パターンの第2の導電膜を形成
    する工程と、該第2の導電膜に覆われていない部分の前
    記第2の絶縁膜を、少なくとも前記第1の導電膜を露出
    させないエッチング量でエッチングする工程と、基板全
    体に第3の絶緑膜を形成する工程と、該第3の絶縁膜上
    から前記第2導電型拡散層にまで到達するコンタクトホ
    ールを形成する工程と、該コンタクトホールを含み前記
    第3の絶縁膜上に所定パターンの第3の導電膜を形成す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7740666B2 (en) 2006-12-28 2010-06-22 Kimberly-Clark Worldwide, Inc. Process for dyeing a textile web

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US7740666B2 (en) 2006-12-28 2010-06-22 Kimberly-Clark Worldwide, Inc. Process for dyeing a textile web

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