JPH10289983A - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
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- JPH10289983A JPH10289983A JP9329980A JP32998097A JPH10289983A JP H10289983 A JPH10289983 A JP H10289983A JP 9329980 A JP9329980 A JP 9329980A JP 32998097 A JP32998097 A JP 32998097A JP H10289983 A JPH10289983 A JP H10289983A
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Abstract
(57)【要約】
【課題】 セル領域だけでなくコア領域や周辺領域に安
定した配線を形成することができる半導体装置の配線形
成方法を提供する。 【解決手段】 第１導電型半導体基板に活性領域とフィ
ールド領域とを区画し、周辺領域の所定の位置に第２導
電型ウェルを形成して、セル領域と周辺領域にゲート電
極を形成して、そのゲート電極の両側に不純物領域を形
成する。層間絶縁物を形成させた後、セル領域と周辺領
域の双方の不純物領域を露出させ、その露出させた箇所
に拡散バリヤ層を形成させてからポリシリコンパッドを
形成する。
定した配線を形成することができる半導体装置の配線形
成方法を提供する。 【解決手段】 第１導電型半導体基板に活性領域とフィ
ールド領域とを区画し、周辺領域の所定の位置に第２導
電型ウェルを形成して、セル領域と周辺領域にゲート電
極を形成して、そのゲート電極の両側に不純物領域を形
成する。層間絶縁物を形成させた後、セル領域と周辺領
域の双方の不純物領域を露出させ、その露出させた箇所
に拡散バリヤ層を形成させてからポリシリコンパッドを
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のコン
タクト配線に係り、特にアスペクト比が非常に大きい場
合に、セル領域のみならず、コアや周辺領域にもコンタ
クトのためのパッドを形成して、安定したコンタクト配
線ができる半導体装置の配線形成方法に関するものであ
る。
タクト配線に係り、特にアスペクト比が非常に大きい場
合に、セル領域のみならず、コアや周辺領域にもコンタ
クトのためのパッドを形成して、安定したコンタクト配
線ができる半導体装置の配線形成方法に関するものであ
る。
【０００２】
【従来の技術】以下、図１、２に基づき従来の半導体装
置の配線形成方法を説明する。図において左側に描いて
あるのはセル領域で、右側に描いてあるのがコア領域や
周辺領域である。従来の半導体装置の配線は、セル領域
にのみコンタクトのためのパッドを形成し、コア領域や
周辺領域にはパッドを形成させなかった。その従来の配
線方法は、いずれの領域ともフィールド絶縁膜２を形成
させて、フィールド領域と活性領域とを区画する。その
活性領域とフィールド領域とが形成された基板の所定の
位置に第２導電型ウェル３を形成する。そして、活性領
域上に第１酸化膜、ポリシリコン、第２酸化膜を堆積し
た後、ゲート電極形成マスクによりエッチングして、ゲ
ート酸化膜４、ゲート電極５、ゲートキャップ絶縁膜６
を形成する。ゲート電極５の両側に低濃度不純物イオン
を注入してＬＤＤ領域７を形成し、全面に酸化膜を堆積
してエッチバックして、ゲート電極５の両側面に側壁絶
縁膜８を形成する。側壁絶縁膜を形成させた後、基板１
のゲート電極５とその側壁絶縁膜８の両側に高濃度不純
物イオンを注入してソース／ドレイン領域９を形成す
る。そして、全面に薄い第３酸化膜１０を堆積した後、
ＣＶＤ法で平坦化のための層間絶縁膜１１を形成する。
次いで、全面に感光膜１２を塗布し、セル領域（左側
図）のゲート電極５の上部にのみ残るように露光及び現
像工程で選択的に感光膜１２をパターニングする。
置の配線形成方法を説明する。図において左側に描いて
あるのはセル領域で、右側に描いてあるのがコア領域や
周辺領域である。従来の半導体装置の配線は、セル領域
にのみコンタクトのためのパッドを形成し、コア領域や
周辺領域にはパッドを形成させなかった。その従来の配
線方法は、いずれの領域ともフィールド絶縁膜２を形成
させて、フィールド領域と活性領域とを区画する。その
活性領域とフィールド領域とが形成された基板の所定の
位置に第２導電型ウェル３を形成する。そして、活性領
域上に第１酸化膜、ポリシリコン、第２酸化膜を堆積し
た後、ゲート電極形成マスクによりエッチングして、ゲ
ート酸化膜４、ゲート電極５、ゲートキャップ絶縁膜６
を形成する。ゲート電極５の両側に低濃度不純物イオン
を注入してＬＤＤ領域７を形成し、全面に酸化膜を堆積
してエッチバックして、ゲート電極５の両側面に側壁絶
縁膜８を形成する。側壁絶縁膜を形成させた後、基板１
のゲート電極５とその側壁絶縁膜８の両側に高濃度不純
物イオンを注入してソース／ドレイン領域９を形成す
る。そして、全面に薄い第３酸化膜１０を堆積した後、
ＣＶＤ法で平坦化のための層間絶縁膜１１を形成する。
次いで、全面に感光膜１２を塗布し、セル領域（左側
図）のゲート電極５の上部にのみ残るように露光及び現
像工程で選択的に感光膜１２をパターニングする。
【０００３】図１ｂに示すように、パターニングされた
感光膜１２をマスクに用いて、セル領域の層間絶縁膜１
１と第３酸化膜１０を異方性エッチングして、ソース／
ドレイン領域９が露出されるようにコンタクトホールを
形成する。図１ｃに示すように、セル領域のコンタクト
ホールを含む上部及びコア領域や周辺領域にポリシリコ
ン層１３を形成する。そのシリコン層１３はコンタクト
ホールを形成させた箇所ではそのコンタクトホールを充
填する。そして、全面に感光膜１４を塗布し、セル領域
のゲート電極５間のソース／ドレイン領域９の所定の上
部にのみ残るように露光及び現像工程で感光膜１４を選
択的にパターニングする。
感光膜１２をマスクに用いて、セル領域の層間絶縁膜１
１と第３酸化膜１０を異方性エッチングして、ソース／
ドレイン領域９が露出されるようにコンタクトホールを
形成する。図１ｃに示すように、セル領域のコンタクト
ホールを含む上部及びコア領域や周辺領域にポリシリコ
ン層１３を形成する。そのシリコン層１３はコンタクト
ホールを形成させた箇所ではそのコンタクトホールを充
填する。そして、全面に感光膜１４を塗布し、セル領域
のゲート電極５間のソース／ドレイン領域９の所定の上
部にのみ残るように露光及び現像工程で感光膜１４を選
択的にパターニングする。
【０００４】図２ｄに示すように、パターニングされた
感光膜１４をマスクに用いて、ポリシリコン層１３を異
方性エッチングして、セル領域にノードコンタクトパッ
ド１３ａ、１３ｂとビットラインコンタクトパッド１３
ｃを形成する。図１ｅに示すように、コア領域及び周辺
領域のソース／ドレイン領域９が露出されるようにコン
タクトホールを形成する。この後に、全面にアルミニウ
ム或いはタングステン或いはポリシリコンなどの導電性
物質を堆積し、パターニングして、セル領域のノードコ
ンタクトパッド１３ａ、１３ｂ上にノードコンタクト配
線層１５ａ、１５ｂと、ビットラインコンタクトパッド
１３ｃ上にビットラインコンタクト配線層１５ｃを形成
させるとともに、コア領域や周辺領域のソース／ドレイ
ン領域９とコンタクトされるようにＮ+ 配線層１６ａ、
１６ｂと、コアや周辺領域の第２導電型ウェル３領域の
ソース／ドレイン９とコンタクトされるようにＰ+ 配線
層１７ａ、１７ｂとを形成することにより、従来の半導
体装置のコンタクト配線工程を完了する。
感光膜１４をマスクに用いて、ポリシリコン層１３を異
方性エッチングして、セル領域にノードコンタクトパッ
ド１３ａ、１３ｂとビットラインコンタクトパッド１３
ｃを形成する。図１ｅに示すように、コア領域及び周辺
領域のソース／ドレイン領域９が露出されるようにコン
タクトホールを形成する。この後に、全面にアルミニウ
ム或いはタングステン或いはポリシリコンなどの導電性
物質を堆積し、パターニングして、セル領域のノードコ
ンタクトパッド１３ａ、１３ｂ上にノードコンタクト配
線層１５ａ、１５ｂと、ビットラインコンタクトパッド
１３ｃ上にビットラインコンタクト配線層１５ｃを形成
させるとともに、コア領域や周辺領域のソース／ドレイ
ン領域９とコンタクトされるようにＮ+ 配線層１６ａ、
１６ｂと、コアや周辺領域の第２導電型ウェル３領域の
ソース／ドレイン９とコンタクトされるようにＰ+ 配線
層１７ａ、１７ｂとを形成することにより、従来の半導
体装置のコンタクト配線工程を完了する。
【０００５】
【発明が解決しようとする課題】上記のように製造され
た従来の半導体装置の配線形成方法は、コンタクトアス
ペクト比が非常に大きい場合、例えば４以上である場
合、コア領域及び周辺領域には配線形成のためのパッド
が無いため、配線形成時、工程マージンが低減してミス
アラインが生じることがある。
た従来の半導体装置の配線形成方法は、コンタクトアス
ペクト比が非常に大きい場合、例えば４以上である場
合、コア領域及び周辺領域には配線形成のためのパッド
が無いため、配線形成時、工程マージンが低減してミス
アラインが生じることがある。
【０００６】本発明は、上記のような問題点を解決する
ためになされたもので、コンタクトアスペクト比が大き
い場合に、セル領域及びコア領域や周辺領域に安定した
配線を形成することができる半導体装置の配線形成方法
を提供することをその目的とする。
ためになされたもので、コンタクトアスペクト比が大き
い場合に、セル領域及びコア領域や周辺領域に安定した
配線を形成することができる半導体装置の配線形成方法
を提供することをその目的とする。
【０００７】
【課題を解決するための手段】上記のような目的を達成
するための本発明の半導体装置の配線形成方法は、第１
導電型半導体基板にセル領域と周辺領域とを分け、さら
に活性領域とフィールド領域とを区画し、そのフィール
ド領域にフィールド絶縁膜を形成する。周辺領域と定め
られた半導体基板の所定の領域には第２導電型ウェルを
形成する。周辺領域に第２導電型ウェルを形成させた
後、半導体基板のセル領域、周辺領域にトランジスタを
形成させるための複数のゲート電極を形成し、その両側
に不純物領域を形成する。さらに、半導体基板の全面に
層間絶縁膜を形成して、セル領域と周辺領域との双方に
形成させたゲート電極の両側の不純物領域が露出するよ
うに層間絶縁膜をエッチングし、そのエッチングで除去
された層間絶縁膜に不純物にコンタクトされるようにバ
リヤー層を形成させるとともに、ドーピングされたポリ
シリコンパッドを順次に形成する。最後に、ドーピング
されたポリシリコンパッド上にそれぞれの配線層を形成
する。
するための本発明の半導体装置の配線形成方法は、第１
導電型半導体基板にセル領域と周辺領域とを分け、さら
に活性領域とフィールド領域とを区画し、そのフィール
ド領域にフィールド絶縁膜を形成する。周辺領域と定め
られた半導体基板の所定の領域には第２導電型ウェルを
形成する。周辺領域に第２導電型ウェルを形成させた
後、半導体基板のセル領域、周辺領域にトランジスタを
形成させるための複数のゲート電極を形成し、その両側
に不純物領域を形成する。さらに、半導体基板の全面に
層間絶縁膜を形成して、セル領域と周辺領域との双方に
形成させたゲート電極の両側の不純物領域が露出するよ
うに層間絶縁膜をエッチングし、そのエッチングで除去
された層間絶縁膜に不純物にコンタクトされるようにバ
リヤー層を形成させるとともに、ドーピングされたポリ
シリコンパッドを順次に形成する。最後に、ドーピング
されたポリシリコンパッド上にそれぞれの配線層を形成
する。
【０００８】
【発明の実施の形態】以下、添付図３、４に基づき本発
明実施形態の半導体装置の配線形成方法を説明する。本
実施形態の半導体装置のコンタクト配線形成方法を説明
するにあたって、セル領域の工程断面図（左側図）と、
コアや周辺領域の工程断面図（右側図）とを同時に説明
する。以下、特別な説明が無い限り、セル領域とコアや
周辺領域との工程が同時に行われる。まず、Ｐ型半導体
基板３１に感光膜を塗布し、活性領域とフィールド領域
とを区画するために、露光及び現像工程で選択的に感光
膜をパターニングする（図示せず）。この後に、熱酸化
工程を介してフィールド領域にフィールド酸化膜３２を
形成する。そして、コア領域及び周辺領域の半導体基板
３１の所定の領域にＮウェル３３を形成する。そして、
全面に第１酸化膜、ポリシリコン、第２酸化膜を順次に
堆積する。次に、ゲート形成マスクを用いたエッチング
で積層されたゲート酸化膜３４、ゲート電極３５、ゲー
トキャップ絶縁膜３６を形成する。そして、半導体基板
３１のゲート電極３５の両側に低濃度不純物イオンを注
入してＬＤＤ領域３７を形成する。その後、全面に第３
酸化膜を堆積した後、エッチバックしてゲート電極３５
の両側面に側壁絶縁膜３８を形成する。次いで、ゲート
電極３５と側壁絶縁膜３８をマスクにして半導体基板３
１に高濃度不純物イオンを注入してソース／ドレイン３
９を形成する。この後に、全面に酸化膜又は窒化膜を薄
く堆積して第１層間絶縁膜４０を形成し、全面に層間絶
縁のために第２層間絶縁膜４１を堆積する。そして、全
面に感光膜４２を塗布した後、コンタクトの形成のため
に、所定の部分を露光及び現像工程で選択的にパターニ
ングする。このパターニングは、セル領域だけでなく、
周辺領域やコア領域にも形成する。
明実施形態の半導体装置の配線形成方法を説明する。本
実施形態の半導体装置のコンタクト配線形成方法を説明
するにあたって、セル領域の工程断面図（左側図）と、
コアや周辺領域の工程断面図（右側図）とを同時に説明
する。以下、特別な説明が無い限り、セル領域とコアや
周辺領域との工程が同時に行われる。まず、Ｐ型半導体
基板３１に感光膜を塗布し、活性領域とフィールド領域
とを区画するために、露光及び現像工程で選択的に感光
膜をパターニングする（図示せず）。この後に、熱酸化
工程を介してフィールド領域にフィールド酸化膜３２を
形成する。そして、コア領域及び周辺領域の半導体基板
３１の所定の領域にＮウェル３３を形成する。そして、
全面に第１酸化膜、ポリシリコン、第２酸化膜を順次に
堆積する。次に、ゲート形成マスクを用いたエッチング
で積層されたゲート酸化膜３４、ゲート電極３５、ゲー
トキャップ絶縁膜３６を形成する。そして、半導体基板
３１のゲート電極３５の両側に低濃度不純物イオンを注
入してＬＤＤ領域３７を形成する。その後、全面に第３
酸化膜を堆積した後、エッチバックしてゲート電極３５
の両側面に側壁絶縁膜３８を形成する。次いで、ゲート
電極３５と側壁絶縁膜３８をマスクにして半導体基板３
１に高濃度不純物イオンを注入してソース／ドレイン３
９を形成する。この後に、全面に酸化膜又は窒化膜を薄
く堆積して第１層間絶縁膜４０を形成し、全面に層間絶
縁のために第２層間絶縁膜４１を堆積する。そして、全
面に感光膜４２を塗布した後、コンタクトの形成のため
に、所定の部分を露光及び現像工程で選択的にパターニ
ングする。このパターニングは、セル領域だけでなく、
周辺領域やコア領域にも形成する。
【０００９】図３ｂに示すように、パターニングされた
感光膜４２をマスクにして第２層間絶縁膜４１と第１層
間絶縁膜４０を異方性エッチングして所定の部分、すな
わちセル領域においてはゲート電極３５の両側のソース
／ドレイン領域３９の上、同様にコア領域及び周辺領域
でもゲート電極３５の両側のソース／ドレイン領域３９
上にコンタクトホールを形成する。セル領域ではビット
ラインコンタクトパッドとノードコンタクトパッドを形
成するためであり、また周辺領域、コア領域ではコンタ
クトパッドの形成のためである。
感光膜４２をマスクにして第２層間絶縁膜４１と第１層
間絶縁膜４０を異方性エッチングして所定の部分、すな
わちセル領域においてはゲート電極３５の両側のソース
／ドレイン領域３９の上、同様にコア領域及び周辺領域
でもゲート電極３５の両側のソース／ドレイン領域３９
上にコンタクトホールを形成する。セル領域ではビット
ラインコンタクトパッドとノードコンタクトパッドを形
成するためであり、また周辺領域、コア領域ではコンタ
クトパッドの形成のためである。
【００１０】図３ｃに示すように、コンタクトホールの
内面に接触するように全面に拡散バリヤー金属層４３を
堆積する。この拡散バイヤー金属層４３は、後工程で形
成するＮ+又はＰ+でドーピングされたノードコンタクト
パッド４４ａ、４４ｂや、ビットラインコンタクトパッ
ド４４ｃや、ポリパッド４４ｄ、４４ｅ、４４ｆ、４４
ｇ（図４ｄ参照）がソース／ドレイン領域３９へ拡散さ
れることを防止するために設ける。このバリヤー金属層
４３はＴｉＷ、ＴｉＮ、ＴｉＣ、ＴｉＢ、ＴｉＳｉ2 、
Ｔｉ膜のうち１つ以上で形成してもよく、またシリサイ
ド層で形成させるようにしても良い。次に、セル領域と
周辺領域やコア領域に、ドーピングされないポリシリコ
ン層４４を堆積した後、Ｎ型のリンイオン又はヒ素イオ
ンまたはガリウムイオンをポリシリコン層４４の全面に
ドーピングすることにより、Ｎ+ のポリシリコン層４４
を形成する。なお、Ｐ+ 型となるようにボロンイオンを
注入しても良い。さらには、あらかじめドーピングされ
たポリシリコン層を堆積させるようにしても良い。その
後、全面に感光膜４５を塗布した後、コンタクトホール
の上部のポリシリコン層４４を含む所定の部分の感光膜
４５を露光及び現像工程で選択的にパターニングする。
内面に接触するように全面に拡散バリヤー金属層４３を
堆積する。この拡散バイヤー金属層４３は、後工程で形
成するＮ+又はＰ+でドーピングされたノードコンタクト
パッド４４ａ、４４ｂや、ビットラインコンタクトパッ
ド４４ｃや、ポリパッド４４ｄ、４４ｅ、４４ｆ、４４
ｇ（図４ｄ参照）がソース／ドレイン領域３９へ拡散さ
れることを防止するために設ける。このバリヤー金属層
４３はＴｉＷ、ＴｉＮ、ＴｉＣ、ＴｉＢ、ＴｉＳｉ2 、
Ｔｉ膜のうち１つ以上で形成してもよく、またシリサイ
ド層で形成させるようにしても良い。次に、セル領域と
周辺領域やコア領域に、ドーピングされないポリシリコ
ン層４４を堆積した後、Ｎ型のリンイオン又はヒ素イオ
ンまたはガリウムイオンをポリシリコン層４４の全面に
ドーピングすることにより、Ｎ+ のポリシリコン層４４
を形成する。なお、Ｐ+ 型となるようにボロンイオンを
注入しても良い。さらには、あらかじめドーピングされ
たポリシリコン層を堆積させるようにしても良い。その
後、全面に感光膜４５を塗布した後、コンタクトホール
の上部のポリシリコン層４４を含む所定の部分の感光膜
４５を露光及び現像工程で選択的にパターニングする。
【００１１】図４ｄに示すように、パターニングされた
感光膜４５をマスクに用いた異方性エッチングでポリシ
リコン層４４をエッチングして、ソース／ドレイン領域
３９とオーミックコンタクトをなすように、セル領域に
はノードコンタクトパッド４４ａ、４４ｂとビットライ
ンコンタクトパッド４４ｃを形成し、コア領域及び周辺
領域にはそれぞれポリパッド４４ｄ、４４ｅ、４４ｆ、
４４ｇを形成する。これらの各パッドは、ＴｉＷ、Ｔｉ
Ｎ、ＴｉＣ、ＴｉＢ、ＴｉＳｉ2 、Ｔｉ膜のうち１つ以
上で形成された拡散バリヤー金属層４３により、ソース
／ドレイン領域３９とオーミックコンタクトされる。図
４ｅに示すように、全面にアルミニウム或いはタングス
テン或いはポリシリコンなどの導電性物質を堆積した
後、パターニングして、セル領域にノードコンタクト配
線層４７ａ、４７ｂとビットラインコンタクト配線層４
７ｃを形成し、コアや周辺領域にはそれぞれのポリパッ
ド４４ｄ〜４４ｇと連結されるポリパッド配線層４７ｄ
〜４７ｇを形成することにより、本半導体装置の配線形
成を完了する。
感光膜４５をマスクに用いた異方性エッチングでポリシ
リコン層４４をエッチングして、ソース／ドレイン領域
３９とオーミックコンタクトをなすように、セル領域に
はノードコンタクトパッド４４ａ、４４ｂとビットライ
ンコンタクトパッド４４ｃを形成し、コア領域及び周辺
領域にはそれぞれポリパッド４４ｄ、４４ｅ、４４ｆ、
４４ｇを形成する。これらの各パッドは、ＴｉＷ、Ｔｉ
Ｎ、ＴｉＣ、ＴｉＢ、ＴｉＳｉ2 、Ｔｉ膜のうち１つ以
上で形成された拡散バリヤー金属層４３により、ソース
／ドレイン領域３９とオーミックコンタクトされる。図
４ｅに示すように、全面にアルミニウム或いはタングス
テン或いはポリシリコンなどの導電性物質を堆積した
後、パターニングして、セル領域にノードコンタクト配
線層４７ａ、４７ｂとビットラインコンタクト配線層４
７ｃを形成し、コアや周辺領域にはそれぞれのポリパッ
ド４４ｄ〜４４ｇと連結されるポリパッド配線層４７ｄ
〜４７ｇを形成することにより、本半導体装置の配線形
成を完了する。
【００１２】
【発明の効果】上記の本発明の半導体装置の配線形成方
法は、セル領域だけでなく、コア領域及び周辺領域に
も、パッドを層間絶縁膜の表面に形成するため、全般的
な工程のマージンを確保し易い。また、Ｎ+又はＰ+のポ
リパッドを形成するとき、拡散バリヤー金属層をソース
／ドレイン領域とポリパッドとの間に形成しているの
で、１つの導電性を有するポリパッドを形成することが
できる。よって、マスクのステップを減少させることが
でき、生産性を向上させることができる。
法は、セル領域だけでなく、コア領域及び周辺領域に
も、パッドを層間絶縁膜の表面に形成するため、全般的
な工程のマージンを確保し易い。また、Ｎ+又はＰ+のポ
リパッドを形成するとき、拡散バリヤー金属層をソース
／ドレイン領域とポリパッドとの間に形成しているの
で、１つの導電性を有するポリパッドを形成することが
できる。よって、マスクのステップを減少させることが
でき、生産性を向上させることができる。
【図１】 従来の半導体装置の配線形成方法を示す工程
断面図。
断面図。
【図２】 従来の半導体装置の配線形成方法を示す工程
断面図。
断面図。
【図３】 本発明実施形態の配線形成方法を示す工程断
面図。
面図。
【図４】 本発明実施形態の配線形成方法を示す工程断
面図。
面図。
３１ 半導体基板 ３２ フィールド酸化膜 ３３ Ｎウェル ３４ ゲート酸化膜 ３５ ゲート電極 ３６ ゲートキャップ絶縁膜 ３７ ＬＤＤ領域 ３８ 側壁絶縁膜 ３９ ソース／ドレイン領域 ４０ 第１層間絶縁膜 ４１ 第２層間絶縁膜 ４２、４５ 感光膜 ４３ バリヤー金属 ４４ ポリシリコン層 ４４ａ、４４ｂ ノードコンタクトパッド ４４ｃ ビットラインコンタクトパッド ４４ｄ〜４４ｇ ポリパッド ４７ａ、４７ｂ ノードコンタクト配線層 ４７ｃ ビットラインコンタクト配線層 ４７ｄ〜４７ｇ ポリパッド配線層
Claims (4)
- 【請求項１】 第１導電型半導体基板にセル領域と周辺
領域とを分け、さらに活性領域とフィールド領域とを区
画し、そのフィールド領域にフィールド絶縁膜を形成す
る工程と、 前記周辺領域と定められた半導体基板の所定の領域に第
２導電型ウェルを形成する工程と、 前記半導体基板の全面に複数のゲート電極を形成する工
程と、 前記ゲート電極の両側の前記半導体基板にそれぞれ不純
物領域を形成する工程と、 前記半導体基板の全面に層間絶縁膜を形成する工程と、 前記セル領域と周辺領域との双方に形成させたゲート電
極の両側の不純物領域が露出するように層間絶縁膜をエ
ッチングし、そのエッチングで除去された層間絶縁膜に
前記不純物にコンタクトされるようにバリヤー層を形成
させるとともに、ドーピングされたポリシリコンパッド
を順次に形成する工程と、 前記ドーピングされたポリシリコンパッド上にそれぞれ
の配線層を形成する工程と、を備えることを特徴とする
半導体装置の配線形成方法。 - 【請求項２】 前記バリヤー層は、シリサイド層で形成
することを特徴とする請求項１に記載の半導体装置の配
線形成方法。 - 【請求項３】 前記バリヤー層は、ＴｉＷ、ＴｉＮ、Ｔ
ｉＣ、ＴｉＢ、Ｔｉのうち１つ以上を使用して形成する
ことを特徴とする請求項１に記載の半導体装置の配線形
成方法。 - 【請求項４】 前記ポリシリコンパッドは、３族又は５
族からなる元素をイオン注入して形成することを特徴と
する請求項１に記載の半導体装置の配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR13203/1997 | 1997-04-10 | ||
| KR1019970013203A KR100249170B1 (ko) | 1997-04-10 | 1997-04-10 | 반도체 소자의 배선 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289983A true JPH10289983A (ja) | 1998-10-27 |
Family
ID=19502396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9329980A Pending JPH10289983A (ja) | 1997-04-10 | 1997-12-01 | 半導体装置の配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6008115A (ja) |
| JP (1) | JPH10289983A (ja) |
| KR (1) | KR100249170B1 (ja) |
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| US7531867B2 (en) * | 2006-03-27 | 2009-05-12 | Infineon Technologies Ag | Method for forming an integrated memory device and memory device |
| KR100857229B1 (ko) * | 2007-05-28 | 2008-09-05 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| KR101594031B1 (ko) * | 2009-08-28 | 2016-02-15 | 삼성전자주식회사 | 불순물이 도핑된 폴리실리콘층 내에 불순물 확산 방지층을 갖는 반도체 소자 및 이를 이용한 디램 소자 |
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|---|---|---|---|---|
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| KR900003618B1 (ko) * | 1986-05-30 | 1990-05-26 | 후지쓰가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| US5178800A (en) * | 1990-10-10 | 1993-01-12 | Innotech, Inc. | Method for forming plastic optical quality spectacle lenses |
| US5094981A (en) * | 1990-04-17 | 1992-03-10 | North American Philips Corporation, Signetics Div. | Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier material above 550° C. |
| US5231052A (en) * | 1991-02-14 | 1993-07-27 | Industrial Technology Research Institute | Process for forming a multilayer polysilicon semiconductor electrode |
| JP3413876B2 (ja) * | 1992-07-08 | 2003-06-09 | セイコーエプソン株式会社 | 半導体装置 |
| KR960004079B1 (en) * | 1992-12-19 | 1996-03-26 | Lg Semicon Co Ltd | Contact hole forming method |
| US5292681A (en) * | 1993-09-16 | 1994-03-08 | Micron Semiconductor, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
-
1997
- 1997-04-10 KR KR1019970013203A patent/KR100249170B1/ko not_active IP Right Cessation
- 1997-12-01 JP JP9329980A patent/JPH10289983A/ja active Pending
- 1997-12-23 US US08/997,587 patent/US6008115A/en not_active Expired - Lifetime
-
2001
- 2001-09-06 US US09/946,366 patent/US20020030281A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6008115A (en) | 1999-12-28 |
| KR19980076481A (ko) | 1998-11-16 |
| KR100249170B1 (ko) | 2000-03-15 |
| US20020030281A1 (en) | 2002-03-14 |
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