JPH11163158A - 半導体デバイスのコンタクト配線の形成方法 - Google Patents
半導体デバイスのコンタクト配線の形成方法Info
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- JPH11163158A JPH11163158A JP10262822A JP26282298A JPH11163158A JP H11163158 A JPH11163158 A JP H11163158A JP 10262822 A JP10262822 A JP 10262822A JP 26282298 A JP26282298 A JP 26282298A JP H11163158 A JPH11163158 A JP H11163158A
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- H01L21/321—After treatment
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Abstract
(57)【要約】
【課題】 安定したコンタクト配線を形成可能な半導体
デバイスのコンタクト配線の形成方法を提供すること。 【解決手段】 ゲート電極の間にドープされないポリシ
リコンを形成させ、そのゲート電極の間に詰められたポ
リシリコンに必要な不純物を注入して、熱処理し、基板
にその不純物を拡散させてＭＯＳのソース／ドレイン領
域となる不純物領域を形成させるとともに、そのゲート
電極の間に詰められてドープされたポリシリコンをコン
タクトパッドとして利用する。その結果、セル領域だけ
でなく、コア及び周辺領域にもコンタクトパッドを形成
させることができるようになり、配線用のアスペクト比
をその分小さくしてコンタクトホールの形成を容易と
し、配線を確実にできる。
デバイスのコンタクト配線の形成方法を提供すること。 【解決手段】 ゲート電極の間にドープされないポリシ
リコンを形成させ、そのゲート電極の間に詰められたポ
リシリコンに必要な不純物を注入して、熱処理し、基板
にその不純物を拡散させてＭＯＳのソース／ドレイン領
域となる不純物領域を形成させるとともに、そのゲート
電極の間に詰められてドープされたポリシリコンをコン
タクトパッドとして利用する。その結果、セル領域だけ
でなく、コア及び周辺領域にもコンタクトパッドを形成
させることができるようになり、配線用のアスペクト比
をその分小さくしてコンタクトホールの形成を容易と
し、配線を確実にできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
コンタクト配線に関し、特にアスペクト比が非常に大き
な場合に、セル領域だけでなくコアや周辺領域にもコン
タクトのためのパッドを形成して、安定したコンタクト
配線を形成可能とした半導体デバイスのコンタクト配線
の形成方法に関する。
コンタクト配線に関し、特にアスペクト比が非常に大き
な場合に、セル領域だけでなくコアや周辺領域にもコン
タクトのためのパッドを形成して、安定したコンタクト
配線を形成可能とした半導体デバイスのコンタクト配線
の形成方法に関する。
【０００２】
【従来の技術】半導体集積回路において、優れた回路動
作の性能を得、且つ高集積度を得るために集積回路を構
成するＭＯＳＦＥＴのサイズを小さくする努力の結果、
半導体集積回路の技術における個々の素子がマイクロ以
下にスケールダウンされた。これにより、ＭＯＳＦＥＴ
においてはゲートラインの幅が狭くなり、集積化が重な
るにつれてよりサイズが小さくなった。それに伴って、
ＭＯＳＦＥＴの特性の短チャネル効果によるホットキャ
リヤの問題を解決するためにＭＯＳＦＥＴをＬＤＤの構
造としたり、集積度の増加に応ずる配線抵抗の増加で発
生する信号伝達速度の低下の問題を解決するためにポリ
サイドを用いたゲート構造を採用する等、多角的に研
究、開発が進められている。ゲート電極の両側の半導体
基板に形成されたソース／ドレイン用の不純物領域への
配線ステップは、ゲート電極を含む基板の全面に平坦化
のためのＩＬＤ(InterLayer Dielectric) ステップを行
った後、ソース／ドレイン領域の上側に形成されたＩＬ
Ｄ層を選択的に除去してコンタクトホールを形成する
が、半導体デバイスの微細化に伴ってこの種のコンタク
ト配線ステップでのアスペクト比が増加してビットライ
ンやメモリコンタクト部のマージン確保が難しい。その
ため、これを解決するための研究が行われている。
作の性能を得、且つ高集積度を得るために集積回路を構
成するＭＯＳＦＥＴのサイズを小さくする努力の結果、
半導体集積回路の技術における個々の素子がマイクロ以
下にスケールダウンされた。これにより、ＭＯＳＦＥＴ
においてはゲートラインの幅が狭くなり、集積化が重な
るにつれてよりサイズが小さくなった。それに伴って、
ＭＯＳＦＥＴの特性の短チャネル効果によるホットキャ
リヤの問題を解決するためにＭＯＳＦＥＴをＬＤＤの構
造としたり、集積度の増加に応ずる配線抵抗の増加で発
生する信号伝達速度の低下の問題を解決するためにポリ
サイドを用いたゲート構造を採用する等、多角的に研
究、開発が進められている。ゲート電極の両側の半導体
基板に形成されたソース／ドレイン用の不純物領域への
配線ステップは、ゲート電極を含む基板の全面に平坦化
のためのＩＬＤ(InterLayer Dielectric) ステップを行
った後、ソース／ドレイン領域の上側に形成されたＩＬ
Ｄ層を選択的に除去してコンタクトホールを形成する
が、半導体デバイスの微細化に伴ってこの種のコンタク
ト配線ステップでのアスペクト比が増加してビットライ
ンやメモリコンタクト部のマージン確保が難しい。その
ため、これを解決するための研究が行われている。
【０００３】この種のＭＯＳＦＥＴデバイスにはｐＭＯ
Ｓ、ｎＭＯＳ、そしてＣＭＯＳがある。ＭＯＳデバイス
は、初期には消費電力及び集積回路製造時のプロセスの
コントロールが比較的に容易なｐＭＯＳ素子を主として
使用したが、デバイスのスピードを重要視するようにな
るに伴い、キャリヤの移動度が正孔の移動度よりもほぼ
２．５倍ぐらい早い電子を利用するｎＭＯＳデバイスを
用いるようになった。そして、ＣＭＯＳデバイスは、集
積密度や製造プロセスの複雑さの点ではｐＭＯＳやｎＭ
ＯＳ素子より劣るが、消費電力が遥かに少ないという特
徴がある。今は、メモリセル部ではｎＭＯＳを使用し、
周辺回路部ではＣＭＯＳを使用する方式に変わってい
る。
Ｓ、ｎＭＯＳ、そしてＣＭＯＳがある。ＭＯＳデバイス
は、初期には消費電力及び集積回路製造時のプロセスの
コントロールが比較的に容易なｐＭＯＳ素子を主として
使用したが、デバイスのスピードを重要視するようにな
るに伴い、キャリヤの移動度が正孔の移動度よりもほぼ
２．５倍ぐらい早い電子を利用するｎＭＯＳデバイスを
用いるようになった。そして、ＣＭＯＳデバイスは、集
積密度や製造プロセスの複雑さの点ではｐＭＯＳやｎＭ
ＯＳ素子より劣るが、消費電力が遥かに少ないという特
徴がある。今は、メモリセル部ではｎＭＯＳを使用し、
周辺回路部ではＣＭＯＳを使用する方式に変わってい
る。
【０００４】以下、このような従来の半導体デバイスの
コンタクト配線の形成方法を添付図面に基づき説明す
る。図１〜図２は、従来の半導体デバイスのコンタクト
配線の形成ステップを示す断面図である。各図において
左側がセル領域を示し、右側にコアと周辺領域を示す。
従来の半導体デバイスのコンタクト配線は、セル領域と
コア及び周辺領域のうちセル領域のみにコンタクトのた
めのパッドを形成していた。まず、図１ａに示すよう
に、ｐ型半導体基板１の所定領域にフィールド酸化膜２
を形成して活性領域と隔離領域を決め、ｐ型半導体基板
１の所定領域にｎ型ウェル３を形成する。次いで、半導
体基板１の全面にゲート酸化膜４、ポリシリコン層、及
びキャップ酸化膜６を順次に形成した後、選択的にパタ
ーニング（フォトリソグラフィステップ＋エッチングス
テップ）して一定の幅を備えたゲート電極５をセル領域
とコア及び周辺領域それぞれに形成する。その後、ゲー
ト電極５の両側のｐ型半導体基板１にｎ型低濃度不純物
イオンを注入してｎ型ＬＤＤ領域７を形成した後、ゲー
ト電極５の側面に側壁スペーサ８を形成し、ゲート電極
５及び側壁スペーサ８をマスクに用いたイオン注入ステ
ップでｐ型半導体基板１にｎ型高濃度不純物イオンを注
入してソース／ドレイン領域９を形成する。このとき、
ｎ型ウェル３領域にはｐ型低濃度及び高濃度不純物イオ
ンの注入ステップによりｎ型ウェル３と反対の導電型で
あるｐ型のＬＤＤ領域７及びソース／ドレイン領域９を
形成する。すなわち、セル領域はｎＭＯＳで形成され、
コア及び周辺領域はＣＭＯＳで形成される。次いで、全
面に薄い第３酸化膜１０を堆積した後ＣＶＤ法で層間絶
縁膜１１を形成する。その後、全面に感光膜１２を塗布
し、露光及び現像ステップでセル領域のソース／ドレイ
ン領域９の上側の層間絶縁膜１１が露出されるよう選択
的にパターニングする。
コンタクト配線の形成方法を添付図面に基づき説明す
る。図１〜図２は、従来の半導体デバイスのコンタクト
配線の形成ステップを示す断面図である。各図において
左側がセル領域を示し、右側にコアと周辺領域を示す。
従来の半導体デバイスのコンタクト配線は、セル領域と
コア及び周辺領域のうちセル領域のみにコンタクトのた
めのパッドを形成していた。まず、図１ａに示すよう
に、ｐ型半導体基板１の所定領域にフィールド酸化膜２
を形成して活性領域と隔離領域を決め、ｐ型半導体基板
１の所定領域にｎ型ウェル３を形成する。次いで、半導
体基板１の全面にゲート酸化膜４、ポリシリコン層、及
びキャップ酸化膜６を順次に形成した後、選択的にパタ
ーニング（フォトリソグラフィステップ＋エッチングス
テップ）して一定の幅を備えたゲート電極５をセル領域
とコア及び周辺領域それぞれに形成する。その後、ゲー
ト電極５の両側のｐ型半導体基板１にｎ型低濃度不純物
イオンを注入してｎ型ＬＤＤ領域７を形成した後、ゲー
ト電極５の側面に側壁スペーサ８を形成し、ゲート電極
５及び側壁スペーサ８をマスクに用いたイオン注入ステ
ップでｐ型半導体基板１にｎ型高濃度不純物イオンを注
入してソース／ドレイン領域９を形成する。このとき、
ｎ型ウェル３領域にはｐ型低濃度及び高濃度不純物イオ
ンの注入ステップによりｎ型ウェル３と反対の導電型で
あるｐ型のＬＤＤ領域７及びソース／ドレイン領域９を
形成する。すなわち、セル領域はｎＭＯＳで形成され、
コア及び周辺領域はＣＭＯＳで形成される。次いで、全
面に薄い第３酸化膜１０を堆積した後ＣＶＤ法で層間絶
縁膜１１を形成する。その後、全面に感光膜１２を塗布
し、露光及び現像ステップでセル領域のソース／ドレイ
ン領域９の上側の層間絶縁膜１１が露出されるよう選択
的にパターニングする。
【０００５】図１ｂに示すように、パターニングされた
感光膜１２をマスクに用いてエッチングステップでセル
領域の層間絶縁膜１１と第３酸化膜１０を異方性エッチ
ングしてソース／ドレイン領域９が露出されるノードコ
ンタクトホール１３とビットラインコンタクトホール１
４を形成する。その後、感光膜１２を除去する。図１ｃ
に示すように、セル領域のコードコンタクトホール１３
とビットラインコンタクトホール１４を含む層間絶縁膜
１１の全面に、そしてコア及び周辺領域の層間絶縁膜１
１上にもポリシリコン層１５を形成する。次いで、全面
に感光膜１６を塗布した後、露光及び現像ステップでセ
ル領域のノードコンタクトホール１３と、ビットライン
コンタクトホール１４と、それらの周辺のポリシリコン
層１５上のみに残るように感光膜１６を選択的にパター
ニングする。
感光膜１２をマスクに用いてエッチングステップでセル
領域の層間絶縁膜１１と第３酸化膜１０を異方性エッチ
ングしてソース／ドレイン領域９が露出されるノードコ
ンタクトホール１３とビットラインコンタクトホール１
４を形成する。その後、感光膜１２を除去する。図１ｃ
に示すように、セル領域のコードコンタクトホール１３
とビットラインコンタクトホール１４を含む層間絶縁膜
１１の全面に、そしてコア及び周辺領域の層間絶縁膜１
１上にもポリシリコン層１５を形成する。次いで、全面
に感光膜１６を塗布した後、露光及び現像ステップでセ
ル領域のノードコンタクトホール１３と、ビットライン
コンタクトホール１４と、それらの周辺のポリシリコン
層１５上のみに残るように感光膜１６を選択的にパター
ニングする。
【０００６】図２ｄに示すように、パターニングされた
感光膜１６をマスクに用いてエッチングステップでポリ
シリコン層１５を異方性エッチングして、セル領域にノ
ードコンタクトパッド１５ａとビットラインコンタクト
パッド１５ｂを形成する。その際、同時にコア及び周辺
領域のポリシリコン層１５は除去される。その後、図２
ｅに示すように、コア及び周辺領域に形成されたソース
／ドレイン領域９の上側の第３酸化膜１０と層間絶縁膜
１１を選択的に除去してコンタクトホール１７を形成す
る。次いで、コンタクトホール１７を含むコア及び周辺
領域の層間絶縁膜１１にソース／ドレイン領域９とコン
タクトされるアルミニウム層１８を形成した後、選択的
にパターニング（フォトリソグラフィステップ＋エッチ
ングステップ）することにより、従来の半導体デバイス
の配線形成ステップを完了するこの際、図面上には示さ
れていないが、セル領域のノードコンタクトパッド１５
ａにはキャパシタ形成のためのステップが進み、ビット
ラインコンタクトパッド１５ｂにはビットライン配線層
形成ステップが進む。その際、コア及び周辺領域では絶
縁層のみが図示の層間絶縁膜１１の上に形成され、全体
的に絶縁層の厚さが厚くなる。図２ｅにおいてアルミニ
ウム層１８が絶縁膜１１から離して描いてあるのはその
間に絶縁層が積層されていることを示すためである。
感光膜１６をマスクに用いてエッチングステップでポリ
シリコン層１５を異方性エッチングして、セル領域にノ
ードコンタクトパッド１５ａとビットラインコンタクト
パッド１５ｂを形成する。その際、同時にコア及び周辺
領域のポリシリコン層１５は除去される。その後、図２
ｅに示すように、コア及び周辺領域に形成されたソース
／ドレイン領域９の上側の第３酸化膜１０と層間絶縁膜
１１を選択的に除去してコンタクトホール１７を形成す
る。次いで、コンタクトホール１７を含むコア及び周辺
領域の層間絶縁膜１１にソース／ドレイン領域９とコン
タクトされるアルミニウム層１８を形成した後、選択的
にパターニング（フォトリソグラフィステップ＋エッチ
ングステップ）することにより、従来の半導体デバイス
の配線形成ステップを完了するこの際、図面上には示さ
れていないが、セル領域のノードコンタクトパッド１５
ａにはキャパシタ形成のためのステップが進み、ビット
ラインコンタクトパッド１５ｂにはビットライン配線層
形成ステップが進む。その際、コア及び周辺領域では絶
縁層のみが図示の層間絶縁膜１１の上に形成され、全体
的に絶縁層の厚さが厚くなる。図２ｅにおいてアルミニ
ウム層１８が絶縁膜１１から離して描いてあるのはその
間に絶縁層が積層されていることを示すためである。
【０００７】
【発明が解決しようとする課題】従来の半導体デバイス
のコンタクト配線の形成方法は以下のような問題点があ
った。コア及び周辺領域では絶縁膜の厚さが厚くなるの
で、アルミニウム配線のためのコンタクトホールが深く
なり、コンタクトホール形成ステップが難しく、ひどい
場合にはコンタクトホールが形成されない等、不良なコ
ンタクトホール形成の可能性が高い。さらに、素子の集
積度が高くなるほどミスアラインの可能性が高くなるた
め、コンタクト配線ステップの信頼度を低下させる。コ
ンタクトホールにアルミニウム等の導電層を形成して配
線層を形成するステップ時に、コンタクトホールの間隔
が狭いため、安定したコンタクト配線の形成ステップが
難しくなる。
のコンタクト配線の形成方法は以下のような問題点があ
った。コア及び周辺領域では絶縁膜の厚さが厚くなるの
で、アルミニウム配線のためのコンタクトホールが深く
なり、コンタクトホール形成ステップが難しく、ひどい
場合にはコンタクトホールが形成されない等、不良なコ
ンタクトホール形成の可能性が高い。さらに、素子の集
積度が高くなるほどミスアラインの可能性が高くなるた
め、コンタクト配線ステップの信頼度を低下させる。コ
ンタクトホールにアルミニウム等の導電層を形成して配
線層を形成するステップ時に、コンタクトホールの間隔
が狭いため、安定したコンタクト配線の形成ステップが
難しくなる。
【０００８】本発明は、上記したような従来の半導体デ
バイスのコンタクト配線の形成方法の問題点を解決する
ためになされたものであり、配線層を形成する領域にコ
ンタクトパッドを形成して、コンタクトホールのアスペ
クト比が大きな場合でも、安定したコンタクト配線を形
成することができる半導体デバイスのコンタクト配線の
形成方法を提供することを目的とするものである。
バイスのコンタクト配線の形成方法の問題点を解決する
ためになされたものであり、配線層を形成する領域にコ
ンタクトパッドを形成して、コンタクトホールのアスペ
クト比が大きな場合でも、安定したコンタクト配線を形
成することができる半導体デバイスのコンタクト配線の
形成方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明による半導体デバ
イスのコンタクト配線の形成方法は、セル領域とコア及
び周辺領域とを形成させる第１導電型半導体基板の所定
領域に隔離絶縁膜を形成するステップと、半導体基板の
コア及び周辺領域の所定領域に第２導電型ウェルを形成
するステップと、第１導電型半導体基板と第２導電型ウ
ェルの所定領域上にゲート絶縁膜、導電層、及びゲート
キャップ絶縁膜からなるゲート電極を形成するステップ
と、ゲート電極の両側面に側壁スペーサを形成するステ
ップと、第１導電型半導体基板と第２導電型ウェルの上
側に半導体層を形成するステップと、第１導電型半導体
基板の上側の半導体層には第２導電型不純物イオンを注
入し熱処理して第２導電型コンタクトパッドを形成する
とともに、第２導電型コンタクトパッドの下部の第１導
電型半導体基板に第２導電型不純物領域を形成するステ
ップと、第２導電型ウェル上の半導体層には第１導電型
不純物イオンを注入し熱処理して第１導電型コンタクト
パッドを形成するとともに、第１導電型コンタクトパッ
ドの下部の第２導電型ウェルに第１導電型不純物領域を
形成するステップと、それぞれのコンタクトパッドを形
成させた後に層間絶縁層を形成するステップと、層間絶
縁層のそれぞれのコンタクトパッドに位置する箇所にコ
ンタクトホールを形成させるステップと、第１及び第２
導電型コンタクトパッドとコンタクトホールを介して電
気的に連結されるよう配線層を形成するステップとを備
えることを特徴とする。
イスのコンタクト配線の形成方法は、セル領域とコア及
び周辺領域とを形成させる第１導電型半導体基板の所定
領域に隔離絶縁膜を形成するステップと、半導体基板の
コア及び周辺領域の所定領域に第２導電型ウェルを形成
するステップと、第１導電型半導体基板と第２導電型ウ
ェルの所定領域上にゲート絶縁膜、導電層、及びゲート
キャップ絶縁膜からなるゲート電極を形成するステップ
と、ゲート電極の両側面に側壁スペーサを形成するステ
ップと、第１導電型半導体基板と第２導電型ウェルの上
側に半導体層を形成するステップと、第１導電型半導体
基板の上側の半導体層には第２導電型不純物イオンを注
入し熱処理して第２導電型コンタクトパッドを形成する
とともに、第２導電型コンタクトパッドの下部の第１導
電型半導体基板に第２導電型不純物領域を形成するステ
ップと、第２導電型ウェル上の半導体層には第１導電型
不純物イオンを注入し熱処理して第１導電型コンタクト
パッドを形成するとともに、第１導電型コンタクトパッ
ドの下部の第２導電型ウェルに第１導電型不純物領域を
形成するステップと、それぞれのコンタクトパッドを形
成させた後に層間絶縁層を形成するステップと、層間絶
縁層のそれぞれのコンタクトパッドに位置する箇所にコ
ンタクトホールを形成させるステップと、第１及び第２
導電型コンタクトパッドとコンタクトホールを介して電
気的に連結されるよう配線層を形成するステップとを備
えることを特徴とする。
【００１０】
【発明の実施の形態】本発明の半導体デバイスのコンタ
クト配線の形成方法を実施形態を示す図３〜図６に基づ
き説明する。本半導体デバイスのコンタクト配線の形成
方法をセル領域のステップ断面図（左側図）、コア及び
周辺領域のステップ断面図（右側図）を同時に説明す
る。まず、図３ａに示すように、第１導電型半導体基板
２０の所定領域にＬＯＣＯＳマスク（図示せず）を用い
た選択的なイオン注入ステップ及び局部酸化ステップで
フィールド酸化膜２１を形成して活性領域と隔離領域を
区分する。次いで、コア及び周辺領域と定められた第１
導電型半導体基板２０の所定領域に第２導電型ウェル２
２を形成する。この後、半導体基板２０の全面にゲート
絶縁膜２３、ポリシリコン層、及びゲートキャップ絶縁
膜２５を順次に形成した後、選択的にパターニング（フ
ォトリソグラフィステップ＋エッチングステップ）して
一定の幅を有するゲート電極２４を形成する。その後、
ゲートキャップ絶縁膜２５、ゲート電極２４、及びゲー
ト絶縁膜２３の側面に側壁スペーサ２６を形成する。次
いで、ゲート電極２４を含む基板の全面にドープされて
いないポリシリコン層２７を形成する。ゲート絶縁膜２
３、ゲートキャップ絶縁膜２５、及び側壁スペーサ２６
は酸化膜、窒化膜のうち何れか一つで形成する。特に、
ゲートキャップ絶縁膜２５はＣＶＤ法を使用して形成
し、一般的なゲートキャップ絶縁膜よりも厚い３０００
〜５０００Å程度の厚さに形成し、ポリシリコン層２７
は１０００〜４０００Å程度の厚さに形成する。側壁ス
ペーサ２６を形成するステップに先だって、それぞれ反
対導電型の低濃度不純物領域を形成するためのイオン注
入ステップ及び熱処理ステップを施してＬＤＤ領域を形
成してもよい。
クト配線の形成方法を実施形態を示す図３〜図６に基づ
き説明する。本半導体デバイスのコンタクト配線の形成
方法をセル領域のステップ断面図（左側図）、コア及び
周辺領域のステップ断面図（右側図）を同時に説明す
る。まず、図３ａに示すように、第１導電型半導体基板
２０の所定領域にＬＯＣＯＳマスク（図示せず）を用い
た選択的なイオン注入ステップ及び局部酸化ステップで
フィールド酸化膜２１を形成して活性領域と隔離領域を
区分する。次いで、コア及び周辺領域と定められた第１
導電型半導体基板２０の所定領域に第２導電型ウェル２
２を形成する。この後、半導体基板２０の全面にゲート
絶縁膜２３、ポリシリコン層、及びゲートキャップ絶縁
膜２５を順次に形成した後、選択的にパターニング（フ
ォトリソグラフィステップ＋エッチングステップ）して
一定の幅を有するゲート電極２４を形成する。その後、
ゲートキャップ絶縁膜２５、ゲート電極２４、及びゲー
ト絶縁膜２３の側面に側壁スペーサ２６を形成する。次
いで、ゲート電極２４を含む基板の全面にドープされて
いないポリシリコン層２７を形成する。ゲート絶縁膜２
３、ゲートキャップ絶縁膜２５、及び側壁スペーサ２６
は酸化膜、窒化膜のうち何れか一つで形成する。特に、
ゲートキャップ絶縁膜２５はＣＶＤ法を使用して形成
し、一般的なゲートキャップ絶縁膜よりも厚い３０００
〜５０００Å程度の厚さに形成し、ポリシリコン層２７
は１０００〜４０００Å程度の厚さに形成する。側壁ス
ペーサ２６を形成するステップに先だって、それぞれ反
対導電型の低濃度不純物領域を形成するためのイオン注
入ステップ及び熱処理ステップを施してＬＤＤ領域を形
成してもよい。
【００１１】図３ｂに示すように、ポリシリコン層２７
及びゲートキャップ絶縁膜２５を研磨してポリシリコン
層２７をゲート電極２４間のみに残す。この研磨は化学
機械的研磨（ＣＭＰ）法を使用し、ゲート電極２４の上
面が露出される前にゲートキャップ絶縁膜２５を残すよ
うに研磨ステップを終える。その際、ポリシリコン層２
７とゲートキャップ絶縁膜２５を同じ高さになるよう研
磨する。それにより、後続ステップ時に平坦性に関する
問題が生じることを防止することができる。図３ｃに示
すように、研磨されてゲート電極２４間のみに残ったポ
リシリコン層２７を含む基板の全面に第１感光膜２８を
塗布した後、図３ａで用いたＬＯＣＯＳマスク（図示せ
ず）を用いて露光及び現像ステップで活性領域の上側に
のみ残るように第１感光膜２８をパターニングする。次
いで、パターニングされた第１感光膜２８をマスクに用
いたエッチングステップで、隔離領域（フィールド酸化
膜２１）の上側に形成されたポリシリコン層２７を除去
する。すなわち、ＬＯＣＯＳマスクを用いた露光ステッ
プ後の現像ステップにより、フィールド酸化膜２１の上
側に形成されたポリシリコン層２７を選択的に除去す
る。一度用いたＬＯＣＯＳマスクを用いるので、正確に
フィールド酸化膜２１の上のポリシリコン層を除去する
ことができ、しかもそのステップは容易である。
及びゲートキャップ絶縁膜２５を研磨してポリシリコン
層２７をゲート電極２４間のみに残す。この研磨は化学
機械的研磨（ＣＭＰ）法を使用し、ゲート電極２４の上
面が露出される前にゲートキャップ絶縁膜２５を残すよ
うに研磨ステップを終える。その際、ポリシリコン層２
７とゲートキャップ絶縁膜２５を同じ高さになるよう研
磨する。それにより、後続ステップ時に平坦性に関する
問題が生じることを防止することができる。図３ｃに示
すように、研磨されてゲート電極２４間のみに残ったポ
リシリコン層２７を含む基板の全面に第１感光膜２８を
塗布した後、図３ａで用いたＬＯＣＯＳマスク（図示せ
ず）を用いて露光及び現像ステップで活性領域の上側に
のみ残るように第１感光膜２８をパターニングする。次
いで、パターニングされた第１感光膜２８をマスクに用
いたエッチングステップで、隔離領域（フィールド酸化
膜２１）の上側に形成されたポリシリコン層２７を除去
する。すなわち、ＬＯＣＯＳマスクを用いた露光ステッ
プ後の現像ステップにより、フィールド酸化膜２１の上
側に形成されたポリシリコン層２７を選択的に除去す
る。一度用いたＬＯＣＯＳマスクを用いるので、正確に
フィールド酸化膜２１の上のポリシリコン層を除去する
ことができ、しかもそのステップは容易である。
【００１２】第１感光膜２８を除去した後、図４ｄに示
すように、ポリシリコン層２７を含む基板の全面に第２
感光膜２９を塗布する。露光及び現像ステップでコア及
び周辺領域のポリシリコン層２７中の第１導電型半導体
基板２０の上側のポリシリコン層２７のみが露出される
よう第２感光膜２９をパターニングする。次いで、パタ
ーニングされた第２感光膜２９をマスクに用いてイオン
注入ステップでドープされていないポリシリコン層２７
に第２導電型不純物イオンを注入する。その際、第１導
電型半導体基板２０をｐ型半導体基板で形成した場合に
は第２導電型不純物イオン注入ステップ時にｎ型不純物
イオン（例えば、ヒ素又はリンイオン）を注入し、ｎ型
半導体基板で形成した場合にはｐ型不純物イオン（例え
ば、ホウ素イオン）を注入する。
すように、ポリシリコン層２７を含む基板の全面に第２
感光膜２９を塗布する。露光及び現像ステップでコア及
び周辺領域のポリシリコン層２７中の第１導電型半導体
基板２０の上側のポリシリコン層２７のみが露出される
よう第２感光膜２９をパターニングする。次いで、パタ
ーニングされた第２感光膜２９をマスクに用いてイオン
注入ステップでドープされていないポリシリコン層２７
に第２導電型不純物イオンを注入する。その際、第１導
電型半導体基板２０をｐ型半導体基板で形成した場合に
は第２導電型不純物イオン注入ステップ時にｎ型不純物
イオン（例えば、ヒ素又はリンイオン）を注入し、ｎ型
半導体基板で形成した場合にはｐ型不純物イオン（例え
ば、ホウ素イオン）を注入する。
【００１３】図４ｅに示すように、第２感光膜２９を除
去して第２導電型不純物イオンが注入されたポリシリコ
ン層２７を熱処理して第２導電型第１コンタクトパッド
３０を形成する。このとき、第２導電型第１コンタクト
パッド３０の第２導電型不純物イオンが同時にその下の
第１導電型半導体基板２０へも拡散されて第２導電型第
１不純物領域３１ａが形成される。この熱処理温度は５
００〜９００℃で進行する。図４ｆに示すように、第２
導電型第１コンタクトパッド３０を含む基板の全面に第
３感光膜３２を塗布して、露光及び現像ステップでコア
及び周辺領域の第２導電型ウェル２２の上側のポリシリ
コン層２７が露出されるように第３感光膜３２を選択的
にパターニングする。次いで、パターニングされた第３
感光膜３２をマスクに用いたイオン注入ステップで露出
されたポリシリコン層２７に第１導電型不純物イオンを
注入する。その際、第２導電型ウェル２２をｎ型で形成
した場合には第１導電型不純物イオン注入ステップ時に
ｐ型不純物イオンであるホウ素Ｂイオンを注入し、ｐ型
ウェルとした場合にはｎ型不純物イオンであるヒ素Ａｓ
又はリンＰイオンを注入する。
去して第２導電型不純物イオンが注入されたポリシリコ
ン層２７を熱処理して第２導電型第１コンタクトパッド
３０を形成する。このとき、第２導電型第１コンタクト
パッド３０の第２導電型不純物イオンが同時にその下の
第１導電型半導体基板２０へも拡散されて第２導電型第
１不純物領域３１ａが形成される。この熱処理温度は５
００〜９００℃で進行する。図４ｆに示すように、第２
導電型第１コンタクトパッド３０を含む基板の全面に第
３感光膜３２を塗布して、露光及び現像ステップでコア
及び周辺領域の第２導電型ウェル２２の上側のポリシリ
コン層２７が露出されるように第３感光膜３２を選択的
にパターニングする。次いで、パターニングされた第３
感光膜３２をマスクに用いたイオン注入ステップで露出
されたポリシリコン層２７に第１導電型不純物イオンを
注入する。その際、第２導電型ウェル２２をｎ型で形成
した場合には第１導電型不純物イオン注入ステップ時に
ｐ型不純物イオンであるホウ素Ｂイオンを注入し、ｐ型
ウェルとした場合にはｎ型不純物イオンであるヒ素Ａｓ
又はリンＰイオンを注入する。
【００１４】図５ｇに示すように、第３感光膜３２を除
去して、第１導電型不純物イオンが注入されたポリシリ
コン層２７を熱処理して第１導電型コンタクトパッド３
３を形成する。その際、ポリシリコン層２７に注入され
た第１導電型不純物イオンが熱処理ステップで拡散され
て第１導電型コンタクトパッド３３を形成するととも
に、その下の第２導電型ウェル２２へも第１導電型不純
物イオンが拡散されて第１導電型不純物領域３４が形成
される。すなわち、図４ｅ及び図４ｇに示すようにポリ
シリコン層２７にｐ型又はｎ型不純物イオンを注入して
ｐ型又はｎ型のドープポリシリコン層としてそれをコン
タクトパッドとして利用するとともに、そのドープされ
たコンタクトパッドの不純物イオンを熱処理を用いた拡
散法により基板又はウェルに拡散させてソース／ドレイ
ン領域用の不純物領域を形成する。
去して、第１導電型不純物イオンが注入されたポリシリ
コン層２７を熱処理して第１導電型コンタクトパッド３
３を形成する。その際、ポリシリコン層２７に注入され
た第１導電型不純物イオンが熱処理ステップで拡散され
て第１導電型コンタクトパッド３３を形成するととも
に、その下の第２導電型ウェル２２へも第１導電型不純
物イオンが拡散されて第１導電型不純物領域３４が形成
される。すなわち、図４ｅ及び図４ｇに示すようにポリ
シリコン層２７にｐ型又はｎ型不純物イオンを注入して
ｐ型又はｎ型のドープポリシリコン層としてそれをコン
タクトパッドとして利用するとともに、そのドープされ
たコンタクトパッドの不純物イオンを熱処理を用いた拡
散法により基板又はウェルに拡散させてソース／ドレイ
ン領域用の不純物領域を形成する。
【００１５】コア及び周辺領域を上記のように形成させ
た後、同様のステップでセル領域にコンタクトパッドを
形成させる。すなわち、まず、図５ｈに示すように、基
板全面に第４感光膜３５を塗布した後、露光及び現像ス
テップでセル領域のビットラインコンタクト形成領域の
ポリシリコン層２７が露出されるように第４感光膜３５
をパターニングする。その後、パターニングされた第４
感光膜３５をマスクに用いてイオン注入ステップでビッ
トライン形成領域のポリシリコン層２７に第２導電型不
純物イオンを注入して第４感光膜３５を除去する。図５
ｉに示すように、第２導電型不純物イオンが注入された
ポリシリコン層２７を熱処理して第２導電型第２コンタ
クトパッド３６を形成する。同様にこの熱処理ステップ
でポリシリコン層２７が第２導電型第２コンタクトパッ
ド３６となるとともに、基板２０のその下の部分には第
２導電型第２不純物領域３１ｂが形成される。
た後、同様のステップでセル領域にコンタクトパッドを
形成させる。すなわち、まず、図５ｈに示すように、基
板全面に第４感光膜３５を塗布した後、露光及び現像ス
テップでセル領域のビットラインコンタクト形成領域の
ポリシリコン層２７が露出されるように第４感光膜３５
をパターニングする。その後、パターニングされた第４
感光膜３５をマスクに用いてイオン注入ステップでビッ
トライン形成領域のポリシリコン層２７に第２導電型不
純物イオンを注入して第４感光膜３５を除去する。図５
ｉに示すように、第２導電型不純物イオンが注入された
ポリシリコン層２７を熱処理して第２導電型第２コンタ
クトパッド３６を形成する。同様にこの熱処理ステップ
でポリシリコン層２７が第２導電型第２コンタクトパッ
ド３６となるとともに、基板２０のその下の部分には第
２導電型第２不純物領域３１ｂが形成される。
【００１６】図６ｊに示すように、基板全面に第５感光
膜３７を塗布した後、露光及び現像ステップでノードコ
ンタクト形成領域のポリシリコン層２７が露出されるよ
うに第５感光膜３７をパターニングする。次いで、その
パターニングされた第５感光膜３７をマスクに用いてイ
オン注入ステップで露出されたノードコンタクト形成領
域のポリシリコン層２７に第２導電型不純物イオンを注
入して第５感光膜３７を除去する。図６ｋに示すよう
に、第２導電型不純物イオンが注入されたポリシリコン
層２７を熱処理して第２導電型第３コンタクトパッド３
８を形成すると同時に基板２０に第２導電型第３不純物
領域３１ｃを形成する。このとき、第２導電型第３コン
タクトパッド３８と第２導電型第３不純物領域３１ｃを
形成するステップは、図５ｈ及び図５ｉに示すような第
２導電型第２コンタクトパッド３６と第２導電型第２不
純物領域３１ｂの形成ステップと一緒に形成してもよ
い。すなわち、第２導電型第３コンタクトパッド３８は
第２導電型第２コンタクトパッド３６と同じ導電型で形
成されるため、図５ｈ及び図５ｉで第２導電型第２コン
タクトパッド３６を形成するための第４感光膜３５に対
する露光及び現像ステップ時に、第２導電型第３コンタ
クトパッド３８形成領域の第４感光膜３５もともに露光
及び現像し、第２導電型第２コンタクトパッド３６を形
成するためのイオン注入ステップ時に第２導電型第３コ
ンタクトパッド３８の形成のための第２導電型不純物イ
オン注入ステップをともに実施し、熱処理することによ
り、第２導電型第２コンタクトパッド３６と第２導電型
第３コンタクトパッド３８及び第２導電型第２不純物領
域３１ｂと第２導電型第３不純物領域３１ｃを同時に形
成することができる。
膜３７を塗布した後、露光及び現像ステップでノードコ
ンタクト形成領域のポリシリコン層２７が露出されるよ
うに第５感光膜３７をパターニングする。次いで、その
パターニングされた第５感光膜３７をマスクに用いてイ
オン注入ステップで露出されたノードコンタクト形成領
域のポリシリコン層２７に第２導電型不純物イオンを注
入して第５感光膜３７を除去する。図６ｋに示すよう
に、第２導電型不純物イオンが注入されたポリシリコン
層２７を熱処理して第２導電型第３コンタクトパッド３
８を形成すると同時に基板２０に第２導電型第３不純物
領域３１ｃを形成する。このとき、第２導電型第３コン
タクトパッド３８と第２導電型第３不純物領域３１ｃを
形成するステップは、図５ｈ及び図５ｉに示すような第
２導電型第２コンタクトパッド３６と第２導電型第２不
純物領域３１ｂの形成ステップと一緒に形成してもよ
い。すなわち、第２導電型第３コンタクトパッド３８は
第２導電型第２コンタクトパッド３６と同じ導電型で形
成されるため、図５ｈ及び図５ｉで第２導電型第２コン
タクトパッド３６を形成するための第４感光膜３５に対
する露光及び現像ステップ時に、第２導電型第３コンタ
クトパッド３８形成領域の第４感光膜３５もともに露光
及び現像し、第２導電型第２コンタクトパッド３６を形
成するためのイオン注入ステップ時に第２導電型第３コ
ンタクトパッド３８の形成のための第２導電型不純物イ
オン注入ステップをともに実施し、熱処理することによ
り、第２導電型第２コンタクトパッド３６と第２導電型
第３コンタクトパッド３８及び第２導電型第２不純物領
域３１ｂと第２導電型第３不純物領域３１ｃを同時に形
成することができる。
【００１７】図５ｌに示すように、第２導電型第１コン
タクトパッド３０と第１導電型コンタクトパッド３３を
形成させたコア及び周辺領域に絶縁膜３９を形成した
後、第２導電型第１コンタクトパッド３０と第１導電型
コンタクトパッド３３の上面が露出されるように絶縁膜
３９を選択的にパターニング（フォトリソグラフィステ
ップ＋エッチングステップ）してコンタクトホール４０
を形成する。その後、コンタクトホール４０を含む絶縁
膜３９上に金属層を形成した後、選択的にパターニング
（フォトリソグラフィステップ＋エッチングステップ）
して金属コンタクト配線層４１を形成する。金属コンタ
クト配線層４１は伝導性金属で形成するが、好ましくは
アルミニウム、タングステンのうち何れか１つで形成す
る。図面では示されていないが、セル領域では従来同様
に層間絶縁層にコンタクトホールを形成させてポリシリ
コンによる配線を形成させると共に、同様にキャパシタ
を形成するステップ及びビットライン配線のためのステ
ップを従来同様に行う。上記実施形態においてはコア及
び周辺領域のコンタクトパッド形成とセル領域のコンタ
クトパッドとを別々に形成させたが、コア及び周辺領域
の基板と反対の導電型のウェル２２を形成させた箇所以
外の基板に直接形成させるトランジスタのコンタクトパ
ッドはセル領域のコンタクトパッドと一緒に形成するこ
ともできる。
タクトパッド３０と第１導電型コンタクトパッド３３を
形成させたコア及び周辺領域に絶縁膜３９を形成した
後、第２導電型第１コンタクトパッド３０と第１導電型
コンタクトパッド３３の上面が露出されるように絶縁膜
３９を選択的にパターニング（フォトリソグラフィステ
ップ＋エッチングステップ）してコンタクトホール４０
を形成する。その後、コンタクトホール４０を含む絶縁
膜３９上に金属層を形成した後、選択的にパターニング
（フォトリソグラフィステップ＋エッチングステップ）
して金属コンタクト配線層４１を形成する。金属コンタ
クト配線層４１は伝導性金属で形成するが、好ましくは
アルミニウム、タングステンのうち何れか１つで形成す
る。図面では示されていないが、セル領域では従来同様
に層間絶縁層にコンタクトホールを形成させてポリシリ
コンによる配線を形成させると共に、同様にキャパシタ
を形成するステップ及びビットライン配線のためのステ
ップを従来同様に行う。上記実施形態においてはコア及
び周辺領域のコンタクトパッド形成とセル領域のコンタ
クトパッドとを別々に形成させたが、コア及び周辺領域
の基板と反対の導電型のウェル２２を形成させた箇所以
外の基板に直接形成させるトランジスタのコンタクトパ
ッドはセル領域のコンタクトパッドと一緒に形成するこ
ともできる。
【００１８】
【発明の効果】請求項１に係る発明方法によって得られ
る半導体デバイスは、セル領域だけでなくコア及び周辺
領域にもゲート電極の形成の高さにまで配線構造とのコ
ンタクトのためのパッドを形成しているので、アスペク
ト比をより小さくすることができ信頼度の高いコンタク
ト配線を形成することができる。請求項２に係る発明方
法によって得られる半導体デバイスは、半導体層をゲー
トキャップ絶縁膜と同じ高さに形成するため、平坦性が
向上し、さらにコンタクトパッドの上側に絶縁層を形成
したのちコンタクトパッドの上側面を露出させるコンタ
クトホールを形成する際に半導体デバイスの高集積化に
つれてアスペクト比が大きくなる問題に容易に対応可能
である。請求項３に係る発明は、半導体層をゲート電極
間を含む基板の全面に形成した後、化学機械的鏡面研磨
ステップだけでゲート電極の両側にパッドを形成するた
め、ステップが単純である。請求項４に係る発明方法に
よって得られる半導体デバイスは、隔離膜の上側の半導
体層を除去したので、ゲート電極の両側に半導体層を形
成させても半導体デバイス間の絶縁が保たれる。請求項
５に係る発明は、半導体層中の隔離絶縁膜の上側に形成
された半導体層を除去するときの感光膜の除去を、隔離
絶縁膜をフィールド酸化膜で形成するときに用いたＬＯ
ＣＯＳマスクを用いているので半導体層の露出ステップ
が容易である。結論的に、後続ステップであるエッチン
グステップで不要な半導体層に対する正確なエッチング
を実施することができる。
る半導体デバイスは、セル領域だけでなくコア及び周辺
領域にもゲート電極の形成の高さにまで配線構造とのコ
ンタクトのためのパッドを形成しているので、アスペク
ト比をより小さくすることができ信頼度の高いコンタク
ト配線を形成することができる。請求項２に係る発明方
法によって得られる半導体デバイスは、半導体層をゲー
トキャップ絶縁膜と同じ高さに形成するため、平坦性が
向上し、さらにコンタクトパッドの上側に絶縁層を形成
したのちコンタクトパッドの上側面を露出させるコンタ
クトホールを形成する際に半導体デバイスの高集積化に
つれてアスペクト比が大きくなる問題に容易に対応可能
である。請求項３に係る発明は、半導体層をゲート電極
間を含む基板の全面に形成した後、化学機械的鏡面研磨
ステップだけでゲート電極の両側にパッドを形成するた
め、ステップが単純である。請求項４に係る発明方法に
よって得られる半導体デバイスは、隔離膜の上側の半導
体層を除去したので、ゲート電極の両側に半導体層を形
成させても半導体デバイス間の絶縁が保たれる。請求項
５に係る発明は、半導体層中の隔離絶縁膜の上側に形成
された半導体層を除去するときの感光膜の除去を、隔離
絶縁膜をフィールド酸化膜で形成するときに用いたＬＯ
ＣＯＳマスクを用いているので半導体層の露出ステップ
が容易である。結論的に、後続ステップであるエッチン
グステップで不要な半導体層に対する正確なエッチング
を実施することができる。
【図１】 従来の半導体デバイスのコンタクト配線の形
成ステップを示す断面図。
成ステップを示す断面図。
【図２】 従来の半導体デバイスのコンタクト配線の形
成ステップを示す断面図。
成ステップを示す断面図。
【図３】 本発明実施形態の半導体デバイスのコンタク
ト配線の形成ステップを示す断面図。
ト配線の形成ステップを示す断面図。
【図４】 本発明実施形態の半導体デバイスのコンタク
ト配線の形成ステップを示す断面図。
ト配線の形成ステップを示す断面図。
【図５】 本発明実施形態の半導体デバイスのコンタク
ト配線の形成ステップを示す断面図。
ト配線の形成ステップを示す断面図。
【図６】 本発明実施形態の半導体デバイスのコンタク
ト配線の形成ステップを示す断面図。
ト配線の形成ステップを示す断面図。
２０ 第１導電型半導体基板 ２１ フィールド酸化膜 ２２ 第２導電型ウェル ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ ゲートキャップ絶縁膜 ２６ 側壁スペーサ ２７ アンドープポリシリコン層 ２８、２９、３２、３５、３７ 感光膜 ３０、３６、３８ 第２導電型コンタクトパッド ３１ａ、３１ｂ、３１ｃ 第２導電型不純物領域 ３３ 第１導電型コンタクトパッド ３４ 第１導電型不純物領域 ３９ 絶縁膜 ４０ コンタクトホール ４１ 金属コンタクト配線層
Claims (5)
- 【請求項１】 セル領域とコア及び周辺領域とを形成さ
せる第１導電型半導体基板の所定領域に隔離絶縁膜を形
成するステップと、 前記半導体基板のコア及び周辺領域の所定領域に第２導
電型ウェルを形成するステップと、 前記第１導電型半導体基板と第２導電型ウェルの所定領
域上にゲート絶縁膜、導電層、及びゲートキャップ絶縁
膜からなるゲート電極を形成するステップと、 前記ゲート電極の両側面に側壁スペーサを形成するステ
ップと、 前記第１導電型半導体基板と第２導電型ウェルの上側に
半導体層を形成するステップと、 前記第１導電型半導体基板の上側の前記半導体層には第
２導電型不純物イオンを注入し熱処理して第２導電型コ
ンタクトパッドを形成するとともに、前記第２導電型コ
ンタクトパッドの下部の第１導電型半導体基板に第２導
電型不純物領域を形成するステップと、 前記第２導電型ウェル上の半導体層には第１導電型不純
物イオンを注入し熱処理して第１導電型コンタクトパッ
ドを形成するとともに、第１導電型コンタクトパッドの
下部の第２導電型ウェルに第１導電型不純物領域を形成
するステップと、 前記それぞれのコンタクトパッドを形成させた後に層間
絶縁層を形成するステップと、 前記層間絶縁層のそれぞれのコンタクトパッドに位置す
る箇所にコンタクトホールを形成させるステップと、 第１及び第２導電型コンタクトパッドとコンタクトホー
ルを介して電気的に連結されるよう配線層を形成するス
テップと、を備えることを特徴とする半導体デバイスの
コンタクト配線の形成方法。 - 【請求項２】 前記半導体層は前記ゲートキャップ絶縁
膜と同じ高さに形成することを特徴とする請求項１記載
の半導体デバイスのコンタクト配線の形成方法。 - 【請求項３】 前記半導体層を前記ゲートキャップ絶縁
膜と同じ高さに形成するステップは、 前記ゲート電極を含む基板の全面に半導体層を形成する
ステップと、 前記半導体層をゲートキャップ絶縁膜の一部が除去され
るまで研磨してゲート電極間のみに位置させるステップ
と、を備えることを特徴とする請求項２記載の半導体デ
バイスのコンタクト配線の形成方法。 - 【請求項４】 前記半導体層中の前記隔離絶縁膜の上側
の前記半導体層は除去することを特徴とする請求項３記
載の半導体デバイスのコンタクト配線の形成方法。 - 【請求項５】 前記隔離絶縁膜をフィールド酸化膜で形
成した場合、前記隔離絶縁膜の上側の前記半導体層を除
去する際、前記ゲートキャップ絶縁膜を含む前記半導体
層の全面上に感光膜を塗布した後、前記フィールド酸化
膜形成時に用いたＬＯＣＯＳマスクを用いて露光ステッ
プを行うことを特徴とする請求項４記載の半導体デバイ
スのコンタクト配線の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970049221A KR100252872B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체 소자의 콘택배선 형성방법 |
| KR49221/1997 | 1997-09-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163158A true JPH11163158A (ja) | 1999-06-18 |
Family
ID=19521800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10262822A Pending JPH11163158A (ja) | 1997-09-26 | 1998-09-17 | 半導体デバイスのコンタクト配線の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11163158A (ja) |
| KR (1) | KR100252872B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483430B1 (ko) * | 2002-09-26 | 2005-04-14 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법. |
-
1997
- 1997-09-26 KR KR1019970049221A patent/KR100252872B1/ko not_active IP Right Cessation
-
1998
- 1998-09-17 JP JP10262822A patent/JPH11163158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483430B1 (ko) * | 2002-09-26 | 2005-04-14 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법. |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990026906A (ko) | 1999-04-15 |
| KR100252872B1 (ko) | 2000-04-15 |
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