JPH1074894A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1074894A JPH1074894A JP8228922A JP22892296A JPH1074894A JP H1074894 A JPH1074894 A JP H1074894A JP 8228922 A JP8228922 A JP 8228922A JP 22892296 A JP22892296 A JP 22892296A JP H1074894 A JPH1074894 A JP H1074894A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66166—Resistors with PN junction
-
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Abstract
(57)【要約】
【課題】半導体装置の製造工程が短縮され、その高集積
化あるいは高密度化に適する抵抗素子を提供する。 【解決手段】半導体基板上の素子分離絶縁膜に囲まれた
素子活性領域に形成される抵抗素子において、前記素子
活性領域の両端部に高濃度不純物を含有する１対の第１
の拡散層と第１の拡散層に被着するシリサイド層とを有
し、さらに、前記第１の拡散層間の素子活性領域上にお
いて所定の離間距離でもって分離され、且つ前記素子活
性領域に第１の絶縁膜を介して形成される導電体膜を有
し、前記所定の離間距離で分離された導電体膜にセルフ
アラインに前記第２の拡散層が形成され、前記導電体膜
の側壁部のみに第２の絶縁膜が形成され、前記第２の拡
散層上に前記第２の絶縁膜が形成されている。
化あるいは高密度化に適する抵抗素子を提供する。 【解決手段】半導体基板上の素子分離絶縁膜に囲まれた
素子活性領域に形成される抵抗素子において、前記素子
活性領域の両端部に高濃度不純物を含有する１対の第１
の拡散層と第１の拡散層に被着するシリサイド層とを有
し、さらに、前記第１の拡散層間の素子活性領域上にお
いて所定の離間距離でもって分離され、且つ前記素子活
性領域に第１の絶縁膜を介して形成される導電体膜を有
し、前記所定の離間距離で分離された導電体膜にセルフ
アラインに前記第２の拡散層が形成され、前記導電体膜
の側壁部のみに第２の絶縁膜が形成され、前記第２の拡
散層上に前記第２の絶縁膜が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に抵抗素子の構造とその製造方法
に関する。
の製造方法に関し、特に抵抗素子の構造とその製造方法
に関する。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、拡散層幅の寸法の縮小および半導体素子
を構成する材料の膜厚の低減が特に重要になってきてい
る。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、拡散層幅の寸法の縮小および半導体素子
を構成する材料の膜厚の低減が特に重要になってきてい
る。
【０００３】この中で、拡散層の浅接合化はＭＯＳトラ
ンジスタの寄生抵抗を増大させ、ＭＯＳトランジスタの
駆動能力を低減させるようになる。そこで、微細化され
る半導体素子においては、拡散層の表面あるいはゲート
電極の表面に高融点金属シリサイドを形成する技術が重
要になってくる。特に、高融点金属としてチタン金属を
用いたシリサイド化技術あるいはサリサイド化技術は、
微細なＭＯＳトランジスタにとり必須となる。
ンジスタの寄生抵抗を増大させ、ＭＯＳトランジスタの
駆動能力を低減させるようになる。そこで、微細化され
る半導体素子においては、拡散層の表面あるいはゲート
電極の表面に高融点金属シリサイドを形成する技術が重
要になってくる。特に、高融点金属としてチタン金属を
用いたシリサイド化技術あるいはサリサイド化技術は、
微細なＭＯＳトランジスタにとり必須となる。
【０００４】一方で、半導体装置においては、論理回路
や入力保護回路を構成するために抵抗素子を拡散層で形
成することが必要になる。しかし、拡散層の表面がシリ
サイド化あるいはサリサイド化されると拡散層の抵抗は
低減し抵抗素子が形成できなくなる。
や入力保護回路を構成するために抵抗素子を拡散層で形
成することが必要になる。しかし、拡散層の表面がシリ
サイド化あるいはサリサイド化されると拡散層の抵抗は
低減し抵抗素子が形成できなくなる。
【０００５】そこで、このように拡散層の表面にシリサ
イド層が形成される半導体装置においては、抵抗素子の
形成される拡散層上のシリサイド層が選択的に除去され
るようになる。
イド層が形成される半導体装置においては、抵抗素子の
形成される拡散層上のシリサイド層が選択的に除去され
るようになる。
【０００６】以下、図７に基づいてこの場合の従来技術
について説明する。ここで、図７（ａ）は抵抗素子の平
面図である。また、図７（ｂ）は、図７（ａ）に記す
Ａ′−Ｂ′で切断した抵抗素子の断面図である。
について説明する。ここで、図７（ａ）は抵抗素子の平
面図である。また、図７（ｂ）は、図７（ａ）に記す
Ａ′−Ｂ′で切断した抵抗素子の断面図である。
【０００７】図７（ａ）に示すように、素子分離絶縁膜
１０２に囲われた活性領域に不純物拡散層１０３が形成
されている。ここで、不純物拡散層１０３上にはシリサ
イド層は形成されていない。そして、この不純物拡散層
１０３の両端になる領域にシリサイド層１０４が形成さ
れている。さらに、このシリサイド層１０４の所定の領
域にコンタク孔１０５が形成されている。シリサイド層
１０４はこのコンタクト孔１０５を通して電極１０６に
接続されるようになる。
１０２に囲われた活性領域に不純物拡散層１０３が形成
されている。ここで、不純物拡散層１０３上にはシリサ
イド層は形成されていない。そして、この不純物拡散層
１０３の両端になる領域にシリサイド層１０４が形成さ
れている。さらに、このシリサイド層１０４の所定の領
域にコンタク孔１０５が形成されている。シリサイド層
１０４はこのコンタクト孔１０５を通して電極１０６に
接続されるようになる。
【０００８】次に、このような抵抗素子の断面構造につ
いて説明する。図７（ｂ）に示すように、シリコン基板
１０１の表面の所定の領域に選択的に素子分離絶縁膜１
０２が形成されている。そして、シリコン基板１０１の
表面であり素子分離絶縁膜１０２の形成されていない領
域に、不純物拡散層１０３が形成されるようになる。図
７（ｂ）に示すように、この不純物拡散層１０３の両端
部にのみシリサイド層１０４が形成されている。そし
て、層間絶縁膜１０７が全体を被覆するように形成さ
れ、この層間絶縁膜１０７のシリサイド層１０４上領域
にコンタクト孔１０５が設けられる。さらに、電極１０
６が形成され、コンタクト孔１０５を通してシリサイド
層１０４に電気接続されている。
いて説明する。図７（ｂ）に示すように、シリコン基板
１０１の表面の所定の領域に選択的に素子分離絶縁膜１
０２が形成されている。そして、シリコン基板１０１の
表面であり素子分離絶縁膜１０２の形成されていない領
域に、不純物拡散層１０３が形成されるようになる。図
７（ｂ）に示すように、この不純物拡散層１０３の両端
部にのみシリサイド層１０４が形成されている。そし
て、層間絶縁膜１０７が全体を被覆するように形成さ
れ、この層間絶縁膜１０７のシリサイド層１０４上領域
にコンタクト孔１０５が設けられる。さらに、電極１０
６が形成され、コンタクト孔１０５を通してシリサイド
層１０４に電気接続されている。
【０００９】ここで、シリサイド層１０４の領域の電気
抵抗は非常に低い。このため、このような構造の抵抗素
子の値は、その表面にシリサイド層のない領域の不純物
拡散層の抵抗で決定されるようになる。なお、表面にシ
リサイド層のない不純物拡散層領域は、初めに不純物拡
散層の全面にシリサイド用の金属膜が被着された後、シ
リサイド層の形成されない領域の金属膜が選択的に除去
される工程を通して、形成されるようになる。
抵抗は非常に低い。このため、このような構造の抵抗素
子の値は、その表面にシリサイド層のない領域の不純物
拡散層の抵抗で決定されるようになる。なお、表面にシ
リサイド層のない不純物拡散層領域は、初めに不純物拡
散層の全面にシリサイド用の金属膜が被着された後、シ
リサイド層の形成されない領域の金属膜が選択的に除去
される工程を通して、形成されるようになる。
【００１０】
【発明が解決しようとする課題】このような従来の技術
の場合には、不純物拡散層表面でシリサイド層のない領
域を形成するために、シリサイド層の形成されない領域
のシリサイド用金属膜の選択的除去が必要になる。この
ために、少なくとも１回のフォトリソグラフィ工程とド
ライエッチング工程とが追加されるようになる。これ
は、半導体装置の製造工程短縮を阻害する要因となる。
の場合には、不純物拡散層表面でシリサイド層のない領
域を形成するために、シリサイド層の形成されない領域
のシリサイド用金属膜の選択的除去が必要になる。この
ために、少なくとも１回のフォトリソグラフィ工程とド
ライエッチング工程とが追加されるようになる。これ
は、半導体装置の製造工程短縮を阻害する要因となる。
【００１１】また、このような従来の技術での不純物拡
散層の形成では、不純物拡散層への不純物の導入は、Ｍ
ＯＳトランジスタのソース・ドレイン領域の形成と同時
に行われる。このため、不純物拡散層中の不純物濃度は
一般に高くなる。そこで、抵抗値の高い抵抗素子が必要
になる場合には、不純物拡散層を長く形成することが要
求されるようになる。これは、半導体装置の高集積化あ
るいは高密度化に対する阻害要因となる。
散層の形成では、不純物拡散層への不純物の導入は、Ｍ
ＯＳトランジスタのソース・ドレイン領域の形成と同時
に行われる。このため、不純物拡散層中の不純物濃度は
一般に高くなる。そこで、抵抗値の高い抵抗素子が必要
になる場合には、不純物拡散層を長く形成することが要
求されるようになる。これは、半導体装置の高集積化あ
るいは高密度化に対する阻害要因となる。
【００１２】あるいは、このような従来の技術の場合
で、ＭＯＳトランジスタのソース・ドレインの拡散領域
がＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造に形成される場合には、不純物拡散層中の不純物濃
度を低減できるが、高濃度不純物を導入させないための
マスクが１度不純物拡散層上に形成される必要が生じ
る。ある。このため、この場合にはさらに１回のフォト
リソグラフィ工程の追加されるようになる。
で、ＭＯＳトランジスタのソース・ドレインの拡散領域
がＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造に形成される場合には、不純物拡散層中の不純物濃
度を低減できるが、高濃度不純物を導入させないための
マスクが１度不純物拡散層上に形成される必要が生じ
る。ある。このため、この場合にはさらに１回のフォト
リソグラフィ工程の追加されるようになる。
【００１３】本発明の目的は、製造工程が短縮されると
共に高集積化に適する抵抗素子を有する半導体装置及び
製造方法を提供することにある。
共に高集積化に適する抵抗素子を有する半導体装置及び
製造方法を提供することにある。
【００１４】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上の素子分離絶縁膜に囲まれた
素子活性領域に形成される抵抗素子において、前記素子
活性領域の両端部に高濃度不純物を含有する１対の第１
の拡散層と前記第１の拡散層に被着するシリサイド層と
を有し、前記１対の第１の拡散層間の素子活性領域に低
濃度不純物を含有する第２の拡散層が形成され、前記第
１の拡散層及びシリサイド層が抵抗素子の端子領域とな
り、前記第２の拡散層が抵抗素子の抵抗体領域となって
いる。
体装置では、半導体基板上の素子分離絶縁膜に囲まれた
素子活性領域に形成される抵抗素子において、前記素子
活性領域の両端部に高濃度不純物を含有する１対の第１
の拡散層と前記第１の拡散層に被着するシリサイド層と
を有し、前記１対の第１の拡散層間の素子活性領域に低
濃度不純物を含有する第２の拡散層が形成され、前記第
１の拡散層及びシリサイド層が抵抗素子の端子領域とな
り、前記第２の拡散層が抵抗素子の抵抗体領域となって
いる。
【００１５】そして、前記第１の拡散層間の素子活性領
域上において所定の離間距離でもって分離され、且つ前
記素子活性領域に第１の絶縁膜を介して形成される導電
体膜を有し、前記所定の離間距離で分離された導電体膜
にセルフアラインに前記第２の拡散層が形成され、前記
導電体膜の側壁部のみに第２の絶縁膜が形成され、前記
第２の拡散層上であって前記所定の離間距離で分離され
た領域が前記第２の絶縁膜で充填されている。
域上において所定の離間距離でもって分離され、且つ前
記素子活性領域に第１の絶縁膜を介して形成される導電
体膜を有し、前記所定の離間距離で分離された導電体膜
にセルフアラインに前記第２の拡散層が形成され、前記
導電体膜の側壁部のみに第２の絶縁膜が形成され、前記
第２の拡散層上であって前記所定の離間距離で分離され
た領域が前記第２の絶縁膜で充填されている。
【００１６】あるいは、前記第１の拡散層間の素子活性
領域の一部を第１の絶縁膜を介して被覆する導電体膜を
有し、前記素子活性領域の一部にチャネル領域が形成さ
れ、前記抵抗体領域が前記第２の拡散層と前記チャネル
領域とで構成され、前記導電体膜の側壁部のみに第２の
絶縁膜が形成されて前記第２の拡散層上が前記第２の絶
縁膜で被覆されている。
領域の一部を第１の絶縁膜を介して被覆する導電体膜を
有し、前記素子活性領域の一部にチャネル領域が形成さ
れ、前記抵抗体領域が前記第２の拡散層と前記チャネル
領域とで構成され、前記導電体膜の側壁部のみに第２の
絶縁膜が形成されて前記第２の拡散層上が前記第２の絶
縁膜で被覆されている。
【００１７】ここで、半導体装置を構成する絶縁ゲート
電界効果トランジスタのソース・ドレイン領域がＬＤＤ
構造に形成され、前記第２の拡散層がＬＤＤ層と同一工
程で形成されている。
電界効果トランジスタのソース・ドレイン領域がＬＤＤ
構造に形成され、前記第２の拡散層がＬＤＤ層と同一工
程で形成されている。
【００１８】あるいは、前記第１の絶縁膜および導電体
膜がそれぞれ絶縁ゲート電界効果トランジスタのゲート
絶縁膜とゲート電極で形成されている。
膜がそれぞれ絶縁ゲート電界効果トランジスタのゲート
絶縁膜とゲート電極で形成されている。
【００１９】あるいは、前記抵抗素子は半導体装置の保
護回路を構成しており、前記導電体膜は電位の与えられ
ないフローティング状態になっている。
護回路を構成しており、前記導電体膜は電位の与えられ
ないフローティング状態になっている。
【００２０】あるいは、前記抵抗素子は半導体装置の論
理回路を構成しており、前記導電体膜には一定電位が与
えられている。
理回路を構成しており、前記導電体膜には一定電位が与
えられている。
【００２１】また、本発明の半導体装置の製造方法は、
前記第１の拡散層間の素子活性領域上に第１の絶縁膜を
介してパターニングした導電体膜を形成する工程と、前
記導電体膜パターンにセルフアラインにＬＤＤ層を形成
し前記第２の拡散層とする工程と、前記導電体膜の側壁
部にサイドウォール絶縁膜を形成し前記第２の絶縁膜と
する工程と、前記導電体膜および第２の絶縁膜にセルフ
アラインに高濃度不純物の拡散層を形成し前記第１の拡
散層とする工程と、前記第１の拡散層上をシリサイド化
し前記シリサイド層を形成する工程とを含む。
前記第１の拡散層間の素子活性領域上に第１の絶縁膜を
介してパターニングした導電体膜を形成する工程と、前
記導電体膜パターンにセルフアラインにＬＤＤ層を形成
し前記第２の拡散層とする工程と、前記導電体膜の側壁
部にサイドウォール絶縁膜を形成し前記第２の絶縁膜と
する工程と、前記導電体膜および第２の絶縁膜にセルフ
アラインに高濃度不純物の拡散層を形成し前記第１の拡
散層とする工程と、前記第１の拡散層上をシリサイド化
し前記シリサイド層を形成する工程とを含む。
【００２２】このように本発明では、導電体膜あるいは
ゲート電極にセルフアラインに第２の拡散層あるいはＬ
ＤＤ層が形成され、導電体膜あるいはゲート電極の側壁
に形成されるサイドウォール絶縁膜すなわち第２の絶縁
膜でこの第２の拡散層あるいはＬＤＤ層は完全に被覆さ
れる。このため、第１の拡散層を形成するために高濃度
不純物を導入する工程で、このＬＤＤ層すなわち第２の
拡散層は自動的に保護される。また、シリサイド層の形
成工程でもこのＬＤＤ層は自動的に保護される。このよ
うにして、抵抗素子の抵抗体領域は低濃度不純物を含む
拡散層で形成されるようになる。
ゲート電極にセルフアラインに第２の拡散層あるいはＬ
ＤＤ層が形成され、導電体膜あるいはゲート電極の側壁
に形成されるサイドウォール絶縁膜すなわち第２の絶縁
膜でこの第２の拡散層あるいはＬＤＤ層は完全に被覆さ
れる。このため、第１の拡散層を形成するために高濃度
不純物を導入する工程で、このＬＤＤ層すなわち第２の
拡散層は自動的に保護される。また、シリサイド層の形
成工程でもこのＬＤＤ層は自動的に保護される。このよ
うにして、抵抗素子の抵抗体領域は低濃度不純物を含む
拡散層で形成されるようになる。
【００２３】このため、本発明の抵抗体素子の製造工程
は短縮される。また、抵抗体素子の寸法は小さくなり、
半導体装置の高集積化あるいは高密度化が促進される。
は短縮される。また、抵抗体素子の寸法は小さくなり、
半導体装置の高集積化あるいは高密度化が促進される。
【００２４】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１及び図２に基づいて説明する。ここで、図１
（ａ）は本発明の抵抗素子の平面図である。また、図２
（ａ）は、図１に記すＡ−Ｂで切断した本発明の抵抗素
子の断面図であり、図２（ｂ）は、図１に記すＣ−Ｄで
切断した本発明の抵抗素子の断面図である。
を図１及び図２に基づいて説明する。ここで、図１
（ａ）は本発明の抵抗素子の平面図である。また、図２
（ａ）は、図１に記すＡ−Ｂで切断した本発明の抵抗素
子の断面図であり、図２（ｂ）は、図１に記すＣ−Ｄで
切断した本発明の抵抗素子の断面図である。
【００２５】図１に示すように、素子分離絶縁膜２に囲
われた素子活性領域３に１対のゲート電極４が互いに対
向して形成されている。そして、１対のゲート電極４に
挟まれる素子活性領域に抵抗拡散層５が形成されてい
る。また、素子活性領域３の両端部にシリサイド層６が
形成されている。さらに、このシリサイド層６の所定の
領域にコンタク孔７が形成されている。シリサイド層６
はこのコンタクト孔７を通して電極８に接続されるよう
になる。
われた素子活性領域３に１対のゲート電極４が互いに対
向して形成されている。そして、１対のゲート電極４に
挟まれる素子活性領域に抵抗拡散層５が形成されてい
る。また、素子活性領域３の両端部にシリサイド層６が
形成されている。さらに、このシリサイド層６の所定の
領域にコンタク孔７が形成されている。シリサイド層６
はこのコンタクト孔７を通して電極８に接続されるよう
になる。
【００２６】次に、このような本発明の抵抗素子の断面
構造について説明する。図２（ａ）に示すように、シリ
コン基板１の表面の所定の領域に選択的に素子分離絶縁
膜２が形成されている。そして、シリコン基板１の表面
であり素子分離絶縁膜２の形成されていない領域すなわ
ち素子活性領域３の中央部にゲート絶縁膜９とサイドウ
ォール絶縁膜１０とが積層して形成されている。
構造について説明する。図２（ａ）に示すように、シリ
コン基板１の表面の所定の領域に選択的に素子分離絶縁
膜２が形成されている。そして、シリコン基板１の表面
であり素子分離絶縁膜２の形成されていない領域すなわ
ち素子活性領域３の中央部にゲート絶縁膜９とサイドウ
ォール絶縁膜１０とが積層して形成されている。
【００２７】このサイドウォール絶縁膜１０に自己整合
的（セルフアライン）に抵抗拡散層５が形成されるよう
になる。さらに、図２（ａ）に示すように、素子活性領
域の両端部にのみ不純物拡散層１１が形成され、さらに
その上部にのみシリサイド層６が形成されている。ここ
で、この不純物拡散層１１及びシリサイド層６は共にサ
イドウォール絶縁膜１０にセルフアラインに形成される
ものである。
的（セルフアライン）に抵抗拡散層５が形成されるよう
になる。さらに、図２（ａ）に示すように、素子活性領
域の両端部にのみ不純物拡散層１１が形成され、さらに
その上部にのみシリサイド層６が形成されている。ここ
で、この不純物拡散層１１及びシリサイド層６は共にサ
イドウォール絶縁膜１０にセルフアラインに形成される
ものである。
【００２８】そして、層間絶縁膜１２が全体を被覆する
ように形成され、この層間絶縁膜１２のシリサイド層６
上領域にコンタクト孔７が設けられる。さらに、電極８
が形成され、コンタクト孔７を通してシリサイド層６と
電気接続されている。
ように形成され、この層間絶縁膜１２のシリサイド層６
上領域にコンタクト孔７が設けられる。さらに、電極８
が形成され、コンタクト孔７を通してシリサイド層６と
電気接続されている。
【００２９】次に、本発明の抵抗素子の別の断面構造を
図２（ｂ）で説明する。図２（ｂ）に示すように、シリ
コン基板１の表面に選択的に素子分離絶縁膜２が形成さ
れている。素子分離絶縁膜２に囲われた素子活性領域上
にゲート絶縁膜９を介して、互いに対向する１対のゲー
ト電極４が形成されている。そして、１対のゲート電極
４に挟まれた領域にサイドウォール絶縁膜１０が形成さ
れ、このサイドウォール絶縁膜１０の下部のシリコン基
板１表面にのみ抵抗拡散層５が形成されている。なお、
サイドウォール絶縁膜１０あるいは１０ａは、ゲート電
極４のパターンの端部に形成されるものであり、ゲート
電極４パターンの周囲に形成されるようになる。
図２（ｂ）で説明する。図２（ｂ）に示すように、シリ
コン基板１の表面に選択的に素子分離絶縁膜２が形成さ
れている。素子分離絶縁膜２に囲われた素子活性領域上
にゲート絶縁膜９を介して、互いに対向する１対のゲー
ト電極４が形成されている。そして、１対のゲート電極
４に挟まれた領域にサイドウォール絶縁膜１０が形成さ
れ、このサイドウォール絶縁膜１０の下部のシリコン基
板１表面にのみ抵抗拡散層５が形成されている。なお、
サイドウォール絶縁膜１０あるいは１０ａは、ゲート電
極４のパターンの端部に形成されるものであり、ゲート
電極４パターンの周囲に形成されるようになる。
【００３０】次に、上記第１の実施の形態の抵抗素子の
製造方法を図３乃至図５に基づいて説明する。ここで、
図３は図２（ｂ）で説明した抵抗素子の構造の製造工程
順の断面図である。また、図４及び図５は図２（ａ）で
説明した抵抗素子ソースの構造の製造工程順の断面図で
ある。
製造方法を図３乃至図５に基づいて説明する。ここで、
図３は図２（ｂ）で説明した抵抗素子の構造の製造工程
順の断面図である。また、図４及び図５は図２（ａ）で
説明した抵抗素子ソースの構造の製造工程順の断面図で
ある。
【００３１】図３（ａ）に示すように、導電型がＰ型で
不純物濃度が１０16原子／ｃｍ3 程度のシリコン基板１
の表面に選択的に素子分離絶縁膜２が形成される。ここ
で、この素子分離絶縁膜２は公知のＬＯＣＯＳ（Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）方法
で形成される。そして、素子活性領域となるシリコン基
板１の表面にゲート絶縁膜９が形成される。このゲート
絶縁膜９は熱酸化法で形成された膜厚が１０ｎｍ程度の
シリコン酸化膜である。
不純物濃度が１０16原子／ｃｍ3 程度のシリコン基板１
の表面に選択的に素子分離絶縁膜２が形成される。ここ
で、この素子分離絶縁膜２は公知のＬＯＣＯＳ（Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）方法
で形成される。そして、素子活性領域となるシリコン基
板１の表面にゲート絶縁膜９が形成される。このゲート
絶縁膜９は熱酸化法で形成された膜厚が１０ｎｍ程度の
シリコン酸化膜である。
【００３２】次に、図３（ｂ）に示すように、互いに対
向する１対のゲート電極４が、ゲート絶縁膜９上および
素子分離絶縁膜２の一部を被覆するように形成される。
ここで、このゲート電極４はリン不純物を含有する多結
晶シリコン膜あるいはタングステンポリサイド膜等のポ
リサイド膜で構成される。
向する１対のゲート電極４が、ゲート絶縁膜９上および
素子分離絶縁膜２の一部を被覆するように形成される。
ここで、このゲート電極４はリン不純物を含有する多結
晶シリコン膜あるいはタングステンポリサイド膜等のポ
リサイド膜で構成される。
【００３３】そして、ヒ素イオン１３がイオン注入され
る。ここで、イオン注入のエネルギーは５０ｋｅＶであ
り、そのドーズ量は１０12原子／ｃｍ2 〜１０14原子／
ｃｍ2 の範囲で設定される。そして不純物の活性化のた
めの熱処理が施される。このようにして、抵抗拡散層５
がゲート電極４にセルフアラインに形成されるようにな
る。なお、この抵抗拡散層５は、ＬＤＤ構造のＮチャネ
ル型ＭＯＳトランジスタを形成するためのＬＤＤ層の形
成と同一の工程で形成されるものである。
る。ここで、イオン注入のエネルギーは５０ｋｅＶであ
り、そのドーズ量は１０12原子／ｃｍ2 〜１０14原子／
ｃｍ2 の範囲で設定される。そして不純物の活性化のた
めの熱処理が施される。このようにして、抵抗拡散層５
がゲート電極４にセルフアラインに形成されるようにな
る。なお、この抵抗拡散層５は、ＬＤＤ構造のＮチャネ
ル型ＭＯＳトランジスタを形成するためのＬＤＤ層の形
成と同一の工程で形成されるものである。
【００３４】次に、図３（ｃ）に示すように、絶縁膜１
４がゲート電極４および素子分離絶縁膜２等の全体を被
覆するように形成される。ここで、絶縁膜４は、化学気
相成長（ＣＶＤ）法で堆積されるシリコン酸化膜であ
る。
４がゲート電極４および素子分離絶縁膜２等の全体を被
覆するように形成される。ここで、絶縁膜４は、化学気
相成長（ＣＶＤ）法で堆積されるシリコン酸化膜であ
る。
【００３５】次に、この絶縁膜４が、全面の反応性イオ
ンエッチング（ＲＩＥ）で異方性エッチングされる。す
なわち、絶縁膜４のエッチバックがなされる。このよう
にして、図３（ｄ）に示すようにゲート電極４の側壁に
サイドウォール絶縁膜１０および１０ａが形成されるよ
うになる。なお、この絶縁膜４のエッチバックの工程で
形成されるサイドウォール絶縁膜１０は、抵抗拡散層５
上のゲート電極４間を完全に埋設するように形成され
る。このためには、絶縁膜４の膜厚は、対向するゲート
電極４間の間隔より大きくなるように設定される必要が
ある。
ンエッチング（ＲＩＥ）で異方性エッチングされる。す
なわち、絶縁膜４のエッチバックがなされる。このよう
にして、図３（ｄ）に示すようにゲート電極４の側壁に
サイドウォール絶縁膜１０および１０ａが形成されるよ
うになる。なお、この絶縁膜４のエッチバックの工程で
形成されるサイドウォール絶縁膜１０は、抵抗拡散層５
上のゲート電極４間を完全に埋設するように形成され
る。このためには、絶縁膜４の膜厚は、対向するゲート
電極４間の間隔より大きくなるように設定される必要が
ある。
【００３６】このようにした後、図示できないが不純物
拡散層、シリサイド層あるいは層間絶縁膜等が形成さ
れ、図２（ｂ）で説明した抵抗素子構造が完成する。な
お、不純物拡散層、シリサイド層等の形成については図
４及び図５で説明される。
拡散層、シリサイド層あるいは層間絶縁膜等が形成さ
れ、図２（ｂ）で説明した抵抗素子構造が完成する。な
お、不純物拡散層、シリサイド層等の形成については図
４及び図５で説明される。
【００３７】次に、別の断面構造で本発明の抵抗素子の
製造方法を説明する。図４（ａ）に示すように、図３
（ａ）で説明したシリコン基板１の表面に選択的に素子
分離絶縁膜２が形成される。そして、素子活性領域とな
るシリコン基板１の表面にゲート絶縁膜９が形成され
る。
製造方法を説明する。図４（ａ）に示すように、図３
（ａ）で説明したシリコン基板１の表面に選択的に素子
分離絶縁膜２が形成される。そして、素子活性領域とな
るシリコン基板１の表面にゲート絶縁膜９が形成され
る。
【００３８】次に、図４（ｂ）に示すように素子活性領
域となるシリコン基板１の表面に抵抗拡散層５が形成さ
れる。ここで、この抵抗拡散層５は、図３（ｂ）で説明
したようにして形成される。すなわち、ＬＤＤ構造のＭ
ＯＳトランジスタのＬＤＤ層と同一の工程で形成される
ものである。
域となるシリコン基板１の表面に抵抗拡散層５が形成さ
れる。ここで、この抵抗拡散層５は、図３（ｂ）で説明
したようにして形成される。すなわち、ＬＤＤ構造のＭ
ＯＳトランジスタのＬＤＤ層と同一の工程で形成される
ものである。
【００３９】次に、図４（ｃ）に示すように、抵抗拡散
層５上の所定の領域にサイドウォール絶縁膜１０が形成
される。このサイドウォール絶縁膜１０は、図３（ｃ）
および図３（ｄ）で説明したようにして形成されるもの
である。
層５上の所定の領域にサイドウォール絶縁膜１０が形成
される。このサイドウォール絶縁膜１０は、図３（ｃ）
および図３（ｄ）で説明したようにして形成されるもの
である。
【００４０】次に、図４（ｄ）に示すように不純物拡散
層１１が、サイドウォール絶縁膜１０にセルフアライン
にしかも抵抗拡散層５に電気接続するように形成され
る。この不純物拡散層１１は、ＬＤＤ構造ＭＯＳトラン
ジスタの高濃度不純物を含有するソース・ドレイン領域
の形成と同一の工程で形成される。すなわち、素子分離
絶縁膜２及びサイドウォール絶縁膜１０をマスクにした
ヒ素イオン注入が行われ、熱処理がなされて不純物拡散
層１１が形成される。ここで、ヒ素イオン注入の注入エ
ネルギーは６０ｋｅＶ程度であり、ドーズ量は５×１０
15イオン／ｃｍ2程度になるように設定される。
層１１が、サイドウォール絶縁膜１０にセルフアライン
にしかも抵抗拡散層５に電気接続するように形成され
る。この不純物拡散層１１は、ＬＤＤ構造ＭＯＳトラン
ジスタの高濃度不純物を含有するソース・ドレイン領域
の形成と同一の工程で形成される。すなわち、素子分離
絶縁膜２及びサイドウォール絶縁膜１０をマスクにした
ヒ素イオン注入が行われ、熱処理がなされて不純物拡散
層１１が形成される。ここで、ヒ素イオン注入の注入エ
ネルギーは６０ｋｅＶ程度であり、ドーズ量は５×１０
15イオン／ｃｍ2程度になるように設定される。
【００４１】次に、図５（ａ）に示すように、金属のス
パッタ法などにより５０ｎｍ程度の膜厚のチタン膜１５
が全面に成膜される。そして、常圧のＮ2 （窒素）雰囲
気中で３０〜６０秒間熱処理が行われる。ここで、熱処
理装置は通常はランプアニール装置であり、処理温度は
６００〜６５０℃に設定される。このようにして、チタ
ンのシリサイド化が行われる。
パッタ法などにより５０ｎｍ程度の膜厚のチタン膜１５
が全面に成膜される。そして、常圧のＮ2 （窒素）雰囲
気中で３０〜６０秒間熱処理が行われる。ここで、熱処
理装置は通常はランプアニール装置であり、処理温度は
６００〜６５０℃に設定される。このようにして、チタ
ンのシリサイド化が行われる。
【００４２】ここで、不純物拡散層１１の表面には、図
５（ｂ）に示すようにシリサイド層６が形成される。こ
れに対し、サイドウォール絶縁膜１０及び素子分離絶縁
膜２上には、窒化チタン層と残存する未反応チタン層と
が形成される。そこで、アンモニア水溶液、純水および
過酸化水素水の混合した化学薬液で上記の未反応チタン
層と窒化チタン層が除去される。ここで、チタン膜は化
学薬液に溶出するが窒化チタン層は溶けない。しかし、
窒化チタン層は未反応チタン層の溶出によるリフトオフ
で除去されるようになる。なお、この処理ではシリサイ
ド層６は全くエッチングされない。
５（ｂ）に示すようにシリサイド層６が形成される。こ
れに対し、サイドウォール絶縁膜１０及び素子分離絶縁
膜２上には、窒化チタン層と残存する未反応チタン層と
が形成される。そこで、アンモニア水溶液、純水および
過酸化水素水の混合した化学薬液で上記の未反応チタン
層と窒化チタン層が除去される。ここで、チタン膜は化
学薬液に溶出するが窒化チタン層は溶けない。しかし、
窒化チタン層は未反応チタン層の溶出によるリフトオフ
で除去されるようになる。なお、この処理ではシリサイ
ド層６は全くエッチングされない。
【００４３】以上のような工程を経ることによって、図
５（ｂ）に示すように、不純物拡散層１１上にのみセル
フアラインにシリサイド層６が形成されるようになる。
５（ｂ）に示すように、不純物拡散層１１上にのみセル
フアラインにシリサイド層６が形成されるようになる。
【００４４】なお、ゲート電極４が多結晶シリコン膜で
構成されている場合には、ゲート電極４の表面にもチタ
ンシリサイド層が形成されることになる。
構成されている場合には、ゲート電極４の表面にもチタ
ンシリサイド層が形成されることになる。
【００４５】次に、図５（ｃ）に示すように、素子分離
絶縁膜２、シリサイド層６及びサイドウォール絶縁膜１
０を被覆するように層間絶縁膜１２が形成される。この
層間絶縁膜１２はＣＶＤ法で堆積されるシリコン酸化膜
である。
絶縁膜２、シリサイド層６及びサイドウォール絶縁膜１
０を被覆するように層間絶縁膜１２が形成される。この
層間絶縁膜１２はＣＶＤ法で堆積されるシリコン酸化膜
である。
【００４６】後は、層間絶縁膜１２の所定の領域にコン
タクト孔７が形成され、さらに電極８が形成されて図２
（ａ）で説明した構造の抵抗素子が完成する。
タクト孔７が形成され、さらに電極８が形成されて図２
（ａ）で説明した構造の抵抗素子が完成する。
【００４７】以上に説明したように、本発明では、半導
体装置を構成するＭＯＳトランジスタのＬＤＤ領域と同
一の形成方法で、ゲート電極のパターニングを工夫する
だけでＬＤＤ層を抵抗拡散層として使用できるようにな
る。このため、製造工程は短縮されると共に半導体装置
の高集積化が容易になる。
体装置を構成するＭＯＳトランジスタのＬＤＤ領域と同
一の形成方法で、ゲート電極のパターニングを工夫する
だけでＬＤＤ層を抵抗拡散層として使用できるようにな
る。このため、製造工程は短縮されると共に半導体装置
の高集積化が容易になる。
【００４８】なお、上記の製造方法で作製される抵抗素
子において、抵抗素子を構成するゲート電極４は接地電
位に固定される。これは、図３（ｄ）に示すゲート電極
４下のシリコン基板表面が反転しないようにするためで
ある。もし、この領域が反転しＮ型になると、抵抗拡散
層５とつながり抵抗値が変化するようになるため、これ
は必要になる。
子において、抵抗素子を構成するゲート電極４は接地電
位に固定される。これは、図３（ｄ）に示すゲート電極
４下のシリコン基板表面が反転しないようにするためで
ある。もし、この領域が反転しＮ型になると、抵抗拡散
層５とつながり抵抗値が変化するようになるため、これ
は必要になる。
【００４９】また、このような抵抗素子の抵抗拡散層は
Ｐ型導電層で形成されてもよい。この場合には、Ｐチャ
ネル型ＭＯＳトランジスタのソース・ドレイン領域と同
一の工程で形成されるようになる。なお、この場合に
は、ゲート電極４には電源電圧が印加される。
Ｐ型導電層で形成されてもよい。この場合には、Ｐチャ
ネル型ＭＯＳトランジスタのソース・ドレイン領域と同
一の工程で形成されるようになる。なお、この場合に
は、ゲート電極４には電源電圧が印加される。
【００５０】また、本発明の抵抗素子で不純物拡散層１
１にシリサイド層６が形成される場合で、抵抗素子の端
子すなわち電極８に過大電圧が印加される場合には、ゲ
ート絶縁膜９の絶縁破壊が生じやすい。そこで、ゲート
電極４に電圧を印加せずゲート電極が浮遊する状態にな
るようにするとよい。このようなゲート電圧構成は、本
発明の抵抗素子が半導体装置の保護回路を構成する場合
に非常に効果的な手法となる。
１にシリサイド層６が形成される場合で、抵抗素子の端
子すなわち電極８に過大電圧が印加される場合には、ゲ
ート絶縁膜９の絶縁破壊が生じやすい。そこで、ゲート
電極４に電圧を印加せずゲート電極が浮遊する状態にな
るようにするとよい。このようなゲート電圧構成は、本
発明の抵抗素子が半導体装置の保護回路を構成する場合
に非常に効果的な手法となる。
【００５１】次に、本発明の第２の実施の形態について
図６に基づいて説明する。ここで、図６（ａ）は本発明
の抵抗素子の平面図である。また、図６（ｂ）は、図６
（ａ）に記すＥ−Ｆで切断した本発明の抵抗素子の断面
図である。これらの図の説明において、第１の実施の形
態で説明したものと同一のものは同一の符号で説明され
る。
図６に基づいて説明する。ここで、図６（ａ）は本発明
の抵抗素子の平面図である。また、図６（ｂ）は、図６
（ａ）に記すＥ−Ｆで切断した本発明の抵抗素子の断面
図である。これらの図の説明において、第１の実施の形
態で説明したものと同一のものは同一の符号で説明され
る。
【００５２】図６（ａ）に示すように、素子分離絶縁膜
２に囲われた素子活性領域の一部を中央部で被覆するゲ
ート電極４ａが形成されている。そして、この素子活性
領域の一部を被覆するゲート電極４ａで抵抗拡散層５が
２領域に分離されている。また、素子活性領域の両端部
にシリサイド層６が形成されている。さらに、このシリ
サイド層６の所定の領域にコンタク孔７が形成されてい
る。シリサイド層６はこのコンタクト孔７を通して電極
８に接続されるようになる。
２に囲われた素子活性領域の一部を中央部で被覆するゲ
ート電極４ａが形成されている。そして、この素子活性
領域の一部を被覆するゲート電極４ａで抵抗拡散層５が
２領域に分離されている。また、素子活性領域の両端部
にシリサイド層６が形成されている。さらに、このシリ
サイド層６の所定の領域にコンタク孔７が形成されてい
る。シリサイド層６はこのコンタクト孔７を通して電極
８に接続されるようになる。
【００５３】次に、このような抵抗素子の断面構造につ
いて説明する。図６（ｂ）に示すように、シリコン基板
１の表面の所定の領域に選択的に素子分離絶縁膜２が形
成されている。そして、シリコン基板１の表面であり素
子分離絶縁膜２の形成されていない領域すなわち素子活
性領域の中央部のシリコン基板１上に、ゲート絶縁膜９
を介してゲート電極４ａが形成され、その両側にゲート
絶縁膜９とサイドウォール絶縁膜１０とが積層して形成
されている。
いて説明する。図６（ｂ）に示すように、シリコン基板
１の表面の所定の領域に選択的に素子分離絶縁膜２が形
成されている。そして、シリコン基板１の表面であり素
子分離絶縁膜２の形成されていない領域すなわち素子活
性領域の中央部のシリコン基板１上に、ゲート絶縁膜９
を介してゲート電極４ａが形成され、その両側にゲート
絶縁膜９とサイドウォール絶縁膜１０とが積層して形成
されている。
【００５４】この場合も、サイドウォール絶縁膜１０に
セルフアラインに２つの抵抗拡散層５が形成されるよう
になる。そして、２つの抵抗拡散層５の間にチャネル領
域１６が形成されている。ここで、チャネル領域１６は
ゲート電極４ａを持つＭＯＳトランジスタのチャネルで
構成される。
セルフアラインに２つの抵抗拡散層５が形成されるよう
になる。そして、２つの抵抗拡散層５の間にチャネル領
域１６が形成されている。ここで、チャネル領域１６は
ゲート電極４ａを持つＭＯＳトランジスタのチャネルで
構成される。
【００５５】そして、図２（ａ）で説明したのと同様に
して、抵抗拡散層５に接続する不純物拡散層１１が素子
活性領域の両端部にのみ形成され、さらにその上部にの
みシリサイド層６が形成されている。ここで、この不純
物拡散層１１及びシリサイド層６は、ともにサイドウォ
ール絶縁膜１０にセルフアラインに形成されるものであ
る。さらに、層間絶縁膜１２が全体を被覆するように形
成され、この層間絶縁膜１２のシリサイド層６上領域に
コンタクト孔７が設けられる。さらに、電極８が形成さ
れ、コンタクト孔７を通してシリサイド層６と電気接続
されている。
して、抵抗拡散層５に接続する不純物拡散層１１が素子
活性領域の両端部にのみ形成され、さらにその上部にの
みシリサイド層６が形成されている。ここで、この不純
物拡散層１１及びシリサイド層６は、ともにサイドウォ
ール絶縁膜１０にセルフアラインに形成されるものであ
る。さらに、層間絶縁膜１２が全体を被覆するように形
成され、この層間絶縁膜１２のシリサイド層６上領域に
コンタクト孔７が設けられる。さらに、電極８が形成さ
れ、コンタクト孔７を通してシリサイド層６と電気接続
されている。
【００５６】この第２の実施の形態の場合には、抵抗体
となる領域は抵抗拡散層５とチャネル領域１６とで構成
される。ＭＯＳトランジスタのチャネルは、抵抗として
は非常に高くなる。このため、この場合の抵抗素子の抵
抗値は非常に高くなるように設定できるようになる。
となる領域は抵抗拡散層５とチャネル領域１６とで構成
される。ＭＯＳトランジスタのチャネルは、抵抗として
は非常に高くなる。このため、この場合の抵抗素子の抵
抗値は非常に高くなるように設定できるようになる。
【００５７】なお、この第２の実施の形態では、ゲート
電極４ａにはチャネル領域１６が反転するような電圧が
印加される。
電極４ａにはチャネル領域１６が反転するような電圧が
印加される。
【００５８】以上の本発明の実施の形態では、抵抗素子
が、ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイ
ン領域と同一の工程で形成される場合について説明され
た。この場合に、抵抗拡散層がＬＤＤ層で形成され、こ
の領域への高濃度不純物の導入を防止するためにサイド
ウォール絶縁膜１０がマスクとして使用された。
が、ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイ
ン領域と同一の工程で形成される場合について説明され
た。この場合に、抵抗拡散層がＬＤＤ層で形成され、こ
の領域への高濃度不純物の導入を防止するためにサイド
ウォール絶縁膜１０がマスクとして使用された。
【００５９】このような高濃度不純物の導入を防止する
ためのマスクは、これに限定されるものでない。ロジッ
ク回路の搭載されるような半導体装置では、キャパシタ
が必要になる。そして、このようなキャパシタは、ゲー
ト電極とその上の誘電体膜とさらにその上部の対向電極
とで構成される場合がある。このような場合には、キャ
パシタの対向電極が上記マスクとして用いられてもよ
い。
ためのマスクは、これに限定されるものでない。ロジッ
ク回路の搭載されるような半導体装置では、キャパシタ
が必要になる。そして、このようなキャパシタは、ゲー
ト電極とその上の誘電体膜とさらにその上部の対向電極
とで構成される場合がある。このような場合には、キャ
パシタの対向電極が上記マスクとして用いられてもよ
い。
【００６０】
【発明の効果】本発明では、抵抗素子の形成は、ＬＤＤ
構造のＭＯＳトランジスタのソース・ドレイン領域の形
成工程と同一の工程で行われる。この場合に、抵抗拡散
層に高濃度不純物が導入されないようにするために、半
導体素子を構成するパターン例えばゲート電極パターン
がそのまま利用されて不純物導入のマスクにされる。
構造のＭＯＳトランジスタのソース・ドレイン領域の形
成工程と同一の工程で行われる。この場合に、抵抗拡散
層に高濃度不純物が導入されないようにするために、半
導体素子を構成するパターン例えばゲート電極パターン
がそのまま利用されて不純物導入のマスクにされる。
【００６１】また、ソース・ドレイン領域上に形成され
るシリサイド層は、抵抗素子の抵抗拡散層上に選択的に
形成されないようになる。この場合も、上記の半導体素
子を構成するパターンがそのまま利用される。
るシリサイド層は、抵抗素子の抵抗拡散層上に選択的に
形成されないようになる。この場合も、上記の半導体素
子を構成するパターンがそのまま利用される。
【００６２】このために、本発明の抵抗素子を有する半
導体装置の製造工程が、従来の技術に比べ非常に短縮す
るようになる。
導体装置の製造工程が、従来の技術に比べ非常に短縮す
るようになる。
【００６３】また、本発明の方法では、抵抗拡散層中の
不純物濃度が低くなるように容易に制御できるようにな
る。そして、抵抗素子の寸法が短くなるようにできる。
このため、半導体装置の高集積化あるいは高密度化が促
進されるようになる。
不純物濃度が低くなるように容易に制御できるようにな
る。そして、抵抗素子の寸法が短くなるようにできる。
このため、半導体装置の高集積化あるいは高密度化が促
進されるようになる。
【図１】本発明の第１の実施の形態を説明するための抵
抗素子の平面図である。
抗素子の平面図である。
【図２】本発明の第１の実施の形態を説明するための抵
抗素子の断面図である。
抗素子の断面図である。
【図３】上記抵抗素子の製造方法を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図４】上記抵抗素子の製造方法を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図５】上記抵抗素子の製造方法を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図６】本発明の第２の実施の形態を説明する抵抗素子
の平面図と断面図である。
の平面図と断面図である。
【図７】従来の技術を説明するための抵抗素子の平面図
と断面図である。
と断面図である。
１，１０１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３ 素子活性領域 ４，４ａ ゲート電極 ５ 抵抗拡散層 ６，１０４ シリサイド層 ７，１０５ コンタクト孔 ８，１０６ 電極 ９ ゲート絶縁膜 １０，１０ａ サイドウォール絶縁膜 １１，１０３ 不純物拡散層 １２，１０７ 層間絶縁膜 １３ ヒ素イオン １４ 絶縁膜 １５ チタン膜 １６ チャネル領域
Claims (8)
- 【請求項１】 半導体基板上の素子分離絶縁膜に囲まれ
た素子活性領域に形成される抵抗素子において、前記素
子活性領域の両端部に高濃度不純物を含有する１対の第
１の拡散層と前記第１の拡散層に被着するシリサイド層
とを有し、前記１対の第１の拡散層間の素子活性領域に
低濃度不純物を含有する第２の拡散層が形成され、前記
第１の拡散層及びシリサイド層が抵抗素子の端子領域と
なり、前記第２の拡散層が抵抗素子の抵抗体領域となっ
ていることを特徴とする半導体装置。 - 【請求項２】 前記第１の拡散層間の素子活性領域上に
おいて所定の離間距離でもって分離され、且つ前記素子
活性領域に第１の絶縁膜を介して形成される導電体膜を
有し、前記所定の離間距離で分離された導電体膜にセル
フアラインに前記第２の拡散層が形成され、前記導電体
膜の側壁部のみに第２の絶縁膜が形成され、前記第２の
拡散層上であって前記所定の離間距離で分離された領域
が前記第２の絶縁膜で充填されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記第１の拡散層間の素子活性領域の一
部を第１の絶縁膜を介して被覆する導電体膜を有し、前
記素子活性領域の一部にチャネル領域が形成され、前記
抵抗体領域が前記第２の拡散層と前記チャネル領域とで
構成され、前記導電体膜の側壁部のみに第２の絶縁膜が
形成されて前記第２の拡散層上が前記第２の絶縁膜で被
覆されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 半導体装置を構成する絶縁ゲート電界効
果トランジスタのソース・ドレイン領域がＬＤＤ構造に
形成され、前記第２の拡散層がＬＤＤ層と同一工程で形
成されていることを特徴とする請求項１、請求項２また
は請求項３記載の半導体装置。 - 【請求項５】 前記第１の絶縁膜および導電体膜がそれ
ぞれ絶縁ゲート電界効果トランジスタのゲート絶縁膜と
ゲート電極で形成されていることを特徴とする請求項
２、請求項３または請求項４記載の半導体装置。 - 【請求項６】 前記抵抗素子は半導体装置の保護回路を
構成しており、前記導電体膜は電位の与えられないフロ
ーティング状態になっていることを特徴とする請求項２
記載の半導体装置。 - 【請求項７】 前記抵抗素子は半導体装置の論理回路を
構成しており、前記導電体膜には一定電位が与えられて
いることを特徴とする請求項３記載の半導体装置。 - 【請求項８】 前記第１の拡散層間の素子活性領域上に
第１の絶縁膜を介してパターニングした導電体膜を形成
する工程と、前記導電体膜パターンにセルフアラインに
ＬＤＤ層を形成し前記第２の拡散層とする工程と、前記
導電体膜の側壁部にサイドウォール絶縁膜を形成し前記
第２の絶縁膜とする工程と、前記導電体膜および第２の
絶縁膜にセルフアラインに高濃度不純物の拡散層を形成
し前記第１の拡散層とする工程と、前記第１の拡散層上
をシリサイド化し前記シリサイド層を形成する工程と、
を含むことを特徴とする請求項１、請求項２、請求項
３、請求項４または請求項５記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228922A JP2919379B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置およびその製造方法 |
| US08/918,956 US6111304A (en) | 1996-08-29 | 1997-08-26 | Semiconductor diffused resistor and method for manufacturing the same |
| KR1019970041848A KR19980019095A (ko) | 1996-08-29 | 1997-08-28 | 반도체 장치 및 그 제조 방법(Semiconductor Device and Method for Manufacturing the Same) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228922A JP2919379B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074894A true JPH1074894A (ja) | 1998-03-17 |
| JP2919379B2 JP2919379B2 (ja) | 1999-07-12 |
Family
ID=16883966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228922A Expired - Fee Related JP2919379B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6111304A (ja) |
| JP (1) | JP2919379B2 (ja) |
| KR (1) | KR19980019095A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126245A1 (ja) * | 2005-05-23 | 2006-11-30 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2008029544A1 (en) * | 2006-09-08 | 2008-03-13 | Sharp Kabushiki Kaisha | Semiconductor device, method for fabricating the same and electronic device |
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|---|---|---|---|---|
| US6348413B1 (en) * | 1998-09-21 | 2002-02-19 | Advanced Micro Devices, Inc. | High pressure N2 RTA process for TiS2 formation |
| JP3822092B2 (ja) * | 2001-10-30 | 2006-09-13 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US32800A (en) * | 1861-07-09 | Improvement in machines for sowing pulverulent manures | ||
| US3729662A (en) * | 1971-03-26 | 1973-04-24 | Ibm | Semiconductor resistor |
| CH560463A5 (ja) * | 1972-09-26 | 1975-03-27 | Siemens Ag | |
| JPH07105148B2 (ja) * | 1988-02-24 | 1995-11-13 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH01263998A (ja) * | 1988-04-13 | 1989-10-20 | Nec Corp | 不揮発性メモリ装置 |
| JP2734017B2 (ja) * | 1988-11-02 | 1998-03-30 | 日本電気株式会社 | 不揮発性メモリ |
| US5227327A (en) * | 1989-11-10 | 1993-07-13 | Seiko Epson Corporation | Method for making high impedance pull-up and pull-down input protection resistors for active integrated circuits |
| JPH0528788A (ja) * | 1991-03-28 | 1993-02-05 | Nec Corp | 不揮発性メモリ装置 |
| JPH0524350A (ja) * | 1991-07-25 | 1993-02-02 | Kanzaki Paper Mfg Co Ltd | 感熱記録体 |
| JP3462886B2 (ja) * | 1993-03-11 | 2003-11-05 | 株式会社東芝 | 半導体装置 |
| JP2587595B2 (ja) * | 1994-08-31 | 1997-03-05 | 九州日本電気株式会社 | 不揮発性半導体メモリの書込み回路 |
| JPH08129894A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 不揮発性半導体記憶装置 |
| US5585286A (en) * | 1995-08-31 | 1996-12-17 | Lsi Logic Corporation | Implantation of a semiconductor substrate with controlled amount of noble gas ions to reduce channeling and/or diffusion of a boron dopant subsequently implanted into the substrate to form P- LDD region of a PMOS device |
-
1996
- 1996-08-29 JP JP8228922A patent/JP2919379B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-26 US US08/918,956 patent/US6111304A/en not_active Expired - Fee Related
- 1997-08-28 KR KR1019970041848A patent/KR19980019095A/ko not_active Application Discontinuation
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| JP4850174B2 (ja) * | 2005-05-23 | 2012-01-11 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8283729B2 (en) | 2005-05-23 | 2012-10-09 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US8426267B2 (en) | 2005-05-23 | 2013-04-23 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| WO2008029544A1 (en) * | 2006-09-08 | 2008-03-13 | Sharp Kabushiki Kaisha | Semiconductor device, method for fabricating the same and electronic device |
| US8174053B2 (en) | 2006-09-08 | 2012-05-08 | Sharp Kabushiki Kaisha | Semiconductor device, production method thereof, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2919379B2 (ja) | 1999-07-12 |
| US6111304A (en) | 2000-08-29 |
| KR19980019095A (ko) | 1998-06-05 |
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