JPH08129894A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH08129894A JPH08129894A JP26556394A JP26556394A JPH08129894A JP H08129894 A JPH08129894 A JP H08129894A JP 26556394 A JP26556394 A JP 26556394A JP 26556394 A JP26556394 A JP 26556394A JP H08129894 A JPH08129894 A JP H08129894A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
- G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Abstract
(57)【要約】
【目的】書込または消去時間設定回路を内蔵する不揮発
性半導体記憶装置において、製造条件のバラツキ、経時
変化および動作電圧変動に対して、メモリデータの不完
全書込および不完全消去に関係する特性を補強する。 【構成】書込または消去時間設定回路は発振器２および
カウンタ回路４と共に、電源電位判定回路１およびカウ
ンタ設定値変更回路３を備えている。電源電位が一定レ
ベルＶ１より低下した場合、電源電位判定回路１の出力
信号ＬＶＤがロウレベルに変化し、カウンタ設定値変更
回路３の出力を出力をカウンタ回路４の第ｍビット出力
Ｑｍから第ｎビット出力Ｑｎに変更し、書込または消去
パルス信号Ｔのパルス幅を拡げる。
性半導体記憶装置において、製造条件のバラツキ、経時
変化および動作電圧変動に対して、メモリデータの不完
全書込および不完全消去に関係する特性を補強する。 【構成】書込または消去時間設定回路は発振器２および
カウンタ回路４と共に、電源電位判定回路１およびカウ
ンタ設定値変更回路３を備えている。電源電位が一定レ
ベルＶ１より低下した場合、電源電位判定回路１の出力
信号ＬＶＤがロウレベルに変化し、カウンタ設定値変更
回路３の出力を出力をカウンタ回路４の第ｍビット出力
Ｑｍから第ｎビット出力Ｑｎに変更し、書込または消去
パルス信号Ｔのパルス幅を拡げる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に書込または消去時間設定回路を内蔵する
不揮発性半導体記憶装置に関する。
置に関し、特に書込または消去時間設定回路を内蔵する
不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】電気的書込または消去可能な不揮発性半
導体記憶装置（以下、ＥＥＰＲＯＭという）は、一般
に、製品開発時の設計または試作評価結果のフィードバ
ックにより設定された一定のパルス幅をもつパルス信号
によって、データの書込または消去時間を決定してい
る。このとき、不完全な書込または消去状態を避けるた
め、メモリセルのデータ書込または消去動作に必要な時
間に対し一定の余裕を持たせてパルス信号のパルス幅を
設定する制御方法を一般に採用している。
導体記憶装置（以下、ＥＥＰＲＯＭという）は、一般
に、製品開発時の設計または試作評価結果のフィードバ
ックにより設定された一定のパルス幅をもつパルス信号
によって、データの書込または消去時間を決定してい
る。このとき、不完全な書込または消去状態を避けるた
め、メモリセルのデータ書込または消去動作に必要な時
間に対し一定の余裕を持たせてパルス信号のパルス幅を
設定する制御方法を一般に採用している。
【０００３】この一定の書込時間をあらかじめ設定する
書込制御方法の他に、たとえば、特開昭６０−２３６１
９５号公報に示されているように、メモリセル書込の進
行状況をメモリ列線の電位を検出および判定することに
より書込時間を制御する方法がある。図６は、特開昭６
０−２３６１９５号公報に示されている不揮発半導体記
憶装置の書込制御方法を示す回路図であり、図７は、そ
の動作タイミング図である。
書込制御方法の他に、たとえば、特開昭６０−２３６１
９５号公報に示されているように、メモリセル書込の進
行状況をメモリ列線の電位を検出および判定することに
より書込時間を制御する方法がある。図６は、特開昭６
０−２３６１９５号公報に示されている不揮発半導体記
憶装置の書込制御方法を示す回路図であり、図７は、そ
の動作タイミング図である。
【０００４】図６を参照して、その書込制御方法を簡単
に説明する。この従来例における書込制御方法を示す回
路は、ＮＯＲ回路６１、メモリセル６７、負荷トランジ
スタ６６、センスアンプ６２および電圧検出回路６３と
から構成されている。
に説明する。この従来例における書込制御方法を示す回
路は、ＮＯＲ回路６１、メモリセル６７、負荷トランジ
スタ６６、センスアンプ６２および電圧検出回路６３と
から構成されている。
【０００５】ＮＯＲ回路６１は、データ入力およびプロ
グラム入力ＰＧＭバーを入力とし書込制御信号６４を出
力する。メモリセル６７は、ドレイン電極を列線Ｙ１に
接続しソース電極を接地しゲート電極を行線Ｘ１に接続
した浮遊ゲート電極を有するＮチャネル絶縁ゲート型電
界効果トランジスタからなる。負荷トランジスタ６６
は、ドレイン電極を電源Ｖｐｐに接続しソース電極を列
線Ｙ１に接続しゲート電極を書込制御信号６４に接続し
たＮチャネル絶縁ゲート型電界効果トランジスタからな
る。センスアンプ６２は、メモリ読出し時に列線Ｙ１の
電位をセンスし出力端子ＯＵＴ１にメモリデータとして
出力する。電圧検出回路６３は、書込時に列線Ｙ１の電
位が所定の電位に達した時を検知して検知信号６５を出
力端子ＯＵＴ２に出力する。
グラム入力ＰＧＭバーを入力とし書込制御信号６４を出
力する。メモリセル６７は、ドレイン電極を列線Ｙ１に
接続しソース電極を接地しゲート電極を行線Ｘ１に接続
した浮遊ゲート電極を有するＮチャネル絶縁ゲート型電
界効果トランジスタからなる。負荷トランジスタ６６
は、ドレイン電極を電源Ｖｐｐに接続しソース電極を列
線Ｙ１に接続しゲート電極を書込制御信号６４に接続し
たＮチャネル絶縁ゲート型電界効果トランジスタからな
る。センスアンプ６２は、メモリ読出し時に列線Ｙ１の
電位をセンスし出力端子ＯＵＴ１にメモリデータとして
出力する。電圧検出回路６３は、書込時に列線Ｙ１の電
位が所定の電位に達した時を検知して検知信号６５を出
力端子ＯＵＴ２に出力する。
【０００６】次に、図７に示す動作タイミング図を参照
して説明する。メモリセル６７にデータを書込む場合、
事前にアウトプットイネーブル入力ＯＥバーにハイレベ
ルが入力され、データ出力端子ＯＵＴ１はハイ・インピ
ーダンス状態となっている。データ出力端子ＯＵＴ１を
介してデータ入力として書込データ“０”すなわちロウ
レベルを入力し、プログラム入力信号ＰＧＭバーにロウ
レベルを入力すると、書込制御信号６４がハイレベルに
なり、負荷トランジスタ６６はオンしてメモリセル６７
に書込電流が供給され書込が始まる。
して説明する。メモリセル６７にデータを書込む場合、
事前にアウトプットイネーブル入力ＯＥバーにハイレベ
ルが入力され、データ出力端子ＯＵＴ１はハイ・インピ
ーダンス状態となっている。データ出力端子ＯＵＴ１を
介してデータ入力として書込データ“０”すなわちロウ
レベルを入力し、プログラム入力信号ＰＧＭバーにロウ
レベルを入力すると、書込制御信号６４がハイレベルに
なり、負荷トランジスタ６６はオンしてメモリセル６７
に書込電流が供給され書込が始まる。
【０００７】メモリセル６７の書込電流は、メモリセル
内の浮遊ゲート電極に注入蓄積された電子の電荷量Ｑｆ
によって決まり、この時の列線Ｙ１の電位は負荷トラン
ジスタ６６の負荷特性と書込電流で一義的に決まる。い
ま、書込が充分な注入電子の電荷量がＱｓとすると、Ｑ
ｓによって一義的に決まる列線電位Ｖｓまで、列線Ｙ１
の電位が上昇していれば、浮遊ゲート電極には電荷量が
Ｑｓだけの電子が注入蓄積されていると判定することが
できる。従って、書込状態が進行し列線電位が次第に上
昇し、Ｖｓに達した時、電圧検出回路６３は、検知信号
６５を出力する。これを受けて外部に接続されたプログ
ラム装置は、プログラム入力ＰＧＭバーをハイレベルに
引き上げて書込動作を終了させる。
内の浮遊ゲート電極に注入蓄積された電子の電荷量Ｑｆ
によって決まり、この時の列線Ｙ１の電位は負荷トラン
ジスタ６６の負荷特性と書込電流で一義的に決まる。い
ま、書込が充分な注入電子の電荷量がＱｓとすると、Ｑ
ｓによって一義的に決まる列線電位Ｖｓまで、列線Ｙ１
の電位が上昇していれば、浮遊ゲート電極には電荷量が
Ｑｓだけの電子が注入蓄積されていると判定することが
できる。従って、書込状態が進行し列線電位が次第に上
昇し、Ｖｓに達した時、電圧検出回路６３は、検知信号
６５を出力する。これを受けて外部に接続されたプログ
ラム装置は、プログラム入力ＰＧＭバーをハイレベルに
引き上げて書込動作を終了させる。
【０００８】以上の方法により、必要な分の電荷をフロ
ーティングゲート電極に効率的に注入することができ、
不完全な書込を防止する。
ーティングゲート電極に効率的に注入することができ、
不完全な書込を防止する。
【０００９】
【発明が解決しようとする課題】しかし、この図６に示
す従来の書込み時間制御方式では、ＥＥＰＲＯＭの場
合、消去時メモリセルのドレイン電圧が０ｖになるため
使用できないという問題点の他に、同時に書込むビット
数の電圧検出回路が必要になるので、検出回路が占める
面積が大きくなるという問題がある。さらに、メモリセ
ルに書込を行なった場合、セルのしきい値は、ある値に
収束しメモリセルのドレイン電圧も収束する。このと
き、電圧検出回路の設定電位がより深い書込レベルに設
定されていた場合、もしくは、拡散のバラツキにより電
圧検出回路の設定電位またはメモリセルのドレイン電圧
の収束値がずれた場合、終了信号が出力されなかった
り、または、早く終了したりして不完全な書込をすると
いう危険性がある。
す従来の書込み時間制御方式では、ＥＥＰＲＯＭの場
合、消去時メモリセルのドレイン電圧が０ｖになるため
使用できないという問題点の他に、同時に書込むビット
数の電圧検出回路が必要になるので、検出回路が占める
面積が大きくなるという問題がある。さらに、メモリセ
ルに書込を行なった場合、セルのしきい値は、ある値に
収束しメモリセルのドレイン電圧も収束する。このと
き、電圧検出回路の設定電位がより深い書込レベルに設
定されていた場合、もしくは、拡散のバラツキにより電
圧検出回路の設定電位またはメモリセルのドレイン電圧
の収束値がずれた場合、終了信号が出力されなかった
り、または、早く終了したりして不完全な書込をすると
いう危険性がある。
【００１０】また、この不完全な書込に関しては、前述
の製品開発時にあらかじめ一定の書込または消去時間を
設定する制御方法においても、同様の問題が発生する。
一般に、不完全な書込または消去状態を避けるため、メ
モリセルのデータ書込または消去動作に必要な時間に対
して一定の余裕を持たせてパルス信号のパルス幅を設定
するが、余裕を取り過ぎると、ユーザの要求仕様を満せ
なくなったり他社製品との競争力がなくなる。したがっ
て、常にユーザ要求仕様を優先して一定の書込または消
去時間を設定することになるが、電源電圧が下った場
合、書込または消去に要する時間は長くなり、あらかじ
め設定したパルス幅を越え、メモリセルのデータは不完
全な書込または消去状態となる場合もでてくる。
の製品開発時にあらかじめ一定の書込または消去時間を
設定する制御方法においても、同様の問題が発生する。
一般に、不完全な書込または消去状態を避けるため、メ
モリセルのデータ書込または消去動作に必要な時間に対
して一定の余裕を持たせてパルス信号のパルス幅を設定
するが、余裕を取り過ぎると、ユーザの要求仕様を満せ
なくなったり他社製品との競争力がなくなる。したがっ
て、常にユーザ要求仕様を優先して一定の書込または消
去時間を設定することになるが、電源電圧が下った場
合、書込または消去に要する時間は長くなり、あらかじ
め設定したパルス幅を越え、メモリセルのデータは不完
全な書込または消去状態となる場合もでてくる。
【００１１】たとえば、電源電圧５．０ｖで書込に必要
な時間が２ｍｓであるときパルス幅Ｔを４ｍｓとすれば
十分な余裕を持っているようにみえるが、電源電圧３．
５ｖで書込に必要な時間は７ｍｓになりパルス幅Ｔは
４．７５ｍｓとなり、不完全な書込となる。
な時間が２ｍｓであるときパルス幅Ｔを４ｍｓとすれば
十分な余裕を持っているようにみえるが、電源電圧３．
５ｖで書込に必要な時間は７ｍｓになりパルス幅Ｔは
４．７５ｍｓとなり、不完全な書込となる。
【００１２】したがって、本発明の目的は、書込または
消去時間設定回路を内蔵する不揮発性半導体記憶装置に
おいて、製造条件のバラツキ、経時変化および動作電圧
変動に対して、メモリデータの不完全書込および不完全
消去に関係する特性を補強することにある。
消去時間設定回路を内蔵する不揮発性半導体記憶装置に
おいて、製造条件のバラツキ、経時変化および動作電圧
変動に対して、メモリデータの不完全書込および不完全
消去に関係する特性を補強することにある。
【００１３】
【課題を解決するための手段】そのため、本発明による
不揮発性半導体記憶装置は、発振器とこの発振器の出力
信号をカウントするカウンタ回路とを有し一定の書込ま
たは消去時間を設定したパルス幅をもつパルス信号を出
力する書込または消去時間設定回路を内蔵する不揮発性
半導体記憶装置において、前記書込または消去時間設定
回路は、電源電圧をセンスし一定レベルよりの高低を判
定する電源電位の判定回路と、この判定回路の出力によ
り前記パルス信号のパルス幅を変更する変更手段とを備
えている。
不揮発性半導体記憶装置は、発振器とこの発振器の出力
信号をカウントするカウンタ回路とを有し一定の書込ま
たは消去時間を設定したパルス幅をもつパルス信号を出
力する書込または消去時間設定回路を内蔵する不揮発性
半導体記憶装置において、前記書込または消去時間設定
回路は、電源電圧をセンスし一定レベルよりの高低を判
定する電源電位の判定回路と、この判定回路の出力によ
り前記パルス信号のパルス幅を変更する変更手段とを備
えている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の不揮発性半導体記憶装置の
第１の実施例における書込または消去時間設定回路部を
示す回路図である。
第１の実施例における書込または消去時間設定回路部を
示す回路図である。
【００１６】図１を参照すると、本実施例の書込または
消去時間設定回路部は、電源電位判定回路１、発振器
２、カウンタ設定値変更回路３およびカウンタ回路４か
ら構成されている。
消去時間設定回路部は、電源電位判定回路１、発振器
２、カウンタ設定値変更回路３およびカウンタ回路４か
ら構成されている。
【００１７】電源電位判定回路１は、電源電圧をセンス
し一定レベルよりの高低を判定し出力信号ＬＶＤを出力
している。発振器２は、発振器出力φを出力し、バイナ
リカウンタ回路４に接続されている。カウンタ回路４
は、リセット信号Ｒでオール“０”に初期化されるダウ
ンカウンタであり、リセット信号Ｒが解除されたときカ
ウントパルスφの第１番目のポジティブエッジでオール
“１”に変化し、以後、順次デクリメントされてゆく。
カウンタ設定値変更回路３は、カウンタ回路４の第ｍビ
ット出力と第ｎビット出力を入力信号とし、どちら一方
の入力信号を信号ＬＶＤによって選択する回路であり、
その出力はカウンタ回路４の制御に使用されると共に書
込みまたは消去パルス信号Ｔとして使用される。この実
施例では、カウンタ回路４の第ｎビット出力は第ｍビッ
ト出力の１ビット上位の出力としている。
し一定レベルよりの高低を判定し出力信号ＬＶＤを出力
している。発振器２は、発振器出力φを出力し、バイナ
リカウンタ回路４に接続されている。カウンタ回路４
は、リセット信号Ｒでオール“０”に初期化されるダウ
ンカウンタであり、リセット信号Ｒが解除されたときカ
ウントパルスφの第１番目のポジティブエッジでオール
“１”に変化し、以後、順次デクリメントされてゆく。
カウンタ設定値変更回路３は、カウンタ回路４の第ｍビ
ット出力と第ｎビット出力を入力信号とし、どちら一方
の入力信号を信号ＬＶＤによって選択する回路であり、
その出力はカウンタ回路４の制御に使用されると共に書
込みまたは消去パルス信号Ｔとして使用される。この実
施例では、カウンタ回路４の第ｎビット出力は第ｍビッ
ト出力の１ビット上位の出力としている。
【００１８】次に、本実施例の書込または消去時間設定
回路の動作について説明する。
回路の動作について説明する。
【００１９】図２は、本実施例の電源電位判定回路の動
作を示した入出力特性図である。グラフは、横軸に電源
電位をとり縦軸に電源電位判定回路出力ＬＶＤの電位を
とっている。電源電位Ｖｃｃが一定の電位Ｖ１（図２で
は４ｖ）以上になると、判定回路出力ＬＶＤは、Ｖｃｃ
レベル（ハイレベル）となることを示している。
作を示した入出力特性図である。グラフは、横軸に電源
電位をとり縦軸に電源電位判定回路出力ＬＶＤの電位を
とっている。電源電位Ｖｃｃが一定の電位Ｖ１（図２で
は４ｖ）以上になると、判定回路出力ＬＶＤは、Ｖｃｃ
レベル（ハイレベル）となることを示している。
【００２０】図３は、図１の本実施例の動作を示した波
形図である。まず、デバイスが、書込または消去動作を
開始する場合、カウンタ回路４のリセット信号Ｒがロウ
レベルとなり、カウントパルスφの第１番目のポジティ
ブエッジでカウンタ回路の出力がオール“１”に変化
し、その後、カウントパルスφのポジティブエッジが入
力される度にカウンタ出力値がデクリメントされる。
形図である。まず、デバイスが、書込または消去動作を
開始する場合、カウンタ回路４のリセット信号Ｒがロウ
レベルとなり、カウントパルスφの第１番目のポジティ
ブエッジでカウンタ回路の出力がオール“１”に変化
し、その後、カウントパルスφのポジティブエッジが入
力される度にカウンタ出力値がデクリメントされる。
【００２１】ここで、電源電位が一定レベルＶ１より高
い場合、メモリセルに対する書込または消去に必要な時
間は短かいため、書込または消去パルス信号Ｔのパルス
幅も短かくて済む。この時、判定回路出力ＬＶＤはハイ
レベルであるので、図１に示されたカウンタ出力設定回
路のトランスファ回路３１が導通し、トランスファ回路
３２は閉じている。従って、パルス信号Ｔは、カウンタ
回路４の第ｍビット出力信号Ｑｍを出力する。図３にお
いて、書込または消去時間は判定回路出力ＬＶＤがハイ
レベルのときのＴｍとなる。カウンタリセット信号Ｒ
は、パルス信号Ｔの立ち下がりで生成され、カウンタ回
路４をリセットし、次の書込またまは消去動作サイクル
の開始信号を待機する。
い場合、メモリセルに対する書込または消去に必要な時
間は短かいため、書込または消去パルス信号Ｔのパルス
幅も短かくて済む。この時、判定回路出力ＬＶＤはハイ
レベルであるので、図１に示されたカウンタ出力設定回
路のトランスファ回路３１が導通し、トランスファ回路
３２は閉じている。従って、パルス信号Ｔは、カウンタ
回路４の第ｍビット出力信号Ｑｍを出力する。図３にお
いて、書込または消去時間は判定回路出力ＬＶＤがハイ
レベルのときのＴｍとなる。カウンタリセット信号Ｒ
は、パルス信号Ｔの立ち下がりで生成され、カウンタ回
路４をリセットし、次の書込またまは消去動作サイクル
の開始信号を待機する。
【００２２】次に、電源電位が一定レベルＶ１より低い
場合、メモリセルに対する書込または消去に必要な時間
は長くなるため、パルス信号Ｔのパルス幅も長くする必
要がある。もし、パルス幅が短かいままならば、不完全
書込または不完全消去が発生する。判定回路出力ＬＶＤ
はロウレベルであるので、前述の電源電位が一定レベル
より高い場合とは反対に、トランスファ回路３１は閉
じ、トランスファ回路３２は導通している。従って、パ
ルス信号Ｔは、カウンタ回路４の第ｎビット出力信号Ｑ
ｎを出力する。図３において、書込または消去時間は、
判定回路出力ＬＶＤがロウレベルのときのＴｎとなり、
この実施例ではｎ＝ｍ＋１としているので２倍のパルス
幅となる。
場合、メモリセルに対する書込または消去に必要な時間
は長くなるため、パルス信号Ｔのパルス幅も長くする必
要がある。もし、パルス幅が短かいままならば、不完全
書込または不完全消去が発生する。判定回路出力ＬＶＤ
はロウレベルであるので、前述の電源電位が一定レベル
より高い場合とは反対に、トランスファ回路３１は閉
じ、トランスファ回路３２は導通している。従って、パ
ルス信号Ｔは、カウンタ回路４の第ｎビット出力信号Ｑ
ｎを出力する。図３において、書込または消去時間は、
判定回路出力ＬＶＤがロウレベルのときのＴｎとなり、
この実施例ではｎ＝ｍ＋１としているので２倍のパルス
幅となる。
【００２３】以上説明したように、電源電位が一定レベ
ルＶ１以下になると、カウンタ回路４のカウント設定値
を２倍に設定変更し、２倍のパルス幅をもつ書込または
消去パルス信号を出力することにより書込または消去時
間を延長し、ＥＥＰＲＯＭにおける不完全書込または不
完全消去を防止している。また、カウンタ１つと、トラ
ンスファ回路２つ及びインバータ回路１つだけの小規模
な回路構成で実現できるので回路面積の増加は小さい。
ルＶ１以下になると、カウンタ回路４のカウント設定値
を２倍に設定変更し、２倍のパルス幅をもつ書込または
消去パルス信号を出力することにより書込または消去時
間を延長し、ＥＥＰＲＯＭにおける不完全書込または不
完全消去を防止している。また、カウンタ１つと、トラ
ンスファ回路２つ及びインバータ回路１つだけの小規模
な回路構成で実現できるので回路面積の増加は小さい。
【００２４】図４は、本発明の不揮発性半導体記憶装置
の第２の実施例における書込または消去時間設定回路部
を示す回路図である。
の第２の実施例における書込または消去時間設定回路部
を示す回路図である。
【００２５】図４を参照すると、本実施例の書込または
消去時間設定回路部は、電源電位判定回路１、発振器
２、および、カウンタ回路４から構成されている。
消去時間設定回路部は、電源電位判定回路１、発振器
２、および、カウンタ回路４から構成されている。
【００２６】電源電位判定回路１は、図１の第１の実施
例と同じであり、判定回路出力ＬＶＤを出力している。
さらに、発振回路２では、縦続接続された第１段遅延回
路から第ｊ段遅延回路までの遅延回路と、第ｉ段遅延回
路出力および第ｊ段遅延回路出力を入力信号とし一方の
入力信号を判定回路出力ＬＶＤによって選択し出力する
周期変更回路２５とから構成されている。選択された遅
延回路出力はインバータ２５４で反転され、その出力φ
は第１の遅延回路の入力にフィードバックされるため、
遅延時間合計の２倍の周期で発振する。カウンタ回路４
は発振器２の出力φを入力信号としダウンカウント動作
をする。カウンタ回路４の出力Ｑｎが書込または消去パ
ルス信号Ｔとして使用される。
例と同じであり、判定回路出力ＬＶＤを出力している。
さらに、発振回路２では、縦続接続された第１段遅延回
路から第ｊ段遅延回路までの遅延回路と、第ｉ段遅延回
路出力および第ｊ段遅延回路出力を入力信号とし一方の
入力信号を判定回路出力ＬＶＤによって選択し出力する
周期変更回路２５とから構成されている。選択された遅
延回路出力はインバータ２５４で反転され、その出力φ
は第１の遅延回路の入力にフィードバックされるため、
遅延時間合計の２倍の周期で発振する。カウンタ回路４
は発振器２の出力φを入力信号としダウンカウント動作
をする。カウンタ回路４の出力Ｑｎが書込または消去パ
ルス信号Ｔとして使用される。
【００２７】次に、本実施例の書込または消去時間設定
回路の動作について説明する。
回路の動作について説明する。
【００２８】図５は、図４の本実施例の動作を示した波
形図である。まず、デバイスが書込または消去動作を開
始する場合、図１の第１の実施例と同様に、カウンタ回
路４のリセット信号Ｒがロウレベルになり、カウンタ回
路４がダウンカウント動作し、カウンタ回路４の出力Ｑ
ｎが書込または消去パルス信号Ｔとなると共に、立下が
り時にリセット信号Ｒを生成しカウンタ回路４をリセッ
トし、次の書込または消去動作サイクルの開始信号を待
機する。
形図である。まず、デバイスが書込または消去動作を開
始する場合、図１の第１の実施例と同様に、カウンタ回
路４のリセット信号Ｒがロウレベルになり、カウンタ回
路４がダウンカウント動作し、カウンタ回路４の出力Ｑ
ｎが書込または消去パルス信号Ｔとなると共に、立下が
り時にリセット信号Ｒを生成しカウンタ回路４をリセッ
トし、次の書込または消去動作サイクルの開始信号を待
機する。
【００２９】電源電位が一定レベルＶ１より高い場合、
判定回路出力ＬＶＤがハイレベルになりトランスファ回
路２５１が導通し第ｉ段遅延回路出力が選択され、イン
バータ２５４で反転されて発信器出力φとして出力され
る。一方、電源電位が一定レベルＶ１より低い場合、判
定回路出力ＬＶＤがロウレベルになりトランスファ回路
２５２が導通し第ｊ遅延回路出力が選択され、インバー
タ２５４で反転されて発信器出力φとして出力される。
ここで、第１の遅延回路入力から第ｉ段遅延回路出力ま
での遅延時間をＤｉとし、第１の遅延回路入力から第ｊ
段遅延回路出力までの遅延時間をＤｊとすると、判定回
路出力ＬＶＤがハイレベルからロウレベルに変化した場
合、発振器２の出力信号φの周期は２Ｄｉから２Ｄｊに
変更される。
判定回路出力ＬＶＤがハイレベルになりトランスファ回
路２５１が導通し第ｉ段遅延回路出力が選択され、イン
バータ２５４で反転されて発信器出力φとして出力され
る。一方、電源電位が一定レベルＶ１より低い場合、判
定回路出力ＬＶＤがロウレベルになりトランスファ回路
２５２が導通し第ｊ遅延回路出力が選択され、インバー
タ２５４で反転されて発信器出力φとして出力される。
ここで、第１の遅延回路入力から第ｉ段遅延回路出力ま
での遅延時間をＤｉとし、第１の遅延回路入力から第ｊ
段遅延回路出力までの遅延時間をＤｊとすると、判定回
路出力ＬＶＤがハイレベルからロウレベルに変化した場
合、発振器２の出力信号φの周期は２Ｄｉから２Ｄｊに
変更される。
【００３０】従って、発振器２の出力信号φをカウント
ダウンするカウンタ回路４の出力Ｑｎも判定回路出力Ｌ
ＶＤの信号により変化し、書込または消去パルス信号Ｔ
は、電源電位が一定レベルより高いとき書込または消去
パルス幅Ｔｉを示し、電源電位が一定レベルより低いと
き書込または消去パルス幅Ｔｊを示す。ここで、遅延時
間ＤｉおよびＤｊと、書込または消去パルス信号のパル
ス幅ＴｉおよびＴｊとは比例関係にある。このため、実
施例１に比べると、遅延時間ＤｉとＤｊとの比を希望値
に設定することにより、書込または消去パルス信号のパ
ルス幅ＴｉとＴｊとの比をフレキシブルに設定できる。
ダウンするカウンタ回路４の出力Ｑｎも判定回路出力Ｌ
ＶＤの信号により変化し、書込または消去パルス信号Ｔ
は、電源電位が一定レベルより高いとき書込または消去
パルス幅Ｔｉを示し、電源電位が一定レベルより低いと
き書込または消去パルス幅Ｔｊを示す。ここで、遅延時
間ＤｉおよびＤｊと、書込または消去パルス信号のパル
ス幅ＴｉおよびＴｊとは比例関係にある。このため、実
施例１に比べると、遅延時間ＤｉとＤｊとの比を希望値
に設定することにより、書込または消去パルス信号のパ
ルス幅ＴｉとＴｊとの比をフレキシブルに設定できる。
【００３１】なお、この方法は、フラッシュメモリにも
使用することができる。また、本実施例では電源電位を
センスし、書込または消去時間設定を変更する回路につ
いて説明したが、電源電位以外の他の書込または消去特
性条件をセンスしたり、または、その組合せ条件で複数
の書込または消去時間を設定し変更する回路に拡張する
ことも容易である。
使用することができる。また、本実施例では電源電位を
センスし、書込または消去時間設定を変更する回路につ
いて説明したが、電源電位以外の他の書込または消去特
性条件をセンスしたり、または、その組合せ条件で複数
の書込または消去時間を設定し変更する回路に拡張する
ことも容易である。
【００３２】
【発明の効果】以上説明したように、本発明による不揮
発性半導体記憶装置は、電源電位が低下したときに電源
電位判定回路の出力により、書込または消去時間を延長
することができ、書込または消去動作範囲を広くするこ
とができる。このため、製造条件のバラツキ、経時変化
および動作電圧変動に対して、メモリデータの不完全書
込および不完全消去に関係する特性を補強することがで
きる。また、書込または消去時間を延長する回路は、小
規模の回路で実現でき、これによるチップ面積の増加は
小さい等の効果がある。
発性半導体記憶装置は、電源電位が低下したときに電源
電位判定回路の出力により、書込または消去時間を延長
することができ、書込または消去動作範囲を広くするこ
とができる。このため、製造条件のバラツキ、経時変化
および動作電圧変動に対して、メモリデータの不完全書
込および不完全消去に関係する特性を補強することがで
きる。また、書込または消去時間を延長する回路は、小
規模の回路で実現でき、これによるチップ面積の増加は
小さい等の効果がある。
【図１】本発明の不揮発性半導体記憶装置の第１の実施
例における書込または消去時間設定回路部を示す回路図
である。
例における書込または消去時間設定回路部を示す回路図
である。
【図２】図１の実施例における電源電位判定回路１の動
作を示す入出力特性図である。
作を示す入出力特性図である。
【図３】図１の実施例における動作の１例を示す波形図
である。
である。
【図４】本発明の不揮発性半導体記憶装置の第２の実施
例における書込または消去時間設定回路部を示す回路図
である。
例における書込または消去時間設定回路部を示す回路図
である。
【図５】図４の実施例における動作の１例を示すであ
る。
る。
【図６】従来の不揮発性半導体記憶装置の書込制御方法
の１例を示す回路図である。
の１例を示す回路図である。
【図７】図６の従来の書込制御方法における動作の１例
を示す波形図である。
を示す波形図である。
１ 電源電位判定回路 １１ Ｎ型ノンドープＭＯＳトランジスタ １２ Ｐ型ノンドープＭＯＳトランジスタ １３，１４ 抵抗 １６ インバータ回路 Ｖｃｃ 電源 ＬＶＤ 電源電位判定回路出力 ２ 発振器 φ 発振器出力 ２１，２２，２３，２４ 遅延回路 ２１１，２１２ インバータ回路 ２１３ 遅延抵抗 ２１４ 遅延容量 ２５ 発振周期変更回路 ２５１，２５２ トランスファ回路 ２５３，２５４ インバータ回路 ３ カウンタ設定値変更回路 ３１，３２ トランスファ回路 ３３ インバータ回路 Ｔ 書込または消去パルス信号 ４ カウンタ回路 Ｑ０，Ｑ１，Ｑｍ，Ｑｎ カウンタ回路出力 Ｒ カウンタ回路リセット信号 ６１ ＮＯＲ回路 ６２ センスアンプ ６３ 電圧検出回路 ６４ 書込制御信号 ６５ 検知信号 ６６ 負荷トランジスタ ６７ メモリセル Ｙ１ メモリアレイの列線 Ｘ１ メモリアレイの行線 ＯＥバー アウトプットイネーブル入力 ＰＧＭバー プログラム入力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (3)
- 【請求項１】 発振器とこの発振器の出力信号をカウン
トするカウンタ回路とを有し一定の書込または消去時間
を設定したパルス幅をもつパルス信号を出力する書込ま
たは消去時間設定回路を内蔵する不揮発性半導体記憶装
置において、 前記書込または消去時間設定回路は、電源電圧をセンス
し一定レベルよりの高低を判定する電源電位の判定回路
と、この判定回路の出力により前記パルス信号のパルス
幅を変更する変更手段とを備えることを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 前記変更手段は、電源電圧が前記一定レ
ベルより低いとき前記カウンタ回路のカウントすべき設
定値を大きな値に変更するカウンタ設定値変更回路であ
る請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記変更手段は、電源電圧が前記一定レ
ベルより低いとき前記発振器の発振周期を長く変更する
周期変更回路である請求項１記載の不揮発性半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26556394A JPH08129894A (ja) | 1994-10-28 | 1994-10-28 | 不揮発性半導体記憶装置 |
| US08/550,158 US5592429A (en) | 1994-10-28 | 1995-10-30 | Compact semiconductor memory device capable of preventing incomplete writing and erasing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26556394A JPH08129894A (ja) | 1994-10-28 | 1994-10-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129894A true JPH08129894A (ja) | 1996-05-21 |
Family
ID=17418856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26556394A Pending JPH08129894A (ja) | 1994-10-28 | 1994-10-28 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5592429A (ja) |
| JP (1) | JPH08129894A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10222994A (ja) * | 1997-02-06 | 1998-08-21 | Mitsubishi Electric Corp | 半導体記憶装置の読み出し電圧制御装置 |
| US6111304A (en) * | 1996-08-29 | 2000-08-29 | Nec Corporation | Semiconductor diffused resistor and method for manufacturing the same |
| JP2006196079A (ja) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007527610A (ja) * | 2003-07-07 | 2007-09-27 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気試験データに基づいてゲート絶縁層の特性および特徴を制御するための方法、これを実施するためのシステム |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100277848B1 (ko) * | 1997-12-27 | 2001-01-15 | 김영환 | 반도체 메모리장치 |
| KR100294450B1 (ko) * | 1998-09-24 | 2001-09-17 | 윤종용 | 반도체메모리장치의어레이내부전원전압발생회로 |
| US20060200023A1 (en) * | 2005-03-04 | 2006-09-07 | Sdgi Holdings, Inc. | Instruments and methods for nerve monitoring in spinal surgical procedures |
| FR3041807B1 (fr) * | 2015-09-24 | 2017-12-08 | Stmicroelectronics Rousset | Procede de controle d'un cycle d'ecriture de memoire de type eeprom et dispositif correspondant |
| CN113284471B (zh) * | 2021-06-28 | 2022-09-02 | 山东蓝贝思特教装集团股份有限公司 | 基于光照擦除的液晶书写装置局部擦除控制方法及系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57200994A (en) * | 1981-06-04 | 1982-12-09 | Nec Corp | Driving method of semiconductor device |
| JPH01263998A (ja) * | 1988-04-13 | 1989-10-20 | Nec Corp | 不揮発性メモリ装置 |
| JPH02146190A (ja) * | 1988-07-26 | 1990-06-05 | Nec Corp | 不揮発性半導体記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114199A (en) * | 1980-02-13 | 1981-09-08 | Nec Corp | Nonvolatile semiconductor memory device |
| JPS60236195A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 不揮発性半導体メモリ |
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| JPH03296998A (ja) * | 1990-04-17 | 1991-12-27 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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| JP3181708B2 (ja) * | 1992-08-21 | 2001-07-03 | 三菱電機株式会社 | 不揮発性半導体記憶装置の動作方法 |
-
1994
- 1994-10-28 JP JP26556394A patent/JPH08129894A/ja active Pending
-
1995
- 1995-10-30 US US08/550,158 patent/US5592429A/en not_active Expired - Lifetime
Patent Citations (3)
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| JP2006196079A (ja) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5592429A (en) | 1997-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970311 |