JPH0660674A

JPH0660674A - 不揮発性半導体記憶装置

Info

Publication number: JPH0660674A
Application number: JP13200693A
Authority: JP
Inventors: Toshio Yamamura; 村俊雄山; Hiroto Nakai; 井弘人中; Masamichi Asano; 野正通浅; Hideo Kato; 藤秀雄加; Kaoru Tokushige; 重芳徳
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-06-02
Filing date: 1993-06-02
Publication date: 1994-03-04
Anticipated expiration: 2016-07-09
Also published as: JP3184366B2

Abstract

(57)【要約】【目的】確実な書き込みまでの時間を短縮させた不揮
発性半導体記憶装置を提供する。【構成】書き込みパルスにより不揮発性メモリセル
（４１８）にデータの書込みを行う書込み部（２０３，
２０５）と、書込んだ前記メモリセルの内容を読出す読
出し部（４１９）と、書込みの都度前記読出し手段によ
り読出しを行い、確実に書込みが行われていることを確
認するベリファイ動作を行うベリファイ部（２０７，２
１０）とを備えた不揮発性半導体記憶装置は正常な書き
込みがベリファイ部によって確認されるまで書き込みを
繰り返す。この際、書き込み部によって書き込み時間を
変化させることが可能となっており、前記ベリファイ手
段で正常な書き込みが行われていることが確認されない
限り書き込みを繰り返す一連のシーケンス中の少なくと
も一部に今回の書込み時間より次回の書込み時間を長く
設定する。この設定は一定の比、一定の差、累積値が一
定の比などで行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、電気的に記憶データを消去、再書き込
み可能なＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再書込みできる不揮発性半導体記憶装置はＥＥＰ
ＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ
ＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ）として知られている。このＥＥＰＲＯＭは、
記憶データを消去するとき、ＥＰＲＯＭ（Ｅｒａｓａｂ
ｌｅＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙ
Ｍｅｍｏｒｙ）とは異なり紫外線を用いる必要がない。
従って、印刷配線板に実装した状態のままで電気的にデ
ータの消去、書換えを行うことができる。このため、こ
の記憶装置は使いやすく、各種制御機器用やメモリカー
ド用として用いられる。

【０００３】現在開発されている多くのＥＥＰＲＯＭは
フローティングゲートを有するＭＯＳトランジスタをメ
モリセルとして用い、このフローティングゲートに電子
を注入するか否かによって、しきい値を変化させ、これ
により“０”、“１”を保持する。このフローティング
ゲート型ＭＯＳトランジスタを行列状に配置し、メモリ
セルに書込まれたデータを読み出し可能にするためには
“０”または“１”の少なくとも一方の状態においてし
きい値を所定電圧に収束させるべく制御を行うことが必
要である。

【０００４】これはＮＯＲ型ＥＥＰＲＯＭに関しては過
剰消去の問題として、ＮＡＮＤ型ＥＥＰＲＯＭに関して
は過剰書込みの問題として、現在まで種々の解決法が提
案されている。このなかの一つがビットバイベリファイ
による手法である。これは、１９９０Ｓｙｍｐｏｓｉ
ｕｍｏｎＶＬＳＩＣｉｒｃｕｉｔｓ（ｐ１０５−
１０６）に詳細に開示されている。

【０００５】

【発明が解決しようとする課題】しかし、この手法では
メモリセルにより書き込みやすさ、書き込みにくさが大
きく異なり、全ビット書き込み完了までの時間は書き込
みにくいメモリセルに律速されてしまい、結果的に書き
込み時間が長くなるという問題がある。

【０００６】本発明の目的は、上記欠点を除去し、書き
込み時間を短縮することができる不揮発性メモリを提供
することである。

【０００７】

【課題を解決するための手段】本発明にかかる不揮発性
半導体記憶装置によれば、書き込みパルスにより不揮発
性メモリセルにデータの書込みを行う書込み手段と、書
込んだ前記メモリセルの内容を読出す読出し手段と、書
込みの都度前記読出し手段により読出しを行い、確実に
書込みが行われていることを確認するベリファイ動作を
行うベリファイ手段とを備え、前記書き込み手段は、書
き込み時間を変化させることができるものであり、前記
ベリファイ手段で正常な書き込みが行われていることが
確認されない限り書き込みを繰り返す一連のシーケンス
中の少なくとも一部に今回の書込み時間より次回の書込
み時間が長く設定されたことを特徴とする。

【０００８】

【作用】本発明によれば、ベリファイの結果再書込みが
必要とされた不揮発性メモリセルに対して、さらに長い
書込み時間で書込みを行うので従来例に比べて少ない書
込み回数で書込み後のセルのしきい値の上限を十分低い
値にすることができる。このことは、昇圧時間、放電時
間、ベリファイ時間までも含めた全体での書込み時間を
短縮し、書込み速度を速くすることにつながる。

【０００９】

【実施例】本発明をＮＡＮＤ型ＥＥＰＲＯＭに用いた場
合の実施例を図面を参照して説明する。

【００１０】ＮＡＮＤ型ＥＥＰＲＯＭは、データの書込
み、消去に当って、従来のＮＯＲタイプのメモリセルと
異なり、ホットエレクトロンの注入を必要とせず、書込
み、消去は、トンネル効果によって行っている。このた
め、メモリセルに流れる電流が少なく、ページ単位での
データの書換えが可能である。よって、その用途はメモ
リカードのみでなく、ハードディスクにも及ぶ。

【００１１】このような大容量化に適したＮＡＮＤタイ
プの１つのメモリセル群ＭＣＧを図１に示す。図１はメ
モリセル群の平面図を示している。このようなＮＡＮＤ
セル群は、ｎ型基板内に形成されるＰ型ウェル中に作ら
れる。この図１では、第一層のポリシリコン（１ｓｔ．
ｐｏｌｙ）からなる浮遊ゲートＦＧと第２層のポリシリ
コン（２ｎｄ．ｐｏｌｙ）からなる制御ゲート（ＣＧ，
ＷＬ１〜ＷＬ８）とを有するメモリセルＭＣを８個示し
ている。この８個のＮＡＮＤメモリセルＭＣを挟んで、
ドレインＤ側と、ソースＳ側に、それぞれ選択用のトラ
ンジスタＴ１−Ｔ２がそれぞれ接続されている構造をし
ている。ＤｆＬは拡散層を示す。

【００１２】次に、このメモリセルの動作を説明する。
図２は、図１に示したメモリセル群ＭＣＧの等価回路を
示す図であり、ＮＡＮＤ構造のメモリセル群ＭＣＧを二
つ示している。読み出し時、選択されたメモリセル（Ｍ
Ｃ（１）。ＭＣ（２））の選択ゲート（ワードラインＷ
Ｌ（Ｓ））は低レベル（以下、“Ｌ”と略記する）に設
定され、ＮＡＮＤセル群の残りの７つのメモリセルの選
択ゲート（ワードラインＷＬ（ＮＳ））は高レベル（以
下、“Ｈ”と略記する）に設定される。選択トランジス
タＴ１のゲート（セレクトラインＳＬ１）と、選択トラ
ンジスタＴ２のゲート（セレクトラインＳＬ２）は
“Ｈ”に設定される。

【００１３】ＮＡＮＤ構造の不揮発性半導体装置では、
図３に示すように、“０”の書込まれたメモリセルのし
きい値電圧は正に分布する。しかも、その“０”データ
セルのしきい値電圧は、ＮＡＮＤセル群の非選択トラン
ジスタのゲート電圧（“Ｈ”）より低い値となるように
設定される。このため、選択されたメモリセル（ＭＣ
（１））のしきい値電圧が正であれば（“０”データが
書込まれていれば）、ビットライン（ＢＬ（１））とＧ
ＮＤ間には電流が流れず、ビットライン（ＢＬ（１））
は高レベルとなる。また、選択されたメモリセル（ＭＣ
（２））のしきい値電圧が負であれば（“１”データが
書込まれていれば）、ビットライン（ＢＬ（２））とＧ
ＮＤ間にセル電流ＣＣが流れ、ビットライン（ＢＬ
（２））は低レベルとなる。従って、このビットライン
（ＢＬ（１）、ＢＬ（２））の電位をセンスアンプによ
り検知する事により、対象とするメモリセルＭＣ
（１）、ＭＣ（２）のデータが“０”か“１”かを読み
出すことが出来る。

【００１４】次に、書込み動作について説明する。図４
に示すように、選択されたメモリセルの選択ゲートＷＬ
（Ｓ）には２０Ｖ程度の高電圧（Ｖｐｐ）がロウデコー
ダより供給される。また、他の７つの選択ゲート（ＷＬ
（ＮＳ））には１０Ｖ程度の中間電位（ＶＰＩ）が供給
される。この時、選択トランジスタＴ１のゲート電圧
（ＳＬ１）は１２Ｖ、ＮＡＮＤセル群ＭＣＧとソース線
間の選択トランジスシタＴ２のゲート電圧は０Ｖに設定
される。図示してはいないが、他のＮＡＮＤセル群の選
択ゲートには０Ｖが供給される。この状態でビットライ
ンＢＬ（１）を０Ｖにすると、選択されたメモリセルＭ
Ｃ（１）の選択ゲート（ＷＬ（Ｓ））とチャネルとの間
の電位差は２０Ｖとなる。従って、図５に示されるよう
に、選択されたメモリセルＭＣ（１）においてのみ基板
から浮遊ゲートに電子が注入される。

【００１５】このときに、同じＮＡＮＤセル群ＭＣＧ
（１）中の他の７つのメモリセルにおいては、選択ゲー
トとチャネルの間の電位差は１０Ｖとなり、浮遊ゲート
への電子の注入は起らない。また、選択したメモリセル
ＭＣ（２）へ電子の注入を行わないとき、すなわち
“１”書き込みを行いたいときは、図６に示すようにビ
ットラインＢＬ（２）にＶＤＰＩの電圧を供給すれば良
い。このようにして、選択的に、“０”または“１”の
データの書込みを行うことができる。

【００１６】次に、消去動作について説明する。図７に
示すように、消去時には、基板を２０Ｖ程度（Ｖｐｐ）
に、選択ゲートを０Ｖに設定する。これにより、図８に
示すように浮遊ゲート中の電子が基板に引抜かれて、消
去が行われる。このとき、選択ゲートのゲートストレス
を緩和するため、セレクト線ＳＬ１、ＳＬ２は２０Ｖ
（Ｖｐｐ）に設定される。このように、ＮＡＮＤ構造の
ＥＥＰＲＯＭでは、トンネル電流で書込みが行われる。
このため、書込み時にメモリセルに流れる電流は非常に
小さい。従って、数百〜数千個のメモリセルに同時に書
込みを行うことが可能である。

【００１７】続いて、ビットバイベリファイについて説
明する。上記したような浮遊ゲート型のメモリセルは書
込み特性にばらつきがある。ＮＡＮＤ構造のＥＥＰＲＯ
Ｍも例外ではない。図９は“１”セルに“０”書込みを
行ったときの書込み時間ｔｐｗとセルのしきい値Ｖｔｈ
との関係を示している。これによると、同じ書込み時間
に対して、書込み後のセルのしきい値には書込みの速い
セルと遅いセルとで約３Ｖ程度のばらつきがある。した
がって、一回目の書込みパルスで書込みを行う場合は書
込み後のＶｔｈの分布を狭い範囲内に抑えることは非常
に難しい。ビットバイベリファイでは書込み時間を細か
く分けて、書込み→読み出し→正しく書込まれていない
セルのみ再書込み→読み出し→正しく書込まれていない
セルのみ再書込み→…と行う。

【００１８】これを図１０を用いて説明する。書込みは
一本のワード線に接続されたメモリセル全てを同時に行
う。このとき、書込むべきデータはセルの左列から順に
“１”、“０”、“０”…“１”である。従って、２列
目、３列目…のメモリセルについて書込み（しきい値の
正シフト）を行う。続いて、ベリファイ（読み出し）を
行う。ここで、所定電圧Ｖｔ０ｍｉｎよりしきい値が大
きいか小さいかを判定し、これよりしきい電圧が高く、
十分に書込みがなされた場合パス、所定電圧Ｖ０ｍｉｎ
よりしきい値が低く、書込みが不十分の場合はフェイル
となる。続いて、フェイルビットのみ再書込みを行う。
しきい値電圧のシフト幅ΔＶｔｈは書込みパルスの幅で
きまり、パルス幅を短くするほどΔＶｔｈは小さく、長
くするほどΔＶｔｈは大きくなる。このように短い書込
みパルスを小刻みに複数回加えることにより、メモリセ
ルのしきい値がある一定の狭いしきい値の分布に収束す
る。ここで、書込みパルス幅を二回目、三回目と順々に
長くしていくことが本発明の回路の特徴である。これら
の動作を本実施例のＥＥＰＲＯＭは自動で行う、オート
プログラミングモードを具備している。

【００１９】続いて、本発明の特徴である書き込みを制
御する回路の構成について説明する。図１１は書き込み
動作に関連のある回路ブロックの構成を示している。す
なわち、外部から入力した書き込みコマンドをデコード
して書き込み動作を開始させるコマンド入力回路２０
０、書き込みに必要な高電圧を発生させる昇圧回路２０
１、昇圧が終了し書き込み開始パルスＰ１を受けた後メ
モリセルアレイに種々の電圧を印加する制御を行う書き
込み制御回路２０３、書き込み制御回路に書き込み終了
パルスＰ２を出す書き込み時間制御２０５、書き込みの
回数を数える書き込み回数カウント回路２０９、書き込
み動作の後再び書き込みセルから読み出しを行うリカバ
リーベリファイ回路２０７、読み出したデータが正しく
書き込まれているかを判定するパスフェイル判定回路２
１０からなる。これらの回路ブロックでオートプログラ
ミングモードを実現する。

【００２０】書き込み時間制御回路２０５および書き込
み回数カウント回路２０９の詳細を図１２に示す。この
書き込み時間制御回路２０５は、主にオシレータ１０
０、タイマ１０１からなり、書き込み回数カウント回路
２０９は主に書き込み回数カウント部１０２、書き込み
回数デコード部１０３よりなる。オシレータ１００はリ
ングオシレータ等よりなる発振回路とカウンタで構成さ
れ、イネーブル信号Ｆ２が“Ｈ”の期間のみ動作し周期
Ｔでパルス幅Ｔ／２の方形波をノードＴ０に出力する。

【００２１】タイマ１０１はおもにフリップフロップ群
１３〜１７、これらの出力に基づいて書き込み時間に応
じた信号を出力するゲート群３〜１１、このゲート群か
らの出力信号に基づいて書き込み信号を出力するラッチ
回路２１１からなる。ラッチ回路２１１は２つのＮＯＲ
ゲート１，２よりなり、書き込み開始パルスＰ１をセッ
ト信号、電源立ち上げ時のパルス信号Ｐ３をリセット信
号とする。フリップフロップ１３は入力クロック信号Ｔ
Ｏとそのインバータ１２による反転信号を入力とし、ま
たその出力信号は次段に入力され、以下、同様である。
ＮＡＮＤゲート３は信号ＰＮ１およびフリップフロップ
１３の出力信号を入力し、以下、各段のフリップフロッ
プ１４〜１７の出力信号と入力信号ＰＮ２〜ＰＮ５がＮ
ＡＮＤゲート４〜７に入力される。ＮＡＮＤゲート３〜
５の出力信号はＮＡＮＤゲート８に入力され、ＮＡＮＤ
ゲート６および７の出力信号はＮＡＮＤゲート９に入力
される。そして、ＮＡＮＤゲート８および９の出力信号
がＮＯＲゲート１０に入力され、そのインバータ１１に
よる反転信号Ｐ２がラッチ回路２１１のリセット入力と
なっている。また、信号Ｐ２は遅延回路１８で５０ｎｓ
遅延され、イネーブル信号Ｆ１のインバータ２０による
反転信号とともにＮＯＲゲート１９に与えられおり、そ
の出力信号がフリップフロップ１３〜１７にリセット信
号として与えられる。

【００２２】書き込み回数カウント部１０２はイネーブ
ル信号をリセット信号とする３段のフリップフロップ２
２〜２４からなる非同期式バイナリーカウンタを構成し
ている。書き込み回数デコード部１０３はフリップフロ
ップ２２〜２４の出力信号が与えられてタイマ部に対す
る入力信号ＰＮ２〜ＰＮ５を形成する複数のＮＡＮＤゲ
ートを有している。

【００２３】このようなタイマ１０１の動作を説明す
る。出力信号Ｆ２が“Ｈ”である時間中書き込みが行わ
れる。すなわちＦ２信号のパルス幅が書き込み時間ｔｐ
ｗに相当する。フリップフロップ１３〜１７は非同期式
バイナリカウンタを構成しており、書き込み中“Ｈ”レ
ベルとなるイネーブル信号Ｆ１により動作可能になり、
入力クロック信号Ｔ０の立ち下がりで出力Ｔ１〜Ｔ５が
変化する。ＮＡＮＤゲート３〜８はバイナリカウンタの
出力Ｔ１〜Ｔ５のうちいずれかを入力信号ＰＮ１〜ＰＮ
５によって選択し、書き込み時間終了パルスＰ２を生成
する。ディレイ回路１８は書き込み終了パルスＰ２のパ
ルス幅を決めている。書き込み終了信号Ｐ２はまた、ラ
ッチ回路２１１をリセットしている。

【００２４】書き込み回数カウント部１０２はの立ち下
がりに応じて書き込み開始信号Ｐ１の立ち下がりに応じ
て非同期に書き込み回数をカウントする。ここで、ＮＯ
ＢとあるのはＮＯの反転信号である。Ｆ１はオートプロ
グラムモードに入ると“Ｈ”になり、この信号の立ち下
がりでリセットされる。

【００２５】図１１に示した回路ブロックをゲートレベ
ルで構成し、オートプログラミングを実現した例を図１
３に示す。データの取込みモード（１ワード線分のデー
タを内部のラッチに取込む動作）で“Ｈ”になるDATAIN
CMD信号はそのまま、および遅延回路５１とインバータ
５２を経たものがＮＡＮＤゲート５３に入力されて所定
時間持続するパルスとして得られ、インバータ５４で反
転されたものがＮＡＮＤゲート５５に入力される。この
ＮＡＮＤゲート５５の他方側入力には再書き込み開始パ
ルスＰ４が与えられており、ＮＡＮＤゲート５５の出力
信号はインバータ５６により反転され、フリップフロッ
プ４０２に入力される。

【００２６】インバータ５４の出力信号は再書き込み開
始パルスＰ４とともにＮＡＮＤゲート５７に入力され、
インバータ５８で反転された後、フリップフロップ４０
１に入力される。このフリップフロップの出力は昇圧タ
イマ４０４に与えられる。また、この昇圧タイマ４０４
の出力は遅延回路５９により遅延された後、フリップフ
ロップ４０１のリセット入力となっている。また、フリ
ップフロップ４０７にも入力されている。

【００２７】AUTOPGM CMD 信号Ｆ１はそのまま、および
遅延回路６０およびインバータ６１を経たものがＮＡＮ
Ｄゲート６２に入力されており、その出力信号はインバ
ータ６３で反転されてＮＡＮＤゲート６４に入力され
る。このゲート６４の他方側には再書き込み開始パルス
Ｐ４が与えられ、ゲート６４の出力信号はインバータ６
５で反転され、フリップフロップ４０９に入力される。
このフリップフロップ４０９の他方側には書き込み終了
パルスＰ２が与えられる。このフリップフロップ４０９
の出力信号とフリップフロップ４０７の出力信号とはＮ
ＡＮＤゲート６６に入力されている。このＮＡＮＤゲー
ト６６の出力信号はインバータ６７で反転された後、そ
のまま、および遅延回路６８で遅延されインバータ６９
で反転されたものがＮＡＮＤゲート７０に入力され、そ
の出力信号をインバータ７１で反転させたものが書き込
み開始パルスＰ１であり、この信号はフリップフロップ
４０２のリセット入力となっている。

【００２８】書き込み終了信号Ｐ２はフリップフロップ
４１１を経てリカバリ回路４１５の入力となっており、
その出力信号はフリップフロップ４１１にフィードバッ
クされる。またその出力信号はフリップフロップ４１３
にも入力される。フリップフロップ４１３の出力はベリ
ファイ回路４１７に入力され、ベリファイ回路４１７か
ら得られるベリファイ終了信号はフリップフロップ４１
３の他方側入力となっているとともに、ＮＡＮＤゲート
７２に信号Ｆ１とともに入力されている。

【００２９】また、ベリファイ結果出力信号とＮＡＮＤ
ゲート７２の出力がＮＯＲゲート７３に与えられ、ベリ
ファイ結果出力信号のインバータ７４による反転信号と
ＮＡＮＤゲート７２の出力とはＮＯＲゲート７５にそれ
ぞれ与えられ、ＮＯＲゲート７５の出力が合格（ＰＡＳ
Ｓ）信号となる。またＮＯＲゲート７３の出力信号はＰ
Ｎ５信号を遅延回路７６により遅延させた信号とともに
ＮＡＮＤゲート８０に与えられ、そのインバータ８１に
よる反転信号がフェイル（ＦＡＩＬ）信号を構成する。
また、遅延回路７６の出力信号のインバータ７７による
反転信号とＮＯＲゲート７３の出力はＮＡＮＤゲート７
８に与えられ、その出力信号のインバータ７９による反
転信号が再書き込み開始パルスＰ４となっている。

【００３０】以下、図１２, 図１３に示した回路の動作
を図１４のタイムチャートおよび図１５のフローチャー
トを参照して説明する。前回の書込み終了時にＦ１が立
ち下がっているためフリップフロップ１３、１４、１
５、１６、１７、２２、２３、２４は全てリセットされ
ている。従って、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５および
Ｎ０、Ｎ１、Ｎ２は全て“Ｌ”になっている。この状態
で、データ入力コマンドが外部から入力され（ステップ
Ｓ１０）、DATAIN CMD信号が“Ｈ”になるとフリップフ
ロップ４０１、４０２がセットされて書き込みが開始さ
れる（ステップＳ２０）。続いて、チャージポンプ回路
からなる昇圧回路４０３および昇圧タイマ４０４が起動
し、昇圧回路４０３がプログラムに必要な書込み電圧
（２０Ｖ、１０Ｖ）まで昇圧がすすむころに昇圧タイマ
４０４がタイムアウトする（ステップＳ３０）。これと
ともに、フリップフロップ４０１をリセットしフリップ
フロップ４０７をセットする。

【００３１】これと平行して、時刻ｔ０においてオート
プログラムコマンドが外部から入力されＦ１が“Ｈ”に
なると、フリップフロップ４０９がセットされる。時刻
ｔ０においてフリップフロップ４０７、４０９の両方が
セットされると書込み開始パルスＰ１が生成される。こ
の書込み開始パルスＰ１に応じてフリップフロップ２２
がセットされＮ０が“Ｈ”に、同時にラッチ回路２１１
がセットされ、Ｆ２が“Ｈ”になり書込みを開始する。

【００３２】これと同時にオシレータ１００が起動し、
Ｔ０を周期Ｔのパルスとして出力する。時刻ｔ１よりＴ
秒経過後、すなわち時刻ｔ２でＴ０が立ち下がるとフリ
ップフロップ１３がセットされ、Ｔ１が“Ｈ”になる。
この書込みは第一回目なのでＰＮ１が“Ｈ”になってい
る。従って、ＮＡＮＤゲート３は“Ｌ”を出力し、この
結果Ｐ２に５０ｎｓのパルスが生成される。パルスの立
ち下げは遅延回路１８を介してフリップフロップ１３、
１４、１５、１６、１７がリセットされることにより行
われる。このＰ２パルスがラッチ回路２１１をリセット
し、Ｆ２信号が立ち下がり、第一回目の書込みが終了す
る（ステップＳ４０）。このときの書込み時間ｔｗ１は
オシレータ１０の発振周期Ｔに等しい。ここで、発振周
期Ｔは通常数μｓから数十μｓの値である。

【００３３】続いて、パルスＰ２がフリップフロップ４
１１をセットし、リカバリ回路４１５が動作する（ステ
ップＳ５０）。リカバリ動作が終了すると、リカバリ終
了信号が出力されこれがフリップフロップ４１１をリセ
ット、４１３をセットする。続いて、ベリファイ回路４
１７が動作を開始する（ステップＳ６０）。ベリファイ
動作とは上記したように、書込んだセルの内容と書込む
べきデータの内容とを比較する動作である。すなわち、
書込みは１ワード線分のセル（約２千セル）同時に行う
ため、１ワード線分のメモリセルのデータを再び読み出
し、書込みデータラッチ（ビット線の本数存在する）の
データ内容とを比較し、全てが一致していたらベリファ
イ結果出力として“Ｈ”（ＯＫ）、一つでも一致しない
ものがあれば“Ｌ”（ＮＧ）を出力する（ステップＳ７
０）。また、これと同時に書込みデータラッチには次に
書込むべきセル（書込みが不十分なセル）についてのみ
書込みデータをラッチする。ベリファイ結果出力が
“Ｌ”であれば再書込みを行う。ここで、書込み開始パ
ルスＰ４が“Ｈ”になる。

【００３４】Ｐ４が“Ｈ”になると、フリップフロップ
４０１がセットされる。この結果、フリップフロップ４
０１、４０２、４０９がセットされる。続いて、チャー
ジポンプ回路からなる昇圧回路４０３および昇圧タイマ
４０４が起動し、昇圧回路４０３がプログラムに必要な
書込み電圧（２０Ｖ、１０Ｖ）まで昇圧がすすむころに
昇圧タイマ４０４がタイムアウトする。これとともに、
フリップフロップ４０１をリセットしフリップフロップ
４０７をセットする。時刻ｔ３においてフリップフロッ
プ４０７、４０９の両方がセットされると書込み開始パ
ルスＰ１が生成される。この書込み開始パルスＰ１に応
じてフリップフロップ２２がトグル動作をし、ＮＯが
“Ｌ”、ＮＯＢが“Ｈ”になりバイナリカウンタ１０２
は１カウントアップする。同時にラッチ回路２１１がセ
ットされ、Ｆ２が“Ｈ”になり書込みを開始する。

【００３５】これと同時にオシレータ１００が起動し、
Ｔ０を周期Ｔのパルスとして出力する。時刻ｔ３より２
Ｔ秒経過後、すなわち時刻ｔ４でＴ０の電位が立ち下が
るとフリップフロップ１４がセットされ、Ｔ２が“Ｈ”
になる。この書込みは第２回目なのでＰＮ２が“Ｈ”に
なっている。従って、ＮＡＮＤゲート４は“Ｌ”を出力
し、この結果Ｐ２に５０ｎｓのパルスが生成される。こ
のＰ２パルスがラッチ回路２１１をリセットし、Ｆ２信
号が立ち下がり、第２回目の書込みが終了する。このと
きの書込み時間ｔｗ２はオシレータ１００の発振周期Ｔ
の二倍に等しい。

【００３６】同様に、三回目の書込みパルスは一回目の
４倍の４Ｔ、４回目の書込みパルスは一回目の８倍の８
Ｔとなる。以上のように、書込み回数カウンタと、オシ
レータで書込み時間をカウントする回路を有することに
より後の書込みほど書込みパルスを長くすることが出来
る。

【００３７】次に、本発明の他の実施例として、書込み
パルスの生成をＣＲ回路の放電によって行う例を説明す
る。図１５に書込み時間制御回路の回路例を示す。この
回路では、Ｐチャネルトランジスタ７０１と８個のＮチ
ャネルトランジスタ７２１〜７２８を直列に接続し、全
てのゲートに入力端子Ｐｉｎを接続し、Ｐチャネルトラ
ンジスタ７０１のドレインをＭＯＳ可変抵抗回路７００
の出力としている。トランジスタ７２１、７２２間を接
地するトランジスタ７０５、トランジスタ７２２、７２
３間を接地するトランジスタ７０７、トランジスタ７２
４、７２５間を接地するトランジスタ７０９、ＭＯＳ可
変抵抗回路７００の出力に接続されたキャパシタＣ１、
トランジスタ７１１、７１３、７１５を介して接続され
るキャパシタＣ２〜Ｃ４、インバータ７１７、バイナリ
カウンタ回路７４１、バイナリカウンタ回路２４１の出
力をデコードして各トランジタのゲートを駆動するデコ
ーダ７４３からなる。キャパシタＣ１：Ｃ２：Ｃ３：Ｃ
４の容量比は１：１：２：４に設定されており、トラン
ジスタ７２１〜７２８は同じ大きさ（Ｗ／Ｌ）である。
また、トランジスタ７０５、７０７、７０９、７１１、
７１３、７１５はトランジスタ７２１〜７２８と比較し
て電流駆動能力が大きいものとする。

【００３８】デコーダ７４３の論理値表を図１７に、こ
れをＮＡＮＤ、ＮＯＲゲート等で実現したものを図１８
に示す。周辺回路は上記実施例とほとんど同様であるた
め省略する。

【００３９】続いて、図１５の回路の動作を説明する。
第一回目の書込みの時は、Ｆ１信号によりバイナリカウ
ンタ７４１は全てリセットされる。この結果デコードさ
れた信号、Ａ、Ｂ、Ｃは“Ｈ”、Ｅ、Ｆ、Ｇは“Ｌ”に
なる。Ｐｉｎ信号が“Ｌ”の時はＰチャネルトランジス
タ７０１はオンである。これがプリチャージ状態であり
キャパシタＣ１に電荷が蓄積される。続いて、Ｐｉｎ信
号が“Ｈ”に立上がると、キャパシタＣ１に蓄積された
電荷がトランジスタ７２１、トランジスタ７０５を介し
て放電される。ここで、放電経路の抵抗値を決定するの
はトランジスタ７２１である。このように第一回の書込
み時はＴ秒で放電が行われ、インバータ７１７の出力が
“Ｌ”から“Ｈ”に立上がる。するとＦ２にはＰｉｎが
立上がってからＴ秒のパルスが出力される。続いて、バ
イナリカウンタ７４１が１インクリメントされ第二回目
の書込みに備える。

【００４０】第二回目の書込みの時は、Ａ、Ｂ、Ｃ、Ｅ
は“Ｈ”、Ｆ、Ｇは“Ｌ”になる。Ｐｉｎ信号が“Ｌ”
の時はＰチャネルトランジスタ７０１はオンである。こ
のプリチャージ状態の時キャパシタＣ１およびキャパシ
タＣ２に電荷が蓄積される。続いて、Ｐｉｎ信号が
“Ｈ”に立上がると、キャパシタＣ１およびキャパシタ
Ｃ２に蓄積された電荷がトランジスタ７２１、トランジ
スタ７０５を介して放電される。ここで、放電経路の抵
抗値を決定するのは一回目の書込みと同様にトランジス
タ７２１である。ところが放電する電荷量が二倍に増え
ているため、第２回の書込み時は２Ｔ秒で放電が行われ
る。するとＦ２にはＰｉｎが立上がってから２Ｔ秒のパ
ルスが出力される。続いて、バイナリカウンタ７４１が
１インクリメントされ第３回目の書込みに備える。

【００４１】第３回目の書込みの時は、Ａ、Ｂ、Ｃ、
Ｅ、Ｆが“Ｈ”、Ｇは“Ｌ”になる。Ｐｉｎ信号が
“Ｌ”の時はＰチャネルトランジスタ７０１はオンであ
る。このプリチャージ状態の時キャパシタＣ１、キャパ
シタＣ２およびキャパシタＣ３に電荷が蓄積される。続
いて、Ｐｉｎ信号が“Ｈ”に立上がると、キャパシタＣ
１、キャパシタＣ２およびキャパシタＣ３に蓄積された
電荷がトランジスタ７２１、トランジスタ７０５を介し
て放電される。ここで、放電経路の抵抗値を決定するの
は一回目の書込みと同様にトランジスタ７２１である。
ところが放電する電荷量が４倍に増えているため、第３
回の書込み時は４Ｔ秒で放電が行われる。するとＦ２に
はＰｉｎが立上がってから４Ｔ秒のパルスが出力され
る。続いて、バイナリカウンタ７４１が１インクリメン
トされ第４回目の書込みに備える。

【００４２】第４回目の書込みの時は、Ａ、Ｂ、Ｃ、
Ｅ、Ｆ、Ｇの全てが“Ｈ”になる。Ｐｉｎ信号が“Ｌ”
の時はＰチャネルトランジスタ７０１はオンである。こ
のプリチャージ状態の時キャパシタＣ１、キャパシタＣ
２、キャパシタＣ３およびキャパシタＣ４に電荷が蓄積
される。続いて、Ｐｉｎ信号が“Ｈ”に立上がると、キ
ャパシタＣ１、キャパシタＣ２、キャパシタＣ３および
キャパシタＣ４に蓄積された電荷がトランジスタ７２
１、トランジスタ７０５を介して放電される。ここで、
放電経路の抵抗値を決定するのは一回目の書込みと同様
にトランジスタ７２１である。ところが放電する電荷量
が８倍に増えているため、第４回の書込み時は８Ｔ秒で
放電が行われる。するとＦ２にはＰｉｎが立上がってか
ら８Ｔ秒のパルスが出力される。続いて、バイナリカウ
ンタ７４１が１インクリメントされ第５回目の書込みに
備える。

【００４３】第５回目の書込みの時は、Ａが“Ｌ”、
Ｂ、Ｃ、Ｅ、Ｆ、Ｇが“Ｈ”になる。Ｐｉｎ信号が
“Ｌ”の時はＰチャネルトランジスタ７０１はオンであ
る。このプリチャージ状態の時キャパシタＣ１、キャパ
シタＣ２、キャパシタＣ３およびキャパシタＣ４に電荷
が蓄積される。続いて、Ｐｉｎ信号が“Ｈ”に立上がる
と、キャパシタＣ１、キャパシタＣ２、キャパシタＣ３
およびキャパシタＣ４に蓄積された電荷がトランジスタ
７２１、７２２、７０７介して放電される。ここで、放
電経路の抵抗値を決定するのはトランジスタ７２１及び
トランジスタ７２２である。放電する電荷量は第４回目
と等しいが、放電経路中の抵抗値が二倍になっているた
め第５回の書込み時は１６Ｔ秒で放電が行われる。する
とＦ２にはＰｉｎが立上がってから１６Ｔ秒のパルスが
出力される。続いて、バイナリカウンタ７４１が１イン
クリメントされ第６回目の書込みに備える。

【００４４】第６回目の書込みの時は、Ａ、Ｂが
“Ｌ”、Ｃ、Ｅ、Ｆ、Ｇが“Ｈ”になる。Ｐｉｎ信号が
“Ｌ”の時はＰチャネルトランジスタ７０１はオンであ
る。このプリチャージ状態の時キャパシタＣ１、キャパ
シタＣ２、キャパシタＣ３およびキャパシタＣ４に電荷
が蓄積される。続いて、Ｐｉｎ信号が“Ｈ”に立上がる
と、キャパシタＣ１、キャパシタＣ２、キャパシタＣ３
およびキャパシタＣ４に蓄積された電荷がトランジスタ
７２１、７２２、７２３、７２４、７０９を介して放電
される。ここで、放電経路の抵抗値を決定するのはトラ
ンジスタ７２１、７２２、７２３、７２４である。放電
する電荷量は第４回目と等しいが、放電経路中の抵抗値
が４倍になっているため第６回の書込み時は３２Ｔ秒で
放電が行われる。するとＦ２にはＰｉｎが立上がってか
ら３２Ｔ秒のパルスが出力される。続いて、バイナリカ
ウンタ７４１が１インクリメントされ第７回目の書込み
に備える。

【００４５】第７回目の書込みの時は、Ａ、Ｂ、Ｃが
“Ｌ”、Ｅ、Ｆ、Ｇが“Ｈ”になる。Ｐｉｎ信号が
“Ｌ”の時はＰチャネルトランジスタ７０１はオンであ
る。このプリチャージ状態の時キャパシタＣ１、キャパ
シタＣ２、キャパシタＣ３およびキャパシタＣ４に電荷
が蓄積される。続いて、Ｐｉｎ信号が“Ｈ”に立上がる
と、キャパシタＣ１、キャパシタＣ２、キャパシタＣ３
およびキャパシタＣ４に蓄積された電荷がトランジスタ
７２１、７２２、７２３、７２４、７２５、７２６、７
２７、７２８を介して放電される。放電する電荷量は第
４回目と等しいが、放電経路中の抵抗値が８倍になって
いるため第６回の書込み時は６４Ｔ秒で放電が行われ
る。するとＦ２にはＰｉｎが立上がってから６４Ｔ秒の
パルスが出力される。

【００４６】このように、ＭＯＳ可変抵抗回路７００お
よび可変容量回路を組合わせることによりパルス幅のこ
となる出力を得ることが出来る。特に、実施例で示した
ようにＣ１：Ｃ２：Ｃ３：Ｃ４…＝１：１：２：４…と
し、放電経路の抵抗値を１：２：３：４…としていくこ
とにより倍増パルスを発生させることが出来る。例えば
Ｃ１を１ｐＦ（面積６６０μm2 、酸化膜の厚さ２５０
オングストローム）Ｃ２を１ｐＦ、Ｃ３を２ｐＦ、Ｃ４
を４ｐＦとすることにより、さらに直列に接続し抵抗素
子として用いているトランジスタ７２１〜７２８のＷ／
Ｌを５／８０にすると、Ｔの値は１μｓとなる。従っ
て、書込みパルスの幅は１μｓ、２μｓ、４μｓ、８μ
ｓ、１６μｓ、３２μｓ、６４μｓとなる。

【００４７】以上本発明の他の実施例として書込みパル
スの生成をＣＲ回路の放電によって行う例を説明した。
しかし、この書込みパルス生成回路は不揮発性半導体記
憶装置の中だけでなく、広く一般にパルス発生回路とし
て用いることが出来ることは言うまでもない。

【００４８】以上説明してきた二つの実施例の効果を示
したのが図１９である。曲線ａは一定パルスの書込み、
曲線ｂが本発明の実施例による倍増パルスによる書込み
による、書込み後のセルしきい値の分布の上限をそれぞ
れ分割回数に対して示したものである。従来例では、分
割回数を増加すればするほどセルしきい値の上限を低下
させることが出来る。本発明の実施例では分割回数が５
回を越えると書込み時間が回数毎に二倍であることによ
り、書込みやすいセルに対しては限界が見え、しきい値
の上限はあるところで飽和する。しかしながら実用的な
分割回数である１０回までの範囲内でみると、本発明に
よる実施例では従来例に対して少ない５回までの分割回
数でしきい値の上限を十分低い値におさえた書込みが可
能である。また、本実施例では過剰書込みはそれほど問
題にならない。一回、二回での書込みで書込みが不可能
なセルはもともと書込みのしにくいセルであるからであ
る。

【００４９】このように、本発明を用いると、従来例に
比べて少ない書込み回数で書込み後のセルのしきい値の
上限を十分低い値にすることができる。このことは、昇
圧時間、放電時間、ベリファイ時間までも含めた全体で
の書込み時間を短縮し、書込み速度を速くすることにつ
ながる。

【００５０】図２０はセルの度数分布を書き込みの最も
速いセルの書き込み時間をＴとして、各書き込み時間に
対し示したものである。この最速のセルの書き込み時間
Ｔは常に一定になるようプロセス条件を変化させて製造
段階で制御されるものとする。図２０からわかるよう
に、ロットあるいはウエハ内で書込みに要する時間は通
常１０倍から４０倍の範囲で変化する。また図２０の斜
線で示したように正規分布が裾を引いたような形で１０
０倍以上に分布する場合もある。

【００５１】このような形でセルの書込み時間が分布す
る場合に対応できるように、従来例に比して高速な書込
みを実現したのが第１および第２の実施例である。しか
し書き込みパルスの幅が２のｎ乗倍で増加するため、例
えば６回目のパルス幅は３２Ｔにもなる。書き込みに要
する時間に対するセルの分布が４０倍の範囲に限られる
場合、６回で書込みは終了するが、この６回目のパルス
の最後の２０Ｔは無駄な書き込み時間となり、結果的に
平均の書き込み時間を長くしてしまう。

【００５２】例えば、書き込みに要する時間に対するセ
ルの分布がほぼ４０倍の範囲に限られ、ばらつきを考慮
しても書き込み時間５０Ｔのセルが最遅であるような場
合を考えると、５回目以降を等倍とすることで、４７Ｔ
以上にばらついた場合にのみ次回の書き込みを行うこと
で平均の書き込み時間を実施例１に比較してさらに短く
できる。これは後述する実施例３において実現される。

【００５３】また、図９における曲線の傾きは書き込み
時間の増分に対するセルしきい値の変化分を表すが、こ
の値はチップ間でばらつく。この値が大きくなった場
合、本来必要とされる書込み時間以上に書込み時間が長
くなるとセルのしきい値は期待される値を越えて上昇す
る確率が高くなる。例えばｎ回目までの書き込みパルス
幅の合計が、前回までの書き込みパルス幅の合計の２倍
以上であったとする。前回の書き込みでぎりぎり判定レ
ベルを越えられなかったセルに対しては、ｎ回目の書き
込みで、本来の書き込み時間の２倍に書き込み時間を長
くしたことになる。このとき図９に示す書き込み時間の
増分に対するセルしきい値の変化が大きい場合、このよ
うなセルのしきい値は許容される上限を越えてしまう可
能性がある。このことは読みだし動作時の電源電圧に対
して動作余裕を少なくする。したがって書き込み後のセ
ルのしきい値はできる限り狭いある分布幅に収まるよう
制御する必要がある。このことは電源電圧３．３ｖのＥ
ＥＰＲＯＭにおいては特に重要である。したがって、こ
のような問題を解決するためには書き込み時間の変化を
第１または第２の実施例とは異なる変化をさせて急激な
変化を避けることが有効である。これは実施例４〜６で
実現される。

【００５４】Fig.21は以上の実施例３〜６を表にまとめ
たものである。これによれば、実施例３は５回目以降の
書き込みパルスを等倍としたもの、実施例４は初期値を
２ｔとして最初の４回と９回目以降を増分０としたもの
である。また、実施例５は初期値を２ｔとして３回目以
降を増分０としたものであり、実施例６はｎ回目の書き
込みパルス幅の合計とｎ＋１回目の書き込みパルス幅の
合計が所定の比をなすようにしたものである。以下に詳
しく説明する。

【００５５】図２２は第３の実施例の回路図、図２３は
その動作を示すタイミングチャートである。第３の実施
例は、第１の実施例において５回目以降は５回目のＦ２
をそのまま維持するようにしたものである。図２２の構
成は図１２の構成と類似しており、フリップフロップ８
０２〜８０９は図１２のフリップフロップ１３〜１７
に、論理ゲート８１０〜８２６は図１２の論理ゲート３
〜１１、ラッチ８００は図１２のラッチ２１１に、リセ
ット手段８２７〜８２９は図１２の１８〜２０にそれぞ
れ相当している。ただし、論理ゲートの組み合わせが異
なっており、特に第５〜７段目に対してはＮＡＮＤゲー
ト８１５、８１７、８１９に対する固定入力ＰＡ，Ｐ
Ｂ，ＰＣによってもラッチ８００のリセットが行われる
ようになっている。

【００５６】ＰＡが書き込み動作中常にハイレベルにな
っているとする。５回目までは各書き込み回数ごとに、
図１２に示した回数カウンタの出力をデコードした信号
ＰＮ１からＰＮ５のいずれかがハイレベルとなり、各Ｎ
ＡＮＤゲートに入力されたタイマ出力の時間で書き込み
制御信号Ｆ２を出力するフリップフロップをリセットす
る。６回以降は信号ＰＡがハイレベルであることによ
り、毎回ノード８０１がハイレベルになればフリップフ
ロップ８０１をリセットする。

【００５７】セルの書き込み時間に対する分布のしかた
によってＰＡ，ＰＢ，ＰＣのうちいずれかをハイレベ
ル、他をローレベルとすることで、５，６，７回目のう
ち何回目から等倍にするかを選択する。ＰＡ，ＰＢ，Ｐ
Ｃは、ヒューズ等を用いて設定可能にする。このように
第１の実施例と同様の回路を用いてｎ回目より等倍の書
き込みパルスを印加する書き込み制御回路を実現でき
る。

【００５８】図２４は本発明の第４の実施例を示す回路
図、図２５はその動作を示すタイミングチャートであ
る。この実施例では書き込み時間に対するセルの分布に
対応するように、１〜４回目の入力に対してフリップフ
ロップ回路９００をリセットすることにより、同じパル
ス幅が得られるようになっている。図２４の構成は図１
２の構成と類似しており、フリップフロップ９０２〜９
０８は図１２のフリップフロップ１３〜１７に、論理ゲ
ート９１１〜９２８は図１２の論理ゲート３〜１１に、
ラッチ９００は図１２のラッチ２１１に、リセット手段
９３１〜９３２は図１２の１８〜２０にそれぞれ相当し
ている。ただし、論理ゲートの組み合わせが異なってお
り、３入力のＮＡＮＤゲート９１５〜９１９には信号Ｐ
Ａが、３入力のＮＡＮＤゲート９２０〜９２２には信号
ＰＢが与えられてこれらによってラッチ９００のリセッ
ト方法を選択するようになっている。

【００５９】第５の実施例におけるタイミングチャート
は図２６のようになる。

【００６０】図２７はセルの度数分布を書込みの最も速
いセルの書き込み時間をＴとして各書き込み時間に対し
示したものである。この最速のセルの書き込み時間Ｔは
常に一定になるようプロセス条件を変化させて製造段階
で制御されるものとする。図２７に示したように、この
場合は正規分布より離れた所に存在するセルはなく、ほ
ぼ４０倍の範囲に分布する分布Ａと分布Ｂの２つの代表
的な場合が示してある。

【００６１】この分布に対して実施例１あるいは実施例
３の書き込み方法を適用した場合を考える。分布Ａに対
しては４回の書き込みで全てのセルを書き込むことがで
きる。しかしｎ回目までの書込みパルス幅の合計とｎ＋
１回目までのパルス幅の合計の比が３から２までの値で
ある。これにより図９の傾きが大きくなった場合分布Ａ
の中心である４Ｔから７Ｔの範囲で、過剰に書き込むセ
ルの割合は非常に大きくなる。

【００６２】また等倍パルスによる書き込みでは、書き
込み後のセルのしきい値は狭い範囲に分布させることが
できるが、書き込みの遅いセルに対しても一定のパルス
幅で書き込むため書き込み回数が増加し書き込み時間が
長くなるという欠点があった。分布Ｂに対しても同様の
ことが言える。

【００６３】これに対し実施例４は、図２７の曲線Ａに
示したようにセルの分布の中心が１０Ｔまでの範囲にあ
る場合に対しては４回目までそれぞれパルス幅の等しい
書込みパルスを印加することによって、ｎ回目までの書
込みパルス幅の合計とｎ＋１回目までのパルス幅の合計
の比を２以下にし、過剰な書込みをなくすようにしたも
のである。分布Ｂのようにセルの分布の中心が１０Ｔよ
り大きい場合には、実施例５のように４回目以降の書き
込みパルスを等倍とすることにより、過剰に書き込まれ
るセルの割合を少なくした書き込みが可能となる。この
場合１回目の書き込みパルスと２回目までの書き込みパ
ルスの和の比は３となるが、分布Ｂではこの付近に存在
するセルの数は数個程度であり、過剰に書き込まれるセ
ルは確率的に存在しないと考えてよい。

【００６４】書き込み時間に対するセルの分布の仕方に
よって、第４および第５の実施例による書き込み方法を
ヒューズ設定等により切り換える。図２７の分布Ａのよ
うな場合はＰＡをハイレベル、ＰＢをローレベルとす
る。これにより４回目の書き込みまではＰＮ１，ＰＮ
２，ＰＮ３，ＰＮ４のいずれかがハイレベルとなるの
で、タイマー出力Ｔ２がハイレベルとなることでフリッ
プフロップ９０２をリセットし、時間２Ｔの書込みパル
スとなる。５回目以降は第１の実施例と同様２のｎ乗倍
で回数毎に増加する書き込みパルスとなる。図２７の分
布Ｂのような場合はＰＢをハイレベル、ＰＡをローレベ
ルとすることにより１、２回目まではそれぞれ２Ｔ，４
Ｔの長さの書き込みパルスとし、３回目以降は８Ｔの長
さの一定のパルス幅とすることができる。

【００６５】第１ないし第３の実施例では、ｎ回目まで
の書込みパルス幅の合計とｎ＋１回目までのパルス幅の
合計の比ｋが２以上であることにより、図９に示されて
いる傾きすなわち、書き込み時間の増分に対するセルし
きい値の変化分が大きな値となった場合、書き込み後の
セルのしきい値が目標値を超えてしまう場合が考えられ
る。

【００６６】これに対し、第４および第５の実施例では
書き込み回数のうちの何回かを等倍パルスにすること
で、ｎ回目までの書込みパルス幅の合計とｎ＋１回目ま
でのパルス幅の合計の比ｋを２以下とした。

【００６７】第６の実施例はｎ回目までの書込みパルス
幅の累計とｎ＋１回目までのパルス幅の累計の比ｋを２
以下の一定値としたことを特徴とするものである。例え
ば実施例１の回路で１回目、２回目を等倍とし３回目以
降を２のｎ乗倍とすれば、ｎ回目までの書き込みパルス
幅の累計とｎ＋１回目までの書き込みパルス幅の累計の
比ｋを常に２とした回路が実現できる。図２８および図
２９は第６の実施例の回路図およびタイミングチャート
を示す。この実施例においてはｎ回目までの書込みパル
ス幅の合計とｎ＋１回目までのパルス幅の合計の比を
１．５とした場合である。ここではＴ０の周期を最速の
セルの書き込み時間Ｔの１／４にする必要がある。タイ
マー出力Ｔ１からＴ７を図２８のように書き込み回数カ
ウンタの出力ＰＮ１からＰＮ１０によって選択すること
によりｎ回目までの書き込みパルス幅の累計とｎ＋１回
目までの書き込みパルス幅の累計の比ｋを１．５にする
ことができる。本実施例では、従来例の等倍パルスによ
る書き込みと比較して、合計の書き込み時間を増加させ
ることなく、書き込み後のセルのしきい値の分布をさら
に狭い範囲に収めることができる。

【００６８】書き込み後のセルのしきい値の分布の上限
と、累計の書き込み時間とのトレードオフにより、２以
下の数種類のｋの値から最適値を選択できるように、ヒ
ューズ設定等を用いた回路構成も可能である。

【００６９】以上、実施例をＮＡＮＤ型ＥＥＰＲＯＭの
書込み動作について説明したが、消去動作についても適
用可能であることは言うまでもない。また、書込み後の
セルのしきい値分布をさらに狭い範囲に制御しなければ
ならない電源電圧３ＶのＮＡＮＤ型ＥＥＰＲＯＭに対し
て特に有効である。また、ＮＯＲ型ＥＥＰＲＯＭのうち
セルトランジタのチャネル部分のトンネル現象を利用し
消去を行うものについても適用可能である。このよう
に、トンネル電流による書込み、消去を行うデバイスに
関して本発明を適用すれば、書込み、消去後のしきい値
の分布を狭い範囲に制御することが出来る。

【００７０】また、本明細書で用いた実施例では書込み
パルスが倍増パルスすなわち１：２：４：８：１６：３
２…とパルス幅が２のｎ乗で増加する例を示したこれ
は、ＥＴＯＸ型メモリセルのしきい値のシフトが書込み
時間の対数に比例するという書込み特性があるからであ
る。しかし、１：２：３：４：５…と一次関数的に増加
する増大パルスを用いても本発明の効果はあり、発明の
主旨を逸脱しない範囲内で増大パルスの増大の仕方は様
々に変更可能であることは言うまでもない。

【００７１】また、前述したように、第２の実施例の書
込みパルス発生回路は不揮発性半導体記憶装置の内部の
回路に限られること無く、広く一般に用いられることが
出来る。

【００７２】

【発明の効果】本発明によれば、書き込みをベリファイ
により確認し、正常な書き込みが行われない限り書き込
みを繰り返す不揮発性半導体記憶装置において、繰り返
しシーケンス中に今回の書き込み時間よりも次回の書き
込み時間を長くする手段を設けて、確実な書き込みまで
早く到達を早めているので、書込み時間の短い不揮発性
半導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】本発明が適用される半導体記憶装置の構成を表
す平面図。

【図２】本発明が適用される半導体記憶装置の構成を表
す回路図。

【図３】記憶データによるしきい値分布を表すグラフ。

【図４】本発明におけるデータ書き込みの様子を説明す
る回路図。

【図５】データ”０”を書き込む様子を示す素子断面
図。

【図６】データ”１”を書き込む様子を示す素子断面
図。

【図７】本発明における消去の様子を説明する回路図。

【図８】本発明における消去の様子を示す素子断面図。

【図９】書き込み特性を表すグラフ。

【図１０】ビットベリファイの説明図。

【図１１】本発明にかかる半導体記憶装置の第１の実施
例を表すブロック図。

【図１２】本発明は図１１の一部の詳細構成を表す回路
図。

【図１３】本発明の図１１の変形例を示す回路図。

【図１４】本発明の第１の実施例の動作を表すタイミン
グチャート。

【図１５】本発明の第１の実施例における動作を示すフ
ローチャート。

【図１６】本発明の第２の実施例を表す回路図。

【図１７】図１６におけるデコーダの論理値表。

【図１８】図１７のデコーダの論理値表を実現するゲー
ト構成を示す回路図。

【図１９】本発明の効果を示すグラフ。

【図２０】書き込みに必要な時間の分布を示すグラフ。

【図２１】各実施例における書き込みパルスの一覧表。

【図２２】本発明の第３の実施例を表す回路図。

【図２３】発明の第３の実施例の動作を表すタイミング
チャート。

【図２４】本発明の第４の実施例を表す回路図。

【図２５】本発明の第４の実施例の動作を表すタイミン
グチャート。

【図２６】本発明の第５の実施例の動作を表すタイミン
グチャート。

【図２７】書き込みに必要な時間の分布を示すグラフ。

【図２８】本発明の第６の実施例を表す回路図。

【図２９】本発明の第６の実施例の動作を表すタイミン
グチャート。

【符号の説明】

１００オシレータ１０１タイマ１０２書き込み回数カウント部１０３書き込み回数デコード部２００コマンド入力回路２０１昇圧回路２０３書き込み制御回路２０５書き込み時間制御回路２０７リカバリ・ベリファイ回路２０９書き込み回数カウント回路２１０パスフェイル判定回路４０３昇圧回路４０４昇圧タイマ４１５リカバリ回路４１７ベリファイ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者加藤秀雄神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (72)発明者徳重芳神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】書き込みパルスにより不揮発性メモリセル
にデータの書込みを行う書込み手段と、書込んだ前記メモリセルの内容を読出す読出し手段と、書込みの都度前記読出し手段により読出しを行い、確実
に書込みが行われていることを確認するベリファイ動作
を行うベリファイ手段とを備え、前記書き込み手段は、書き込み時間を変化させることが
できるものであり、前記ベリファイ手段で正常な書き込
みが行われていることが確認されない限り書き込みを繰
り返す一連のシーケンス中の少なくとも一部に今回の書
込み時間より次回の書込み時間が長く設定されたことを
特徴とする不揮発性半導体記憶装置。
【請求項２】請求項１に記載の不揮発性半導体記憶装置
において、書込み時間が書き込み回数ごとに初期値から常に一定倍
率で増加するように設定されたとを特徴とする不揮発性
半導体記憶装置。
【請求項３】請求項１の不揮発性半導体記憶装置におい
て、書き込み時間が初期の数回は書き込み回数ごとに一定倍
率で増加し、その後は一定の書き込み時間に設定される
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】請求項１の不揮発性半導体記憶装置におい
て、書き込み時間が初期の数回は一定で、その後の数回は書
き込み回数ごとに一定倍率で増加し、さらにその後は一
定の書き込み時間に設定されることを特徴とする不揮発
性半導体記憶装置。
【請求項５】請求項１の不揮発性半導体記憶装置におい
て、書き込み時間が一定の差で増加するように設定されるこ
とを特徴とする不揮発性半導体記憶装置。
【請求項６】請求項１の不揮発性半導体記憶装置におい
て、書き込み時間の累計が回数ごとに一定の比をなすように
書き込み時間設定されることを特徴とする不揮発性半導
体記憶装置。
【請求項７】請求項１の不揮発性半導体記憶装置におい
て、書き込み回数に応じて変化させた書き込み時間を前記書
き込み手段に与える書込みパルス制御回路をさらに備え
たことを特徴とする不揮発性半導体記憶装置。
【請求項８】請求項７の不揮発性半導体記憶装置におい
て、書き込みパルス制御回路が、所定周波数のパルスを発生させるパルス発生器と、このパルス発生器により発生されたパルスの計数を書き
込み回数に応じて設定し、計数満了により書き込み終了
信号を発生する計数手段とを備えたことを特徴とする不
揮発性半導体記憶装置。
【請求項９】請求項７の不揮発性半導体記憶装置におい
て、前記書込みパルス制御回路が、容量の異なる複数のキャパシタと、これらのキャパシタ
に蓄積された電荷を放電する電気抵抗のある放電経路
と、前記書込み動作の回数に応じて前記放電経路に接続する
キャパシタを選択する選択手段とを備えたことを特徴と
する不揮発性半導体記憶装置。
【請求項１０】請求項７の不揮発性半導体記憶装置にお
いて、前記書込みパルス制御回路が、キャパシタと、このキャパシタに蓄積された電荷を放電する電気抵抗の
異なる複数の放電経路と、前記書込み動作の回数に応じて前記キャパシタに接続す
る放電経路を選択する選択手段とを備えたことを特徴と
する不揮発性半導体記憶装置。