JPH02146190A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH02146190A JPH02146190A JP63241901A JP24190188A JPH02146190A JP H02146190 A JPH02146190 A JP H02146190A JP 63241901 A JP63241901 A JP 63241901A JP 24190188 A JP24190188 A JP 24190188A JP H02146190 A JPH02146190 A JP H02146190A
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Landscapes
- Non-Volatile Memory (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電気的に書き換え可能な不揮発性半導体記憶装
置に関し、特にその情報の書き換えの回路に関する。
置に関し、特にその情報の書き換えの回路に関する。
［従来の技術］
電気的に書き換え可能な不揮発性半導体記憶装置（以下
、ＥＥＰＲＯＭ）はこれまで各種の構造が考えられてい
るが、最も一般的でかつ信頼性が高いものは薄い絶縁膜
中のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル電流を
利用し浮遊ゲート電極中に電荷を注入・蓄積する型のも
のである（参考： Ｆｒｏｈｍａｎ−Ｂｅｎｔｃｈｋｏ
ｗｓｋｙｅｔ、ａｌ、 ＵＳ Ｐａｔｅｎｔ
Ｎｏ、４２０３１５８”Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｐｒ。
、ＥＥＰＲＯＭ）はこれまで各種の構造が考えられてい
るが、最も一般的でかつ信頼性が高いものは薄い絶縁膜
中のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル電流を
利用し浮遊ゲート電極中に電荷を注入・蓄積する型のも
のである（参考： Ｆｒｏｈｍａｎ−Ｂｅｎｔｃｈｋｏ
ｗｓｋｙｅｔ、ａｌ、 ＵＳ Ｐａｔｅｎｔ
Ｎｏ、４２０３１５８”Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｐｒ。
ｇｒａｍｍａｂｌｅ ａｎｄ ＥｒａｓａｂｌｅＭ
ＯＳ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍ。
ＯＳ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍ。
ｒｙ Ｄｅｖｉｃｅ Ｅｍｐｌｏｙｉｎｇ Ｔｕ
ｎｎｅｌｉｎｇ ａｎｄ Ｍｅｔｈｏｄ ｏｆＦ
ａｂｌｉｃａｔｉｎｇ Ｓａｍｅ”）。
ｎｎｅｌｉｎｇ ａｎｄ Ｍｅｔｈｏｄ ｏｆＦ
ａｂｌｉｃａｔｉｎｇ Ｓａｍｅ”）。
このＥＥＰＲＯＭでは、書き込み・消去に高電圧を用い
、浮遊ゲートとドレインとの間に電荷の移動を生じさせ
ているが、このためにトンネル電流が流れる薄い絶縁膜
は書き込み・消去の繰り返しとともに劣化しついには絶
縁破壊に到る。このトンネル絶縁膜の劣化は膜中を通過
した電荷の量に関係するため、書き込みレベル及び消去
レベルは各種マージンを見込んだ上必要以上に深くなら
ないように設計されている。また、このＥＥＦＲＯＭの
書き込み・消去に要する高電圧は一般に昇圧回路を用い
てＩＣ内部で発生されている（参考：ＡｎｉｌＧｕｐｔ
ａ ｅｔ、ａｌ、”Ａ５Ｖ−ｏｎｌｙ １８ｋ
ＥＥＰＲＯＭ Ｕｔｉｌｉｚｉｎｇ ０ｘｙｎｉ
ｔｒｊｄｅ Ｄｉｅｌｅｃｔｒｉｃｓａｎｄ ＥＰ
ＲＯＭ ＲｅｄｕｎｃｆａｎＣｙ”： ｌ５ＳＣＣ
’ ８２）。この場合、プログラムパルスはチャージポ
ンプ回路で昇圧し、ジャンクション耐圧などでクランプ
した出力電圧を内部タイマーでパルス整形して作るのが
一般的であり、内部タイマーは通常発振回路と分周回路
とで構成されている。発振回路は奇数段インバータの閉
ループ接続すなわちリングオシレータで構成され、その
周波数を調整するためにインバータの出力を抵抗と容量
による積分回路で遅延させて次段インバータの入力とし
ていた。
、浮遊ゲートとドレインとの間に電荷の移動を生じさせ
ているが、このためにトンネル電流が流れる薄い絶縁膜
は書き込み・消去の繰り返しとともに劣化しついには絶
縁破壊に到る。このトンネル絶縁膜の劣化は膜中を通過
した電荷の量に関係するため、書き込みレベル及び消去
レベルは各種マージンを見込んだ上必要以上に深くなら
ないように設計されている。また、このＥＥＦＲＯＭの
書き込み・消去に要する高電圧は一般に昇圧回路を用い
てＩＣ内部で発生されている（参考：ＡｎｉｌＧｕｐｔ
ａ ｅｔ、ａｌ、”Ａ５Ｖ−ｏｎｌｙ １８ｋ
ＥＥＰＲＯＭ Ｕｔｉｌｉｚｉｎｇ ０ｘｙｎｉ
ｔｒｊｄｅ Ｄｉｅｌｅｃｔｒｉｃｓａｎｄ ＥＰ
ＲＯＭ ＲｅｄｕｎｃｆａｎＣｙ”： ｌ５ＳＣＣ
’ ８２）。この場合、プログラムパルスはチャージポ
ンプ回路で昇圧し、ジャンクション耐圧などでクランプ
した出力電圧を内部タイマーでパルス整形して作るのが
一般的であり、内部タイマーは通常発振回路と分周回路
とで構成されている。発振回路は奇数段インバータの閉
ループ接続すなわちリングオシレータで構成され、その
周波数を調整するためにインバータの出力を抵抗と容量
による積分回路で遅延させて次段インバータの入力とし
ていた。
［発明が解決しようとする問題点コ
従来のＥＥＦＲＯＭではＬＳＩ製造上のばらつきにより
上述した各回路の特性が変動するため、それぞれにマー
ジンを見込んだ設計をする必要があり、この結果メモリ
・トランジスタの書込レベル・消去レベルは読み出しレ
ベルに比べて十分に深く設定する必要があった。変動要
因の主なものを以下に示す。
上述した各回路の特性が変動するため、それぞれにマー
ジンを見込んだ設計をする必要があり、この結果メモリ
・トランジスタの書込レベル・消去レベルは読み出しレ
ベルに比べて十分に深く設定する必要があった。変動要
因の主なものを以下に示す。
（１）メモリトランジスタ特性のばらつき：書込み・消
去に用いられるトンネル電流は絶縁膜の膜厚に大きく依
存しており、このトンネル絶縁膜の膜厚のばらつきによ
りメモリトランジスタの書き込み・消去スピードが変動
する。メモリトランジスタの制御ゲート−浮遊ゲート−
基板間の容量比のばらつきによってもスピードは変動す
る。
去に用いられるトンネル電流は絶縁膜の膜厚に大きく依
存しており、このトンネル絶縁膜の膜厚のばらつきによ
りメモリトランジスタの書き込み・消去スピードが変動
する。メモリトランジスタの制御ゲート−浮遊ゲート−
基板間の容量比のばらつきによってもスピードは変動す
る。
（２）プログラム電圧のばらつき：チャージポンプ回路
の出力電圧はジャンクション耐圧、ブレークダウン電圧
、寄生トランジスタの闇値電圧等てクランプするが、い
ずれの電圧値にも必ず製造上のばらつきが生じる。
の出力電圧はジャンクション耐圧、ブレークダウン電圧
、寄生トランジスタの闇値電圧等てクランプするが、い
ずれの電圧値にも必ず製造上のばらつきが生じる。
（３）プログラムパルス幅のばらつき：前述の通り、プ
ログラムパルスのパルス幅は内部タイマーによって決定
されるのが一般的であるが、このタイマーの発振器の発
振周波数は抵抗や容量などの特性のばらつきによって変
動し、これに伴ってプログラム・パルス幅も変動する。
ログラムパルスのパルス幅は内部タイマーによって決定
されるのが一般的であるが、このタイマーの発振器の発
振周波数は抵抗や容量などの特性のばらつきによって変
動し、これに伴ってプログラム・パルス幅も変動する。
（４）メモリトランジスタの書き込み・消去の繰返しに
よるシフト量の変動：メモリトランジスタの書き込み・
消去を一定のプログラムパルスで繰返すと、トンネル絶
縁膜中にトラップが発生して書き込み・消去レベルが変
動する。特に繰返し回数が１０５〜１０６回に達すると
この影響は顕著になり、書き込み・消去スピードは劣化
する。
よるシフト量の変動：メモリトランジスタの書き込み・
消去を一定のプログラムパルスで繰返すと、トンネル絶
縁膜中にトラップが発生して書き込み・消去レベルが変
動する。特に繰返し回数が１０５〜１０６回に達すると
この影響は顕著になり、書き込み・消去スピードは劣化
する。
ＥＥＰＲＯＭのメモリトランジスタの書き込み・消去特
性の例を第６図に示すが、上に述べた（１）、 （２
）、 （４ンの場合はこの特性自体が変動し、また上
述の（３）の場合には横軸（プログラム時間）が変動し
、いずれの場合も書き込みレベル・消去レベルと読み出
しレベルとのマージンがばらつくことになる。従ってデ
バイス設計に際しては、これらのばらつきのワーストの
場合でも動作可能なようにメモリトランジスタの特性あ
るいはプログラムパルス幅の設定を行わなければならな
かった。この結果出来上がったデバイスではメモリトラ
ンジスタの書き込み・消去レベルは常に適性値にはなり
得す、多くの場合には必要以上に深いレベルまでがシフ
トし、このときの過大な電荷の移動によりトンネル絶縁
膜の寿命（メモリトランジスタの書換え寿命）を短くし
てしまうという欠点があった。
性の例を第６図に示すが、上に述べた（１）、 （２
）、 （４ンの場合はこの特性自体が変動し、また上
述の（３）の場合には横軸（プログラム時間）が変動し
、いずれの場合も書き込みレベル・消去レベルと読み出
しレベルとのマージンがばらつくことになる。従ってデ
バイス設計に際しては、これらのばらつきのワーストの
場合でも動作可能なようにメモリトランジスタの特性あ
るいはプログラムパルス幅の設定を行わなければならな
かった。この結果出来上がったデバイスではメモリトラ
ンジスタの書き込み・消去レベルは常に適性値にはなり
得す、多くの場合には必要以上に深いレベルまでがシフ
トし、このときの過大な電荷の移動によりトンネル絶縁
膜の寿命（メモリトランジスタの書換え寿命）を短くし
てしまうという欠点があった。
［発明の従来技術に対する相違点コ
これに対し、本発明ではプログラムパルス幅を決定する
発振回路内部にプログラム機能を有し、これによって各
デバイスに最適なパルス幅を設定することができ、さら
に、このプログラム機能を再プログラム可能にすること
によりメモリトランジスタの特性変動にも合わせて常に
最適なパルス幅を設定することができるという相違点を
有する。
発振回路内部にプログラム機能を有し、これによって各
デバイスに最適なパルス幅を設定することができ、さら
に、このプログラム機能を再プログラム可能にすること
によりメモリトランジスタの特性変動にも合わせて常に
最適なパルス幅を設定することができるという相違点を
有する。
ｃ問題点を解決するための手段］
本発明の不揮発性半導体記憶装置は、書き込み消去のた
めの高電圧発生用昇圧回路と、プログラミング・パルス
幅設定のための内部発振回路とを有し、単一電源動作を
可能にした不揮発性半導体記憶装置において、 前記内部発振回路が電気的に書換え可能な不揮発性記憶
素子および該不揮発性記憶素子の書き込み・消去回路を
有し、その不揮発性記憶素子の情報により発振周波数を
変更することを特徴とする。
めの高電圧発生用昇圧回路と、プログラミング・パルス
幅設定のための内部発振回路とを有し、単一電源動作を
可能にした不揮発性半導体記憶装置において、 前記内部発振回路が電気的に書換え可能な不揮発性記憶
素子および該不揮発性記憶素子の書き込み・消去回路を
有し、その不揮発性記憶素子の情報により発振周波数を
変更することを特徴とする。
前記の本発明において好ましい態様は、前記内部発振回
路は、発振周波数を決定する抵抗と容量で構成された積
分回路の前記抵抗が複数の抵抗素子の直列接続で構成さ
れ、各抵抗素子のうち一つを除き両端がトランスファー
ゲートの両端に接続され、前記トランスファーゲートが
電気的に書換え可能な不揮発性記憶素子の情報に応じ導
通・非導通を決定する抵抗値制御回路に接続されている
ことを特徴とするものである。
路は、発振周波数を決定する抵抗と容量で構成された積
分回路の前記抵抗が複数の抵抗素子の直列接続で構成さ
れ、各抵抗素子のうち一つを除き両端がトランスファー
ゲートの両端に接続され、前記トランスファーゲートが
電気的に書換え可能な不揮発性記憶素子の情報に応じ導
通・非導通を決定する抵抗値制御回路に接続されている
ことを特徴とするものである。
また、前記の本発明において他の好ましい態様は、前記
内部発振回路は、発振周波数を決定する抵抗と容量で構
成された積分回路の前記容量が複数の容量素子の並列接
続で構成され、前記容量素子がトランスファーゲートを
介して両端を共通接続され、前記トランスファーゲート
が電気的に書換え可能な不揮発性記憶素子の情報に応じ
導通、非導通を決定する容量値制御回路に接続されてい
ることを特徴とするものである。
内部発振回路は、発振周波数を決定する抵抗と容量で構
成された積分回路の前記容量が複数の容量素子の並列接
続で構成され、前記容量素子がトランスファーゲートを
介して両端を共通接続され、前記トランスファーゲート
が電気的に書換え可能な不揮発性記憶素子の情報に応じ
導通、非導通を決定する容量値制御回路に接続されてい
ることを特徴とするものである。
また、前記の本発明において更に他の好ましい態様は、
前記内部発振回路は発振周波数を決定する抵抗と容量で
構成された積分回路の前記抵抗が複数の抵抗素子の並列
接続で構成され、前記抵抗素子が一つを除きトランスフ
ァーゲートを介して両端を共通接続され、前記トランス
ファーゲートが電気的に書換え可能な不揮発性記憶素子
の情報に応じ導通・非導通を決定する抵抗値制御回路に
接続されていることを特徴とするものである。
前記内部発振回路は発振周波数を決定する抵抗と容量で
構成された積分回路の前記抵抗が複数の抵抗素子の並列
接続で構成され、前記抵抗素子が一つを除きトランスフ
ァーゲートを介して両端を共通接続され、前記トランス
ファーゲートが電気的に書換え可能な不揮発性記憶素子
の情報に応じ導通・非導通を決定する抵抗値制御回路に
接続されていることを特徴とするものである。
［実施例コ
第１図は本発明による不揮発性半導体記憶装置の第１実
施例に含まれるプログラムパルス発生用内部タイマーの
発振回路内の積分回路を示す回路図である。抵抗ＲＯ，
ｒｌ、ｒ２．ｒ３．ｒ４は直列接続されており、そのシ
リーズ抵抗の一端はＲＯから他端はｒ４から取り出され
る。インバータＩＮＶＩの出力は抵抗ＲＯの一端に接続
され、抵抗ｒ４の終端は次段インバータＩＮＶ２の入力
に接続されると共に容ｔｃｏの正極側に接続され、容量
ＣＯの負極側は接地されている。抵抗ｒｌ。
施例に含まれるプログラムパルス発生用内部タイマーの
発振回路内の積分回路を示す回路図である。抵抗ＲＯ，
ｒｌ、ｒ２．ｒ３．ｒ４は直列接続されており、そのシ
リーズ抵抗の一端はＲＯから他端はｒ４から取り出され
る。インバータＩＮＶＩの出力は抵抗ＲＯの一端に接続
され、抵抗ｒ４の終端は次段インバータＩＮＶ２の入力
に接続されると共に容ｔｃｏの正極側に接続され、容量
ＣＯの負極側は接地されている。抵抗ｒｌ。
ｒ２．ｒ３．ｒ４の両端はそれぞれトランスファーゲー
トＴＲ３Ｉ、ＴＲ５２，ＴＲ５３，ＴＲ５４の両端に接
続されている。トランスファーゲートは本実施例ではＣ
ＭＯ３で構成され、各トランスファーゲートのＮチャン
ネル型トランジスタ、Ｐチャンネル型トランジスタのゲ
ート信号はそれぞれＳ １． ”７． Ｓ ２． ’
１１． Ｓ ３． 丁■、 Ｓ ４゜Ｋ■であり、
初期状態がＳ １＝Ｓ２＝Ｓ３＝Ｓ４＝Ｈ，ダＴ＝丁）
＝丁ゴ＝°ダＴ＝Ｌのとき抵抗ｒ］、ｒ２．ｒ３．ｒ４
は積分回路から切り離されており積分回路の時定数はτ
＝Ｃ０−ＲＯである。
トＴＲ３Ｉ、ＴＲ５２，ＴＲ５３，ＴＲ５４の両端に接
続されている。トランスファーゲートは本実施例ではＣ
ＭＯ３で構成され、各トランスファーゲートのＮチャン
ネル型トランジスタ、Ｐチャンネル型トランジスタのゲ
ート信号はそれぞれＳ １． ”７． Ｓ ２． ’
１１． Ｓ ３． 丁■、 Ｓ ４゜Ｋ■であり、
初期状態がＳ １＝Ｓ２＝Ｓ３＝Ｓ４＝Ｈ，ダＴ＝丁）
＝丁ゴ＝°ダＴ＝Ｌのとき抵抗ｒ］、ｒ２．ｒ３．ｒ４
は積分回路から切り離されており積分回路の時定数はτ
＝Ｃ０−ＲＯである。
Ｓｉ （ｉ＝１〜４）と時定数の関係を表１に示す。
表１
第４図は本発明による発振回路の第１実施例の構成を示
す回路図である。インバータＩＮＶＩ。
す回路図である。インバータＩＮＶＩ。
ＩＮＶ２．ＩＮＶ３はそれぞれ積分回路ＣＲに接続し、
ＣＲ（７）出力がそれぞれＩＮＶ２．ＩＮＶ３゜ＩＮＶ
Ｉの入力になるリングオシレータを構成している。ＩＮ
Ｖｌの人力はＩＮＶ４の人力にもなりクロック信号ＣＬ
Ｋを出力する。積分回路ＣＲは上述の第１図で構成さ
れ、トランスファー制御信号Ｓ１．°夕１． Ｓ２．
丁フ、Ｓ３２丁ゴ、Ｓ４゜丁τが全ＣＲに入力される。
ＣＲ（７）出力がそれぞれＩＮＶ２．ＩＮＶ３゜ＩＮＶ
Ｉの入力になるリングオシレータを構成している。ＩＮ
Ｖｌの人力はＩＮＶ４の人力にもなりクロック信号ＣＬ
Ｋを出力する。積分回路ＣＲは上述の第１図で構成さ
れ、トランスファー制御信号Ｓ１．°夕１． Ｓ２．
丁フ、Ｓ３２丁ゴ、Ｓ４゜丁τが全ＣＲに入力される。
第５図は本発明の第１実施例の時定数制御信号発生回路
を示すブロック図である。４ビツトの電気的に誉換え可
能な不揮発性メモリセルのソースＳは共通に７８回路に
接続され、ゲートＧは共通にワード線駆動回路に接続さ
れ、各々のデジット線ＤＩ、Ｄ２．Ｄ３．Ｄ４はセンス
アンプ１〜４の入力となる。センスアンプ１〜４の出力
はトランスファー制御信号Ｓｌ、Ｓ２．Ｓ３．Ｓ４にな
る。通常動作時はセンスアンプのアクティブ信号ＶτＭ
はＨであり常にデータを出力している。メモリセルへの
データの書換えは次のように行われる。まず、データの
消去は書き込み回路１〜４が信号ＰＧＭがＨになること
でアクティブ状態になり、メモリセルのドレインを接地
電位とし、ワード線駆動回路からメモリセルのゲートに
消去電圧を印加することによって実現する。次に、デー
タの書き込みはデータバスからの信号ｄｉ、ｄ２゜ｄ３
．ｄ４を入力とする書き込み回路１〜４からメモリセル
のドレインにｄｉ、 ｄ２． ｄ３． ｄ４に応
じた書き込み電圧を印加することにより実現する。
を示すブロック図である。４ビツトの電気的に誉換え可
能な不揮発性メモリセルのソースＳは共通に７８回路に
接続され、ゲートＧは共通にワード線駆動回路に接続さ
れ、各々のデジット線ＤＩ、Ｄ２．Ｄ３．Ｄ４はセンス
アンプ１〜４の入力となる。センスアンプ１〜４の出力
はトランスファー制御信号Ｓｌ、Ｓ２．Ｓ３．Ｓ４にな
る。通常動作時はセンスアンプのアクティブ信号ＶτＭ
はＨであり常にデータを出力している。メモリセルへの
データの書換えは次のように行われる。まず、データの
消去は書き込み回路１〜４が信号ＰＧＭがＨになること
でアクティブ状態になり、メモリセルのドレインを接地
電位とし、ワード線駆動回路からメモリセルのゲートに
消去電圧を印加することによって実現する。次に、デー
タの書き込みはデータバスからの信号ｄｉ、ｄ２゜ｄ３
．ｄ４を入力とする書き込み回路１〜４からメモリセル
のドレインにｄｉ、 ｄ２． ｄ３． ｄ４に応
じた書き込み電圧を印加することにより実現する。
第２図は本発明の第２実施例に含まれる不揮発性半導体
記憶装置のプログラムパルス発生用内部タイマーの発振
回路内の積分回路を示す回路図である。抵抗ＲＯの一端
はインバータＩＮＶＩの出力に接続され、他端は次段の
インバータＩ ＮＶ２の入力に接続されると共に容量Ｃ
Ｏの正極側に接続され、容量ＣＯの負極側は接地されて
いる。インバータＩＮＶ２の入力はさらにトランスファ
ーゲートＴＲ５ｉ （ｉ＝１〜４）の一端に接続されて
いる。トランスファーゲートＴＲ３ｉ （ｉ＝１〜４）
の他端は容量ｃｉ（ｉ＝１〜４）の一端に接続され、容
量ｃｉの他端は接地されている。トランスファー制御信
号と時定数の関係を表２に示す。
記憶装置のプログラムパルス発生用内部タイマーの発振
回路内の積分回路を示す回路図である。抵抗ＲＯの一端
はインバータＩＮＶＩの出力に接続され、他端は次段の
インバータＩ ＮＶ２の入力に接続されると共に容量Ｃ
Ｏの正極側に接続され、容量ＣＯの負極側は接地されて
いる。インバータＩＮＶ２の入力はさらにトランスファ
ーゲートＴＲ５ｉ （ｉ＝１〜４）の一端に接続されて
いる。トランスファーゲートＴＲ３ｉ （ｉ＝１〜４）
の他端は容量ｃｉ（ｉ＝１〜４）の一端に接続され、容
量ｃｉの他端は接地されている。トランスファー制御信
号と時定数の関係を表２に示す。
（以下、余白）
表２
この実施例の積分回路を第４図の発振回路のＣＲに用い
第５図の時定数制御信号発生回路を接続することにより
ＥＥＰＲＯＭのプログラムパルス幅を可変にすることが
できる。本実施例ではＩＮＶｌの出力がＲＯが駆動する
だけなので寄生容量が少なくシミュレーションとの良い
一致が得られ、また駆動負荷が少ないので消費電流が減
少するという利点がある。
第５図の時定数制御信号発生回路を接続することにより
ＥＥＰＲＯＭのプログラムパルス幅を可変にすることが
できる。本実施例ではＩＮＶｌの出力がＲＯが駆動する
だけなので寄生容量が少なくシミュレーションとの良い
一致が得られ、また駆動負荷が少ないので消費電流が減
少するという利点がある。
第３図は本発明の第３実施例を示す回路図であり、第２
図と同様に積分回路の一部分を示す。抵抗ＲＯの一端は
インバータＩＮＶＩの出力に接続され、他端は次段のイ
ンバータＩ ＮＶ２の人力に接続されると共に容量ＣＯ
の正極側に接続され、容ｆｆ１ｃＯの負極側は接地され
ている。インバータＩＮＶＩの出力はさらにトランスフ
ァーゲートＴＲ３ｉ（ｉ＝１〜４）の一端に接続され、
ＴＲ３ｉの他端は抵抗ｒｉ（ｉ＝１〜４）の一端に接続
され、ｒｉの他端はインバータＩＮＶ２の入力に接続さ
れている。トランスファー制御信号と時定数の関係を表
３に示す。
図と同様に積分回路の一部分を示す。抵抗ＲＯの一端は
インバータＩＮＶＩの出力に接続され、他端は次段のイ
ンバータＩ ＮＶ２の人力に接続されると共に容量ＣＯ
の正極側に接続され、容ｆｆ１ｃＯの負極側は接地され
ている。インバータＩＮＶＩの出力はさらにトランスフ
ァーゲートＴＲ３ｉ（ｉ＝１〜４）の一端に接続され、
ＴＲ３ｉの他端は抵抗ｒｉ（ｉ＝１〜４）の一端に接続
され、ｒｉの他端はインバータＩＮＶ２の入力に接続さ
れている。トランスファー制御信号と時定数の関係を表
３に示す。
表３
この実施例の積分回路を第４図の発振回路のＣＲに用い
ることは前記第１．第２実施例と同様である。
ることは前記第１．第２実施例と同様である。
［発明の効果］
以上説明したように本発明はＥＥＰＲＯＭのプログラミ
ング用高電圧パルス発生回路の発振回路において、発振
周波数を決定する積分回路のＣＲ時定数用の容量または
抵抗の接続を電気的に書換え可能な不揮発性メモリの情
報により切り換えることで容量値または抵抗値の微調整
を行い、発振周波数を調整することができる。従って製
造時におけるメモリトランジスタの書き込み・消去特性
のばらつきやチャージポンプ回路の出力電圧のばらつき
に対し、常に最適なプログラムパルス幅を設定でき、こ
れによってメモリトランジスタに必要以上に大きな闇値
シフトを与えＥＥＦＲＯＭの書き換え寿命を短くするこ
とを防ぐ効果がある。
ング用高電圧パルス発生回路の発振回路において、発振
周波数を決定する積分回路のＣＲ時定数用の容量または
抵抗の接続を電気的に書換え可能な不揮発性メモリの情
報により切り換えることで容量値または抵抗値の微調整
を行い、発振周波数を調整することができる。従って製
造時におけるメモリトランジスタの書き込み・消去特性
のばらつきやチャージポンプ回路の出力電圧のばらつき
に対し、常に最適なプログラムパルス幅を設定でき、こ
れによってメモリトランジスタに必要以上に大きな闇値
シフトを与えＥＥＦＲＯＭの書き換え寿命を短くするこ
とを防ぐ効果がある。
また、プログラムパルス幅をでき上がったデバイスにと
って必要十分な最短時間に設定できるため、書き込み・
消去スピードのグレード選別をすることも可能になる。
って必要十分な最短時間に設定できるため、書き込み・
消去スピードのグレード選別をすることも可能になる。
さらに、この発振周波数の再プログラムが可能であるた
め、メモリトランジスタの書き込み・消去の繰返しによ
るシフト量の変動に対応して常に最適なプログラムパル
ス幅を設定することが可能になる。
め、メモリトランジスタの書き込み・消去の繰返しによ
るシフト量の変動に対応して常に最適なプログラムパル
ス幅を設定することが可能になる。
第１図は本発明の第１実施例の発振回路内の積分回路を
示す回路図、第２図は第２実施例の発振回路内の積分回
路を示す回路図、第３図は第３実施例の発振回路内の積
分回路を示す回路図、第４図は第１実施例の発振回路の
全体構成を示す回路図、第５図は第１実施例の時定数制
御信号発生回路を示す回路図、第６図はＥＥＰＲＯＭセ
ルの書き込み・消去特性を示すグラフである。 ＩＮＶＩ、 ＩＮＶ２゜ ＩＮＶ３．ＩＮＶ４・・・・インバータ、ＴＲ５Ｉ、
ＴＲ５２゜ ＴＲ５３，ＴＲ５４φ・中ＣＭＯ５）ランスファーゲー
ト、 第１図 ＲＯ，ｒｌ、ｒ２．ｒ３．ｒ４・・・抵抗、Ｃ０２ｃ１
．Ｃ２，Ｃ３，Ｃ４・・・容量、Ｓｌ、 ダ１．Ｓ２
． 丁フ。 Ｓ３．Ｓｌ、Ｓ４．’ｎ・・・時定数制御信号、ｄｌ、
ｄ２．ｄ３．ｄ４・・・書き込みデータ、ＰＧＭ、Ｐ’
τＭ・・・・・書き込み制御信号、ＤＩ、Ｄ２．Ｄ３．
Ｄ４・・メモリセルドレイン、Ｇ・・・・・・メモリセ
ルゲート、 Ｓ・・・・・・メモリセルソース、 第２図 特許出願人 日本電気株式会社
示す回路図、第２図は第２実施例の発振回路内の積分回
路を示す回路図、第３図は第３実施例の発振回路内の積
分回路を示す回路図、第４図は第１実施例の発振回路の
全体構成を示す回路図、第５図は第１実施例の時定数制
御信号発生回路を示す回路図、第６図はＥＥＰＲＯＭセ
ルの書き込み・消去特性を示すグラフである。 ＩＮＶＩ、 ＩＮＶ２゜ ＩＮＶ３．ＩＮＶ４・・・・インバータ、ＴＲ５Ｉ、
ＴＲ５２゜ ＴＲ５３，ＴＲ５４φ・中ＣＭＯ５）ランスファーゲー
ト、 第１図 ＲＯ，ｒｌ、ｒ２．ｒ３．ｒ４・・・抵抗、Ｃ０２ｃ１
．Ｃ２，Ｃ３，Ｃ４・・・容量、Ｓｌ、 ダ１．Ｓ２
． 丁フ。 Ｓ３．Ｓｌ、Ｓ４．’ｎ・・・時定数制御信号、ｄｌ、
ｄ２．ｄ３．ｄ４・・・書き込みデータ、ＰＧＭ、Ｐ’
τＭ・・・・・書き込み制御信号、ＤＩ、Ｄ２．Ｄ３．
Ｄ４・・メモリセルドレイン、Ｇ・・・・・・メモリセ
ルゲート、 Ｓ・・・・・・メモリセルソース、 第２図 特許出願人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 書き込み消去のための高電圧発生用昇圧回路と、プログ
ラミング・パルス幅設定のための内部発振回路とを有し
、単一電源動作を可能にした不揮発性半導体記憶装置に
おいて、 前記内部発振回路が電気的に書換え可能な不揮発性記憶
素子および該不揮発性記憶素子の書き込み・消去回路を
有し、その不揮発性記憶素子の情報により発振周波数を
変更することを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241901A JPH02146190A (ja) | 1988-07-26 | 1988-09-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-186003 | 1988-07-26 | ||
| JP18600388 | 1988-07-26 | ||
| JP63241901A JPH02146190A (ja) | 1988-07-26 | 1988-09-27 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146190A true JPH02146190A (ja) | 1990-06-05 |
Family
ID=26503471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241901A Pending JPH02146190A (ja) | 1988-07-26 | 1988-09-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129894A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 不揮発性半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62234296A (ja) * | 1986-04-04 | 1987-10-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1988
- 1988-09-27 JP JP63241901A patent/JPH02146190A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62234296A (ja) * | 1986-04-04 | 1987-10-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129894A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 不揮発性半導体記憶装置 |
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