JPS621193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置、特に絶縁ゲート型電界効果
型トランジスタを主な構成要素とする電気的書込み／消
去可能な読出し専用の半導体記憶装置に関する。

〔従来の技術〕

ｗＸ＊　ｒＱｉ　Ｉ＋　−１ｊＩ＆１８　ｈ”　−ｋ　
ｆｆｌ　ｉｔ　児１４　厚ｊｔＱ　ｋ　；　ンＸｉ　’
Ｘタ（以下、ＩＧＦＥＴという）を用いた、電気的書込
み／消去可能な読出し専用の半導体記憶装置（以下、　
ＥＥＰＲＯにという）において、電界により絶縁膜を通
して電子または正孔を通過させる方式により書込み／消
去を行なう浮遊ゲート型ＩＧＦＥＴを記憶素子として用
いた場合のメモリーセルの構成を示す回路図である。

メモリーセルＭは、Ｎチャネル型エンハンスメント型の
選択用ＩＣＦＥＴ　　（以下、選択用セルという）Ｑｘ
と、実際に、′０”または“Ｉ　ＩＩを記憶する浮遊ゲ
ート型ＩＧＦＥＴ　　（以下、記憶用セルという）七が
直列に接続されて構成されている。Ｑｌｌは、記憶用セ
ル軸のＸアドレスを指定する選択用Ｎチャネル型エンハ
ンスメント型ＩＧＦＥＴ　　（以下、ＮＥ−ＩＣＦＥＴ
という）、伽は、メモリーセルＭのＹアドレスを指定す
る選択用ＭＥ−ＩＧＦＥＴ　、　Ｑｓは、記憶用セル軸
のＹアドレスを指定する選択用ＮＥ−ＩＣＦＥＴ　、　
Ｑｏは、書込みモード時に導通するＮＥ−Ｉ　ＧＦＥ　
Ｔである。ＸはＸアドレス線、ＹはＹアドレス線を示す
、Ｄはデータ入力線を示す、また、Ｐは書込みモード時
、消去モード時、読出しモード時に記憶用セル軸のドレ
インＥに所望の電圧が印加されるように制御された電圧
が印加される点（ノード）　、　ＣＧは書込みモード時
、消去モード時、読出しモード時に、記憶用セル軸のゲ
ートに所望の電圧が印加されるように制御された電圧が
印加される点で、コントロールゲート電圧制御回路Ｎの
出力が接続されている。Ｓは書込みモード時、消去モー
ド時、読出しモード時に記憶用セル軸のソースに所望の
電圧が印加されるように制御された電圧が印加される点
である。

実際のＥＥＰＲＯＮにおいては、メモリーセルがマトリ
クス状に配列されるが、ここでは省略し、第３図に示す
メモリーセルＭがアドレス線ｘ、Ｙにより選択されたと
して話しを進める。第３図の各点の電圧、各信号の電圧
、記憶用セル自の状態を書込みモード時、消去モード時
、読出しモード時の各場合について説明する。なお、説
明を簡単にするために、ＮＥ−ＴＧＦＥＴ　Ｑｓ、　Ｑ
ｘ、鼾、α、らのしきい値電圧は同一で、Ｖｔｘとする
。また、書込み電圧、消去電圧は共にＶｐｐとし、電源
型゛圧はＶｃｃとする。さらに、絶縁膜を通過する電荷
は電子とする。

（Ａ）書込みモード 点Ｐには書込み電圧ＶＰＰが、点ＣＧには書込みモード
時、後述するように、コントロールゲート電圧制御回路
Ｎの出力が“Ｌ”になるので、接地電位が１点Ｓには電
源電圧Ｖｃｃが、データ入力線りには書込み電圧Ｖｐｐ
がそれぞれ印加される。Ｘアドレス線ｘ、Ｙアドレス線
Ｙは共に書込み電圧ＶＰＰが印加される。従って、記憶
用セル龜のドレインＥには電圧（Ｖｐｐ−Ｖｔりが印加
され、ゲートには接地電位が印加されるので、電子が浮
遊ゲートから放出され、浮遊ゲートが正に帯電し、記憶
用セル軸のしきい値電圧は、読出しモード時に記憶用セ
ル軸のゲートに印加される読出し電圧りよりも低くなる
。書込まれた記憶用セル龜のしきい値電圧をＶｔｎ（Ｗ
）とし、“１”が書込まれていると定義する。

ｒ旧拙土工−ピ 点Ｐには電源電圧Ｖｃｃが、点ＣＧには消去モード時後
述するように、コントロールゲート電圧制御回路Ｎｃｙ
５出力が（Ｖｐｐ−Ｖｔｘ）になるので、（Ｖｐｐ　−
Ｖｔｔ）が、点Ｓには接地電位が、データ入力！ｉｌＤ
には接地電位がそれぞれ印加される。Ｘアドレス線Ｘ、
Ｙアドレス線Ｙは共に消去電圧Ｖｐｐが印加される。従
って、記憶用セル伽のドレインＥには接地電位が印加さ
れ、ゲートには（Ｖｐｐ　−Ｖ〒１〕の電圧が印加され
るので、電子がドレインＥから浮遊ゲートに注入され、
浮遊ゲートが負に帯電し、記憶用セル軸のしきい値電圧
は、読出しモード時に記憶用セル軸のゲートに印加され
る読出し電圧りよりも高くなる。消去された記憶用セル
のしきい値電圧をＶｔｎ（Ｅ）とし。

“０”が書込まれていると定義する。

（Ｃ）読出しモード 点Ｐには電源電圧Ｖｃｃが、点ＣＧには読出しモード時
後述するように、コントロールゲート電圧制御回路Ｎの
出力が読出し電圧りになるので。

（Ｖｎ　）が、点Ｓには接地電位が、データ人力ｆｉＤ
には接地電位がそれぞれ印加される。Ｘアドレス線ｘ、
Ｙアドレス線Ｙは共に電源電圧Ｖｃｃが印加される。従
って、記憶用セル龜のドレインＥは点Ａに電気的に接続
され、ゲートには読出し電圧−が印加され、記憶用セル
軸に書込まれた情報がセンスアンプ回路により読出され
る。

以上述べたように、“ｌ”が書込まれた記憶用セル龜の
しきい値電圧はＶｔＭ（Ｗ）となり、読出し電圧りより
も低くなるので、読出しモード時に、“１”が書込まれ
た記憶用セル伽を含むメモリーセルＭが選択された場合
１選択された記憶用セル龜は導通となる。また、“θ″
が書込まれた記憶用セル軸のしきい値電圧はＶＴＭ（Ｅ
）となり、読出し電圧りよりも高くなるので、読出しモ
ード時に、４０″が書込まれた記憶用セル伽を含むメモ
リーセルＭが選択された場合１選択された記憶用セル龜
は非導通となる。

第４図は書込み一消去のくり返し回数（Ｎ（ｃｙｃ）　
）に対する消去された記憶用セルのしきい値電圧Ｖｙｎ
（Ｅ）の変化（曲線Ｅ１で示す）と、書。

込まれた記憶用セルのしきい値電圧Ｖ？Ｍ（Ｉｌｌ）の
変化（曲線’１１　Ｗｔｗで示す）を示したものである
。

ＥＥＦＲＯＭに用いられる記憶用セルは、書込み一消去
のくり返しを一定以上行なうと、電子が基板とゲート酸
化膜、またはフローティングゲートとゲート酸化膜との
界面にトラップされ、第４図に示シタヨウニ、　ＶＴｎ
　（Ｅ）、−トＶＴＭ（Ｗ）　（７）輻（ＶＴＭ（Ｅ）
　＋　ｌ　　ＶＴＭ（豐）１）がくり返し回数が多くな
るほど狭くなることが知られている。ここではＶＴＭ（
Ｅ＋）を消去された記憶用セルの初期のしきい値電圧、
　Ｖｔｎ　（Ｅ２）を書込み一消去のくり返しを規格に
示す回数（Ｎ（ＬＩＮ））行なった後の消去された記憶
用セルのしきい値電圧、ＶｔＭ（Ｗｔ）を書込まれた記
憶用セルの初期のしきい値電圧、ＶｔＮ（Ｗ２）を書込
み一消去のくり返しを規格に示す回数（Ｎ（ＬＩＭ）　
）行なっ、た後の書込まれた記憶用セルのしきい値電圧
トシ、以下それぞれ、ＶＴＭ（Ｅｌ）、ＶｔＪｌ（Ｅ２
）　、　　ＶＴＭ　（Ｗｘ）、Ｖｍ（％１２）という、
また、書込み、消去を１回も行なっていない記憶用セル
のしきい値電圧をＶｔｎ（０）とし、以下Ｖ？Ｍ（０）
という。

読出し電圧りは以下１．２．３を満足するように設定さ
れる。

１、書込み一消去のくり返しをＮ（ＬＩＭ）回行なった
後に読出しモードになり、消去された記憶用セルが選択
され、読出し電圧が記憶用セルのゲートに印加されても
、記憶用セルが非導通になり、センスアンプ回路がこれ
を検出して、出力が“０”ト１Ｚ６−　　（Ｖ！Ｉ＜　
Ｖｙ？Ｉ（Ｅ２））２、書込み一消去のくり返しをＮ（
ＬＩＭ）回行なった後に読出しモードになり、書込まれ
た記憶用セルが選択され、読出し電圧が記憶用セルのゲ
ートに印加されると、記憶用セルが導通し。

センスアンプ回路がこれを検出して、出力が“ｌ”とナ
ル、　　（ＶＲ＞　Ｖｔ？Ｉ（Ｉｈ））３、書込み一消
去の・くり返しをＮ　（ＬＩＭ）回行なった後に読出し
モードになり、消去された記憶用セルが選択されても、
書込まれた記憶用セルが選択されても、ＥＥＦＲＯＭの
読出しスピードが規格を満足する。

また、　　（ＶＴＭ（Ｅｌ）−ＶＴＭ（０）　）　ト（
Ｖｔｎ（０）　−Ｖｔｒｓ（Ｌ））の値は、書込み、消
去電圧Ｖｐｐが定まれば、記憶用セルのデバイス特性に
より決定され、消去モード時に記憶用セルのフローティ
ングゲートに注入された電子が書込みモード時に完全に
放出されると仮定するとＶｔｎ（Ｅｔ）とＶｔＭ（Ｗｔ
）はＶｔＭ（０）に対して互いに対称になるので、一般
に、読出しモード時、コントロールゲート電圧制御回路
の出力は、ＶＴＭ（０）　　（Ｖ＊＝　Ｖｔｎ（０）’
　）　ニ設定される。（Ｔｈ＝Ｖ笥（０）） 例エバＶｔＭ（０）　＝　Ｉ　Ｖ　（７）時ＶＴＮ（Ｅ
ｓ　）　＝　６　Ｖ　、　　Ｖｔｎ（Ｗｌ）＝−４Ｖト
するとＶＲ＝　ＶｔＮ（０）　＝　Ｉ　Ｖ　ニ設定され
る。

第５図は半導体記憶装置に用いられる第３図Ｎで示すコ
ントロールゲート電圧制御回路の従来例を示したもので
ある。

Ｐは書込みモードと消去モード時に書込み、消去電圧Ｖ
ｐｐが、読出しモード時に電源電圧Ｖｃｃが印加される
点（ノード）である、信号ＥＲＡは、消去モード時にＨ
”となり他のモードの時は“Ｌ”になる信号である。Ｓ
は消去モード時に動作し、点Ａの電圧を高電圧（ＶＰＰ
Ｉ）まで昇圧する昇圧回路である。書込みモードと読出
しモード時は、点Ａの電圧は“Ｌ”になる、以後、Ｖｐ
ｐ１＝Ｖｐｐとして話しを進める。信号ＲＡＭは、読出
しモードと書込みモード時に“Ｈ”になり、消去モード
時は“Ｌ”になる信号である＠　　ｌｈｌは、ドレイン
が点Ｐに、ゲートが昇圧回路Ｓの出力である点Ａに、ソ
ースが出力ＣＧＩに接続されたＮＥ−ＩＧＦＥＴ　、　
　Ｑ２２は、ドレインが出力ＣＧＩに、ゲートが信号Ｒ
ＡＷに、ソースが接地に接続されたＭＥ−ＩＧＦＥＴで
ある。以後、ＮＥ−ＩＣＦＥＴのしきい値はすべてＶｔ
ｓとして話しを進める。

第５図を用いて、消去モード時、書込みモード時、読出
しモード時に従来例のコントロールゲート電圧制御回路
の出力ＣＧＩに出力される電圧について説明する。

消去モード時、点Ａの電圧はＶｐｐまで上昇し、ＮＥ−
ＩＧＦＥＴ　　Ｑ２１が導通し、ＭＥ−ＩＧＦＥＴ　　
Ｑ２２が非導通ニナルノテ、出力ＣＧ１の電圧は（Ｖｐ
ｐ−Ｖｔｔ）になる、書込みモード時と読出しモード時
、点Ａの電圧は“Ｌ″となり、信号ＲＡＭは“Ｈ″にな
るのでＭＥ−ＩＧＦＥＴ　　Ｑ２□が非導通、　　ＭＥ
−ＩＧＦＥＴ　　Ｑ２２が導通になるので出力ＣＧＩの
電圧は接地電位になる。このコントロールゲート電圧制
御回路Ｎの出力は読出しモード時接地電位になるので、
ｖＩＩＩ−ＯＶに設定される。

本従来例の場合、読出しモード時、コントロールゲート
電圧制御回路Ｎの出力ＣＧＩが接地電位になるので、読
出しモード時、書込まれた記憶用セル軸が選択された場
合、書込まれた記憶用セル軸に流れる電流が少なくなり
、センスアンプ回路の動作スピードが低速になることを
例をあげて説明する０本従来例の場合、ＶｔＭ（０）　
＝　ＯＶになるように、記憶用セル龜に、記憶用セル軸
以外の周辺のＩＧＦＥＴとは独立にしきい値電圧を制御
する工程（以下、セルチャネルドープという）を行ない
、Ｖｐｐ＝２１Ｖの時、書込まれた記憶用セル軸のしき
い値Ｖ？Ｍ（りがＶｙｎ（賛ｔ）＝−４Ｖになるとする
と、書込まれた記憶用セル軸に流れる゛電流１ｏｓは、
以下、（ａ）　、　（ｂ）の理由から（１）式で表わさ
れ、一般に数＋ｐａ程度となり少ない。

（ａ）、センスアンプ回路は読出しモード時、記憶用セ
ルに誤書込みが起こらないように、記憶用セルのドレイ
ンに十分低い電圧、例えばＩＶが印加されるように設計
されているので、記憶用セルは３極管領域で動作する。

（ｂ）、記憶用セルはフローティングゲートを有してい
るので、コントロールゲートからみたゲート容量値は小
さい。

・・・・（１） ゲートからみた記憶用セルのゲート容量値、ｖＤ：記憶
用セルに印加されるドレイン電圧２　Ｘ　１０’　ＰＦ
／ｃｍ”とすると本従来例のコントロールゲート電圧制
御回路Ｎを用いた場合、書込まれた記憶用セル軸に流れ
る電流ＩＯＮは、ｌ０ＮＩ　＝４８．２μＡになる０本
従来例のコントロールゲート電圧制御回路Ｎは１回路構
成は簡単であるが、Ｖｙｔ＝Ｏｖに設定さレルノテ、（
Ｖｔ−Ｖｙｎ（Ｗ）　）　（７）値が小さいので（１）
式より、書込まれた記憶用セル軸に流れる電流は少ない
、記憶用セル龜に流れる電流は、以下（１）　、　（２
）の理由により綾計値よりもさらに少なくなる。

（１）、記憶用セル龜には、記憶用セル龜以外の周辺の
ＩＧＦＥＴとは独立にセルチャネルドープを行なうので
、注入量がばらつき、ＶＴＲ（０）の値が正にシフトす
ると、　　Ｖｔ５（Ｗｔ）の値も同様に正にシフトする
ので、（Ｔｈ−ＶＴＲ（０）−）の値が設計値よりも小
さくなり、書込まれた記憶用セル七に流れる電流が設計
値よりも少なくなる。

（２）、書込み一消去のくり返しをＮ　（ＬＩＭ）回行
なった後に、読出しモードになり、書込まれた記憶用セ
ル伽が選択された場合、しきい値電圧がＶｔｎ（Ｗｔ）
からＶｔｎ（Ｗｚ）に変化するので、書込まれた記憶用
セル−に流れる電流が設計値よりも少なくなる（以下、
書込み一消去のくり返しによる記憶用セルの特性の劣化
という）。

セルチャネルドープの注入量がばらつき、Ｖｔｎ（０）
の値が正にシフトした場合の書込み一消去のくり返し回
数に対する書込まれた記憶用セル軸のしきい値電圧ｖｔ
Ｍ（ｗ）の変化を第４図のＱ−ｔｗは示している。セル
チャネルドープの注入量がばらつき、書込まれた記憶用
セル軸の初期のしきい値電圧を　ＶＴＭ　（Ｉｈ）　ト
Ｌ、例トＬ　テＶＴＭ（Ｗ３）　＝　−３，５Ｖとすル
ト、（Ｖｔ　−ＶｔＭ（Ｗ）　）　＝　−３，５Ｖ　ト
ｆｔす。

センスアンプ回路が検出できる最小の、書込まれた記憶
用セル勉に流れる電流ＩＯＮを２０ＩＬＡとすると、本
従来例のコントロールゲート電圧制御回路を用いた場合
、書込み一消去のくり返しを規格に示す回数Ｎ　（ＬＩ
Ｍ）回行なった後に読出しモードになり、書込まれた記
憶用セル軸が選択さ、れた場合、センスアンプ回路が正
常動作するためには書込み一消去のくり返しをＮ（ＬＩ
Ｍ）回行なった後の記憶用セルのしきい値電圧の値は（
２）式を満足する必要があり、記憶用セル勉のデバイス
特性が悪いと、書込み一消去のくり返しをＮ　（ＬＩＮ
）回行なった後に読出しモードになり、書込まれた記憶
用セルが選択された場合、書込まれた記憶用セル龜に流
れる電流が少ないので、センスアンプ回路が“１″の状
態を検出できなくなる。

ｌ　　ＶＴＭ　（Ｗｔ）−Ｖｍ（Ｉｌｈ）　ｌ　≧２　
Ｖ　　　”　”　（２）センスアンプ回路の動作スピー
ドがＥＥＦＲＯＭの動作スピードに占める割合は大きく
、　ＥＥＦＲＯＭの動作スピードを高速にするためには
、センスアンプ回路の動作スピードを高速にする必要が
ある。

センスアンプ回路は図示していないが、数ＰＦと大きな
容量が付加されるディジット線の電圧変化を検出する回
路により構成される。書込まれた記・憶用セル軸が選択
された場合、センス、アンプ回路の動作スピードｔ　５
ｅｎｃｅは（３）式のように書（する。

ただし、　Ｃｄ１ｇ１ｔ　：ディジット線に付加される
容量、　１０８：書込まれた記憶用セル伽に流れる電流
値、ΔＶ：書込まれた記憶用セル龜が選択された場合、
センスアンプが検出できるディジット線の電圧差 （３）式より、センスアンプ回路を高速に動作させるた
めには、書込まれた記憶用セルに流れる電流ＩｏＮを多
くする必要がある０本従来例のコントロールゲート電圧
制御回路Ｎは、読出し電圧がｈ＝Ｏｖに設定さレテイる
＋７）ｔ’、　　ＣＶｔｔ　−Ｖｔｎ（Ｗ）　）の値が
小さいので電流値１ＯＮが少なくなり、高速度が要求さ
れるＥＥＦＲＯＭに適さない。

〔発明が解決しようとする問題点〕

以上述べたように、従来例のコントロールゲート電圧制
御回路は出力が読出しモード時、接地電位になるように
設計されているので、記憶用セルの読出し電圧りがＶＦ
Ｉ＝ＯＶに設定され、読出し電圧りと書込まれた記憶用
セルのしきい値電圧の差が大きくとれないので、書込ま
れた記憶用セルに流れる電流が少なくなり、 １、高速度が要求されるＥＥＦＲＯＭに適さない、２、
　センスアンプ回路が正常動作するための書込み一消去
のくり返しによる記憶用セルの特性の劣化に対するマー
ジンが少ない。

という欠点があり、また１周辺のＩＧＦＥＴとは独立に
記憶用セルにセルチャネルドープを行ない、初期のしき
い値Ｖ？Ｍ（０）を設定するので、プロセスが複雑にな
り、注入量がばらつき、設定値よりもＶＴＭ（０）（’
）値が正ニシフトす６ト、　　ＶＴｎ（Ｗｔ）＋７）値
も正にシフトするので、読出し電圧ｖｌと書込まれた記
憶用セルのしきい値電圧の差（Ｖｍ　−ＶＴＭ（Ｌ））
が小さくなるので、書込まれた記憶用セルに流れる電流
がさらに少なくなり、センスアンプ回路が誤動作する可
能性がある。

本発明の目的は、従来例よりもプロセスが簡単で、書込
まれた記憶用セルに流すことができる電流を多くするこ
とができるので、高速度が要求されるＥＥＦＲＯＭに適
し、センスアンプ回路が正常動作するための書込み一消
去のくり返しによる記憶用セルの特性の劣化に対するマ
ージンが従来例よりも大きいコントロールゲート電圧制
御回路を含む半導体記憶装置を提供することにある。

〔問題点を解決するための手段〕

本発明は、浮遊ゲートを有する不揮発性半導体記憶素子
を形成する半導体記憶装置において、消去モード時に電
源電圧以上の高電圧が出力される昇圧回路と、ドレイン
が消去モード時に前記記憶素子を消去するに足る高電圧
が印加されるように設定された第１の節点に接続され、
ゲートが前記昇圧回路の出力に接続され、消去モード時
に導通する第１の電界効果型トランジスタと、第１の電
界効果型トランジスタのソースと接地との間に接続され
、書込みモード時に導通するように制御された第２の電
界効果型トランジスタと、ドレインが電源に、ソースが
第１の電界効果型トランジスタのソースと第２の電界効
果型トランジスタのドレインの共通節点である第２の節
点に接続された、読出しモード時に導通するように制御
された第３の電界効果型トランジスタと、読出しモード
時に導通するように制御された第４の電界効果型トラン
ジスタと、第４の電界効果型トランジスタに直列に接続
され、ゲートとドレインが共通に接続された第５の電界
効果型トランジスタとからなり、前記第２の節点と接地
の間と接続された回路ブロー、りを“有し、第２の節点
が前記記憶素子のゲートに接続されてなることを特徴と
する。

読出しモード時、第１の電界効果型トランジスタのゲー
トに印加される昇圧回路の出力は“Ｌ”になって第１の
電界効果型トランジスタは非導通、第２の電界効果型ト
ランジスタも非導通になり、第３．第４の電界効果型ト
ランジスタが共に導通になるので、出力である第２の節
点の電圧は第５の電界効果型トランジスタのしきい値Ｖ
ｔ１と同じ電圧になり、記憶用セルの読出し電圧ｋがｈ
＝　　Ｖｔｘに設定され、その結果、読出し電圧りと書
込まれた記憶用セルのしきい値電圧の差〔ｈ−ＶｔＭ（
Ｗ））の値が従来に比べ大きくなるので、本発明の半導
体装置（コントロールゲート電圧制御回路）は、高速度
が要求されるＥＥＦＲＯＭに適し、センスアンプ回路が
正常動作するための書込み一消去のくり返しによる記憶
用セルの特性の劣化に対するマージンが従来よりも大き
い。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は半導体記憶装置に用いられるコントロールゲー
ト電圧制御回路の本発明の一実施例を示す回路図である
。

点Ｐ、Ｓで示す箇所は第３図の従来例の場合と全く同一
であるので説明を省略する。＠号ＥＲＡは、消去モード
時に“Ｈ”となり、書込みモード時と読出しモード時は
“Ｌ”になる信号である。

信号Ｒは、読出しモード時に“Ｈ”になり、消去モード
時と書込みモード時に“Ｌ”になる信号である。信号Ｗ
は、書込みモード時に“Ｈ”になり、消去モード時と読
出しモード時は“Ｌ″になる信号である＊　　Ｑｔｔは
、ドレインが点Ｐに、ゲートが昇圧回路Ｓの出力Ａに、
ソースが出力ＣＧ２に接続されたＭＥ−ＩＧＦＥＴ、　
　Ｑ１２は、ドレインが出力ＣＧ２に、ゲートが信号Ｗ
に、ソースが接地に接続されたＮＥｉＧＦＥＴ　、　　
Ｑ１０は、ドレインが電源ＣＣに、ゲートが信号Ｒに、
ソースが出力ＣＧ２に接続されたＭＥ−ＩＧＦＥＴ　、
　　Ｑ１４は、ドレインが出力ＣＧ２に、ゲートが信号
Ｒに、ソースが点Ｂに接続されたＭＥ−ＩＣＦＥＴ　、
　　Ｑｌｓは、ドレインとゲートが共通に点Ｂに、ソー
スが接地に接続されたＮＥ−ＩＧＦＥＴである。

次に、消去モード時、書込みモード時、読出しモード時
に、本実施例のコントロールゲート電圧制御回路の出力
ＣＧ２に出力される電圧について説明する。

消去モード時、点Ａの電圧はＶＰＰまで上昇し、ＭＥ−
ＩＧＦＥＴ　　Ｑｓ□が導通、ＭＥ−ＩＧＦＥＴ　　Ｑ
１２、　Ｑ１３、Ｑｓａがすべて非導通になるので、出
力ＣＧ２の電圧は（Ｖｐｐ　−Ｖｔ５）になる、書込み
モード時、点Ａの電圧は“Ｌ”になり、ＭＥ−ＩＧＦＥ
Ｔ　　Ｑｔｔは非導通、　ＮＥ−ＩＧＦＥＴ　　Ｑ１２
は導通、ＭＥ−ＩＧＦＥＴ　　Ｑ１３−。

Ｑ１４が共に非導通になるので、出力ＣＧ２の電圧は接
地電位になる。読出しモード時、点Ａの電圧は“Ｌ”に
なり、　ＭＥ−ＩＧＦＥＴ　　Ｑ□□は非導通、ＮＥ−
ＩＧＦＥＴ　　Ｑ１２も非導通になり、　　ＮＥ−ＩＧ
ＦＥＴ　　Ｑ１３゜Ｑ１０が共に導通になるので出力Ｃ
Ｇ２の電圧はＮＥ−ＩＧＦＥＴ　　Ｑｌｓのしきい値Ｖ
↑１と同じ電圧になる。

電圧が変化しても出力ＣＧ２の電圧が常にしきい値ｖＴ
＋ニナルヨうに、　ＭＥ−ＩＧＦＥＴ　　Ｑ１３とＱ１
４のている０本実施例のコントロールゲート電圧制御回
路の出力は、読出しモード時、しきい値ｖＴ１になるの
でＶＢ＝Ｖｔｔに設定される。

本実施例のコントロールゲート電圧制御回路を用いた半
導体記憶装置において、従来例の場合と同様に、　Ｖｔ
ＰＩ（０）　＝　ＯＶになるように、記憶用セルに、記
憶用セル以外の周辺のＩＧＦＥＴとは独立にチャネルド
ープを行なった場合、書込み一消去のくり返し回数に対
する、消去された記憶用セルのしきい値電圧Ｖｙｎ（Ｅ
）の変化が第２図の曲線Ｅ。

に、書込まれた記憶用セルのしきい値電圧Ｖ？Ｍ（Ｗ）
の変化が曲線ｗ１に、セルチャネルドープの注入量がば
らつき、ｖｙｎ（ｏ）が正にシフトした時の書込まれた
記憶用セルのしきい値電圧ＶＴｎ（Ｗ）の変化が曲線Ｗ
１ｗにそれぞれ示されている。

本実施例のコントロールゲート電圧制御回路を用いた場
合、読出しモード時、出力がしきい値Ｖｔ１になるよう
に設計されているので、記憶用セルの読出し電圧りがＶ
ａ＝Ｖｔｔに設定されるので、第２図と第４図を比較し
て分かるように、（Ｔｈ　−ｖｍ（ｗ））の値が従来例
の場合に比べ大きくなるので、記憶用セルに流れ企電流
ＩＯＮは、従来例の場合に比べ多くなる。

本実施例のコントロールゲート電圧制御回路を用いた場
合、従来例のコントロールゲート電圧制御回路を用いた
場合に比べ、書込まれた記憶用セルに流れる電流が多く
なり、センスアンプ回路が従来例の場合に比べ高速に動
作することを例をあげて説明する。　　Ｖｐｐ＝２１Ｖ
の時、本実施例の場合、従来例の場合と同様に、書込ま
れた記憶用上ｋ（１）しきい値Ｖｔ５（Ｗ）はＶｔＭ　
（Ｗｔ）　＝　−４Ｖ　ニナ６とすると、記憶用セルの
読出し電圧りは本実施例の場合、　Ｖｍ＝　Ｖｔｔニ設
定さレルノテ、　Ｖｔｔ　＝　　１．ＯＶとすると、書
込まれた記憶用セルに流れる電流１ＯＮは、本実施例の
場合、従来例の場合と同一条件で（１）式より、　１Ｏ
Ｎ２　＝５９．４７ＬＡとなり、ｈ＝ＯＶに設定された
従来例の場合に比べて、記憶用セルに流れる電流が従来
例の場合に比べ、同一条件で約２８．５％多くなる。従
って、センスアンプ回路の動作スピードは、従来例の場
合に比べて高速になる。

セルチャネルドープの注入量がばらつき、　ＶｔＭ（０
）の値が正にシフトした場合の書込まれた記憶用セルの
初期のしきい値電圧をＶｔｎ（Ｗ３）とし、従来例の場
合と同様に、Ｖｔｓ　（Ｗ３）　＝　−３，５Ｖとする
と本実施例の場合、（ＶＦＩ　−Ｖｔｌ４（Ｗ）　）　
−−４，５Ｖとなり、センスアンプ回路が検出できる。

最小の書込まれた記憶用セルに流れる電流１ＯＮを２０
ｇＡどすると、本実施例のコントロールゲート電圧制御
回路を用いた場合、書込み一消去のくり返しを規格に示
す回数（Ｎ（ＬＩＭ）　）回行なった後に読出しモード
になり、書込まれた記憶用セルが選択された場合、セン
スアンプ回路が正常動作するための、書込み一消去のく
り返しをＮ（ＬＩＭ）回行なった時の記憶用セルのしき
い値電圧ＶｙＭ（Ｗｚ）の値は（０式を満足する必要が
あり、センスアンプ回路が正常動作するための書込み一
消去のくり返しによる記憶用セルの特性の劣化に対する
マージンは、（２）式で示す従来例の場合に比べて大き
くなる。

Ｉ　　Ｖｔｎ（Ｗｔ）　−ＶｔＭ（Ｗ２）１≧３Ｖ　　
”（４）また、本実施例のコントロールゲート電圧制御
回路は、読出しモード時、出力がしきい値Ｖｔ１になる
ように設計されているので、記憶用セルの読出し電圧り
がＶ＊＝Ｖｔｔニ設定されるノテ、　ＶｔＭ（０）＝　
　Ｖｔｌに設定すると、記憶用セルのセルチャネルドー
プがセル以外の周辺のＩＧＦＥＴのチャネルドープと共
有できるので、プロセスが従来例の場合に比べ簡単にな
り、チャネルドープの注入量がばらつき、記憶用セルの
初期のしきい値電圧ＶｔＭ（０−）が変化しても、それ
に応じて周辺のＩＧＦＥＴのしきい値電圧（ＶＴＩ　）
も変化するので、書込まれた記憶用セルに流れる電流が
、チャネルドープの注入量のばらつきにより、設計値よ
りずれるということはない。

本実施例は、　ＩＧＦＥＴ　ＱｔｓをＮチャネル型とし
たが、ゲートに信号Ｒの反転信号Ｒが入力されるＰチャ
ネル型であっても本発明は有効である。また、本実施例
は、出力ＣＧ２にＮＥ−ＩＧＦＥＴ　　Ｑ＋ａのドレイ
ンを接続した例であるが、　　ＭＥ−ＩＧＦＥＴ　　Ｑ
１４とＱＩＳの順序を入れかえ、ＮＥ−ＩＧＦＥＴ　　
Ｑ　ｔｓのドレインとゲートを共通に出力ＣＧ２に、Ｍ
Ｅ−ＩＧＦ、ＥＴ　　ＱｔｓのソースをＭＥ−ＩＧＦＥ
Ｔ　　Ｑｔａのドレインに接続し、ＭＥ−ＩＧＦＥＴ　
　Ｑｌａのソースを接地に接続した場合においても本発
明は有効である。

〔発明の効果〕

以上説明したように本発明は、コントロールゲート電圧
制御回路の出力が読出しモード時書込まれた記憶用セル
のしきい値電圧Ｖｔｓに等しくなるようにしたことによ
り、記憶用セルの読出し電圧りがＶ＊＝Ｖｔｔに設定さ
れ、従って読出し電圧りと書込まれた記憶用セルのしき
い値電圧Ｖｔ５（Ｗ）の差が従来例の場合に比べて大き
くとれるので、書込まれた記憶用セルに流れる電流が従
来例の場合に比べて多くなり。

（１）センスアンプ回路が高速で動作するので、高速度
が要求されるＥＥＦＲＯＭに適している、（２）書込み
、消去を１回も行なっていない記憶用セルノシきい値Ｖ
ｙｎ（０）をＶＴＭ（０）　＝　Ｖｔｔ　ニ設定すると
、記憶用セルのしきい値を制御する工程が記憶用セル以
外の周辺のＩＣＦＥＴのしきい値を制御する工程と共有
で−きるので、プロセスが簡単になり、書込まれた記憶
用セルに流れる電流が、従来例の場合のように、記憶用
セルのしきい値を制御するセルチャネルドープの注入量
のばらつきにより変化することがないので大容量のＥＥ
ＦＲＯＭに適している、 （３）　　Ｉ　Ｔｈ−ＶｙＭ（Ｗ）　　Ｉ　ｆ）値が従
来例の場合に比べ大きくなり、書込まれた記憶用セルに
流れる電流が従来例の場合より多くなるので、センスア
ンプ回路が正常動作するための書込み一消去のくり返し
による記憶用セルの特性の劣化に対するマージンが従来
例の場合に比べ大きくなるという利点がある。

【図面の簡単な説明】

第１図は１本発明の半導体記憶装置に用いられ゛　るコ
ントロールゲート電圧制御回路の一実施例の回路図、第
２図は、書込み一消去のくり返しに対する消去された記
憶用セルのしきい値電圧ＶＴＲ（Ｅ）の変化（曲線Ｅｌ
　）と、書込まれた記憶用セルのしきい値電圧Ｌｔｎ（
Ｗ）の変化（曲線ＩＩＩＩ。 Ｗｓｗ）を示す図、第３図は、ＥＥＦＲＯＭに用いられ
るメモリーセルの構成を示す図、第４図は、第３図の従
来例における第２図と対応する図、第５図は、従来例の
コントロールゲート電圧制御回路の回路図である。 Ｑｌｌ：　　ＮＥ−ＩＣＦＥＴ　　（第１の電界効果型
トランジスタ） Ｑ１２　：　　ＭＥ−ＩＧＦＥＴ　　（第２の電界効果
型トランジスタ） Ｑ、３：　　ＮＥ−ＩＧＦＥＴ　　（第３の電界効果型
トランジスタ） Ｑ１４　：　　ＮＥ−ＩＣＦＥＴ　　（第４の電界効果
型トランジスタ） ＱＩＳ　：　　ＮＥ−ＩＧＦＥＴ　　（第５の電界効果
型トランジスタ） Ｓ：昇圧回路 ＣＣ：電源 ＣＧ２：出力 ＥＲＡ、　Ｗ、　Ｒ：信号 Ｐ：電圧が印加される点

Claims (1)

1. 【特許請求の範囲】 　浮遊ゲートを有する不揮発性半導体記憶素子を形成す
   る半導体記憶装置において、 消去モード時に電源電圧以上の高電圧が出力される昇圧
   回路と、 ドレインが消去モード時に前記記憶素子を消去するに足
   る高電圧が印加されるように設定された第１の節点に接
   続され、ゲートが前記昇圧回路の出力に接続され、消去
   モード時に導通する第１の電界効果型トランジスタと、 前記第１の電界効果型トランジスタのソースと接地との
   間に接続され、書込みモード時に導通するように制御さ
   れた第２の電界効果型トランジスタと、 ドレインが電源に、ソースが前記第１の電界効果型トラ
   ンジスタのソースと前記第２の電界効果型トランジスタ
   のドレインの共通節点である第２の節点に接続された、
   読出しモード時に導通するように制御された第３の電界
   効果型トランジスタと、 読出しモード時に導通するように制御された第４の電界
   効果型トランジスタと、第４の電界効果型トランジスタ
   に直列に接続され、ゲートとドレインが共通に接続され
   た第５の電界効果型トランジスタとからなり、前記第２
   の節点と接地の間と接続された回路ブロックを有し、前
   記第２の節点が前記記憶素子のゲートに接続されてなる
   ことを特徴とする半導体記憶装置。