JP3543006B2 - 不揮発性メモリの消去及びプログラミング検証回路 - Google Patents
不揮発性メモリの消去及びプログラミング検証回路 Download PDFInfo
- Publication number
- JP3543006B2 JP3543006B2 JP50057495A JP50057495A JP3543006B2 JP 3543006 B2 JP3543006 B2 JP 3543006B2 JP 50057495 A JP50057495 A JP 50057495A JP 50057495 A JP50057495 A JP 50057495A JP 3543006 B2 JP3543006 B2 JP 3543006B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- cell
- level
- cells
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 title claims description 140
- 238000012795 verification Methods 0.000 title claims description 29
- 238000000034 method Methods 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 8
- 230000003068 static effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000013461 design Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/81—Threshold
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
〔産業上の利用分野〕
本発明は、消去及びプログラム（書込み）可能な不揮発性メモリ装置の設計に関し、さらに詳しくは装置内のメモリセル、特にフラッシュEPROM又はEEPROMメモリセルのプログラミング又は消去状態を検証する為の回路に関する。
〔従来の技術の背景〕
集積回路技術に基づく不揮発性メモリの設計は現在拡大しつつある分野である。不揮発性メモリセルの代表的な種類として消去及びプログラム可能なリードオンリーメモリ（EPROM）がある。２つの代表的なEPROM構造はメモリセルの消去方法において区別される。第１の構造はEEPROMと呼ばれており、比較的高い電圧で電気的に消去する方法を用いている。第２の構造はフラッシュEPROMと呼ばれ、低い電圧による消去技術を用いている。
フラッシュEPROMとEEPROM技術はいずれも、ソース、チャネル、ドレイン、チャネルの上方に位置するフローティングゲート及びフローティングゲートから絶縁されたコントロールゲートから成るメモリセル構成に関するものである。セルをプログラムするには電子でフローティングゲートを充電してメモリセルが動作するしきい値（turn on threshold;ターンオンしきい値）を上昇させる。プログラムされるとセルはオンしない、つまり読出し電位がそのコントロールゲートに印加されてセルがアドレスされてもセルは非導通状態のままである。セルを消去するにはフローティングゲートから電子を取り除いてしきい値を下げる。しきい値が下がると、そのコントロールゲートに読出し電位が印加されてセルがアドレスされたとき、セルは導通状態になる。
フラッシュEPROMとEEPROMメモリセルは両方とも過消去という問題を抱えている。この過消去は、消去動作において、フローティングゲートから電子を取り過ぎて少量の正電荷が残ってしまった時に発生する。この正電荷によってメモリセルはわずかながらオン状態になるため、メモリセルがアドレスされていなくても少量の漏れ電流がメモリセルを通って流れることがある。ある１つのビットラインに沿って過消去されたセルがいくつか存在すると、漏れ電流が蓄積されて誤った読出しを生じさせることがある。通常のEEPROM構成では、選択されていないメモリセルが漏れ電流をビットラインに流出させることがないように、メモリセルをビットラインから絶縁するパスゲートを有する２トランジスタセル構造を採用している。フラッシュEPROMセルは絶縁トランジスタを使用していないので、過消去が大きな問題となっている。
過消去は又、フローティングゲートメモリセルをプログラム及び消去する際に生じる重要な現象にも関係している。すなわち、プログラミングの工程においてフローティングゲートに流入、あるいは消去の工程においてフローティングゲートから流出する電荷の量は常に正確に制御できるわけではない。この電荷の量は、動作時のセルの温度、処理技術によるセルのバラツキ、セルの経年、その他の要素によって変わる。
従って、商業用フラッシュEPROM構造にはプログラミング及び消去工程が正しく行なわれたことを確かめるための回路が設けられている。ジャングロース（jungroth）氏の発明による米国特許No.4,875,118「フラッシュEPROM用電圧マージン（余裕）調整回路」を例にとって説明する。従来の半導体装置は、（メモリアレイ内のワードラインを介して）セルのコントロールゲートに印加する電位を通常の読出し電位よりも上昇させる工程であるセルのプログラミングを検証する第一のモードを有している。従ってジャングロース特許は通常の読出し動作を行なうときに5Vの電位をセルに印加し、プログラム検証を行なう時にそれより高い電位約7.5Vを印加する。コントロールゲートに高い電圧を印加してプログラム検証を実行することによって、プログラミング工程において十分な数の電子がフローティングゲートに注入され、必要最少レベルよりも十分な余裕をもってターンオンしきい値を上昇させることができる。同様に、消去検証工程において、ジャングロース特許はコントロールゲートの電圧を5Vから約3.25Vに低下させる。もし、コントロールゲートに3.25Vを印加してセルが導通するのであれば、5Vの読出し電位が印加されればセルは確実に導通する。又、この工程によって消去に必要な最少除去量よりも十分な余裕を持って電荷量をフローティングゲートから確実に除去できる。
フラッシュEPROMセルに用いられる標準的な検出技術は、選択したセルのビットラインに接続する第１の入力部と、リファレンスセルのビットラインに接続する第２の入力部を備える差動検出増幅器を含む。選択されたセルのビットラインの有効抵抗負荷R1とリファレンスセルのビットラインの有効抵抗負荷R2は検出動作に影響を及ぼすが、これはセンス比として知られている。つまり比R1/R2はリファレンスセルの電流に対する選択されたセルの電流の比であり、メモリセルの導通状態を検出増幅器に表示させるための指標となる。例えば、センス比2.5の場合、セルの導通状態を表示させるためには、選択したビットライン上の電流レベルはリファレンスビットライン上の電流の40％を必要とする。
プログラミングと消去を検証するための従来のシステムは、メモリセルとリファレンスセルの両方のコントロールゲートの電圧レベルを一緒に変えてしまう。さらに余裕を持たせるために、従来のシステムではプログラム検証時にビットライン上の負荷を操作してセンス比を約2.5から例えば約４に増やしている。センス比が４の場合、検出増幅器を動作させるためには選択されたビットライン上の電流レベルは低く（リファレンスビットライン上の電流の25％）なければならない。同様に、消去検証工程においては、センス比を2.5以下に下げて検出増幅器の動作に必要な選択ビットライン上の電流を増大させている。
従来の構造はワードラインの電圧調整と、ビットラインの抵抗負荷の増減によるセンス比の調整とを組み合わせて利用しているが、これらのシステムはある問題を依然抱えている。特に、センス比を制御する際、ビットラインの負荷を微調整することが難しい。この調整はその負荷のトランジスタをオン／オフして抵抗を増減させることによって行なうことが可能であるが、この方法の精度はやや粗い。
従って、フラッシュEPROMや他の不揮発性メモリセル用の消去検証及びプログラム検証回路に改良を加えて、検証マージンを微調整できる回路を提供する必要性がある。
〔発明の概要〕
本発明は、不揮発性メモリ装置用検証回路の設計を非常に細かく制御する方法を提供する。また検証電位は従来のものよりもはるかに通常の読み出し電圧に近い。メモリセルとリファレンスセル、およびアドレスされたメモリセルとリファレンスセルに応答するセンス回路（sense circuitry）を有し、さらに読出しモード時に読出し電位が選択されたメモリセルのゲートに供給されリファレンス電位がリファレンスメモリセルのゲートに供給されるように構成された不揮発性メモリ装置における、プログラム可能なメモリセルの状態を検証する本発明の方法は以下のステップから成る：
すなわち、アドレスされたプログラム可能なメモリセルのゲートに第一の検証電位を供給するステップと、
リファレンスセルのゲートに、前記第一検証電位とは異なる第二の検証電位を供給するステップとから成る。
セル電流はゲート電圧に非常に密接に関係しているから、メモリセルとリファレンスセルに異なるゲート電圧を印加することは実質的にセンス比を調整するのと同じである。しかし、調整の精度は従来のものよりもはるかに細かい。又、このほう方は、選択されたビットライン及びリファレンスビットラインの負荷を変える回路がシステムに設けられているかどうかにかかわらず、システムに適用して検証モード中にセンス比を制御することができる。
この方法の１つの特徴は、読出しモード中にセルに印加されるリファレンス電位と読出し電位は実質的に等しい。読出し電位（プログラム検証）を印加しても導通しないプログラム可能なメモリセルの状態を検証するために本方法を適用した場合、リファレンスセルに印加される第二の検証電位はアドレスされたプログラム可能なメモリセルに印加される第一検証電位よりも低い。
読出し電位（消去検証）を印加したら導通するプログラム可能なメモリセルの状態を検証するために本方法を適用した場合、第二検証電位は、第一検証電位よりも大きい。
本発明はまた、メモリセルアレイと、リファレンスセルを有するセンス回路とを含むプログラム可能な不揮発性メモリ装置として特徴づけられる。センス回路はリファレンスセルの出力を参照して、アドレスされたメモリセルの状態を検出する。電圧供給回路は選択されたメモリセルの制御端子とリファレンスセルに駆動電圧（energizing voltage）を供給し、選択メモリセルとリファレンスセルの出力の差によって選択メモリセルの状態を表示させる。読出しモードと検証モードから成る上記の方法を実行するために制御回路が設けられている。この読出しモードにおいて、アレイ中のメモリセルの駆動電圧は読出し電位でリファレンスセルの駆動電圧はリファレンス電位である。また検証モードにおいて、アレイの駆動電圧は第一検証電位でリファレンスセルの駆動電圧は前記第一検証電位とは異なる第二の検証電位である。
装置は、フラッシュEPROMセルから成るメモリセルを使用しても良いし、あるいは電気的に消去可能なEPROMセル又は他の関連する不揮発性セルから成るメモリセルを用いてもよい。
本発明のさらに別の特徴は、フラッシュEPROM集積回路を提供する点にある。その集積回路はゲート、ソース及びドレインを有するフラッシュEPROMメモリセルのメモリアレイを含んでいる。複数のビットラインがメモリアレイを横切っており、各ビットラインはアレイ内の縦（column）配列されたセルのドレインに結合されている。同様に、複数のワードラインがメモリアレイを横断しており、各ワードラインはメモリアレイの横（row）配列されたセルのゲートに結合されている。その集積回路にはリファレンスアレイが含まれるが、そのリファレンスアレイはゲート、ソース及びドレインを有するフラッシュEPROMメモリセルの少なくとも１つの縦列を含む。リファレンスビットラインはリファレンスアレイ中の縦列のリファレンスセルのドレインに結合されている。センス回路はメモリアレイ内の複数のビットライン及びリファレンスビットラインに結合されており、ビットラインの状態に応じて選択したメモリセルの状態を検出する。
本発明によれば、その集積回路はさらに制御可能な電圧源を含んでいる。この電圧源は、メモリアレイ内のワードラインとリファレンスアレイ内の縦列の少なくとも１つのリファレンスセルに接続され、メモリアレイ内の選択されたワードラインに読出し駆動電位（read energizing potential）を、またリファレンスアレイ内の縦列の少なくとも１つのリファレンスセルのゲートにリファレンス駆動電位（reference energizing potential）を供給する。制御可能な電圧源は読出しモード、消去検証モード及びプログラム検証モードを有し、これらのモードにおいて読出し駆動電位及びリファレンス駆動電位が独立して設定される。読出しモードにおいて、読出し駆動電位は第１のレベルを有し、リファレンス駆動電位は第１レベルに実質的に等しい第２のレベルを有する。消去検証モードにおいて、読出し駆動電位は第３のレベルを有し、リファレンス駆動電位は第４のレベルを有するが、第３レベルは第４レベルよりも低い。プログラム検証モードにおいて、読出し駆動電位は第５のレベルを有し、リファレンス駆動電位は第６のレベルを有するが、第５レベルは第６レベルよりも高い。
リファレンスビットラインの電流量に対する選択されたビットラインの電流量に反比例し、かつ選択されたセルの導通状態を示すセンス比で特徴づけられるセンス回路を設けたシステムにおいて、メモリアレイとリファレンスアレイの駆動電位を別々に制御することにより、リファレンスセルに印加する駆動電位よりも低い駆動電位を選択されたセルに印加して、消去検証モード時にセンス比を効果的に低減させるように第３と第４のレベルを選択する。同様に、リファレンスセルに印加する駆動電位よりも高い駆動電位を選択されたメモリセルに印加して、プログラム検証モード中にセンス比を効果的に増大させるように第５と第６のレベルを選択する。
さらに別の特徴として、本発明に係る集積回路は実質的に12V±0.6Vのプログラム電位VPP及び実質的に5V±0.5Vの平常電位VDDを供給するための入力を有する。本発明に係る制御可能な電圧源は、VDD電位よりも変動割合の小さいVPP電位から取った分圧器（voltage divider）を用いている。これによってトランジスタのゲートに印加される検証モード電位の変動が小さくなる。
さらに別の特徴として、その分圧器はダイオード構造に接続された一連のＰ−チャネルMOSトランジスタで構成されている。さらにＰ−チャネルトランジスタはｎ−ウエル内に形成され、そのｎ−ウエルはソース端子に結合している。これによって従来の抵抗分圧器よりも少ない領域しか要せず少ない電力しか消費しない安定した分圧器が得られる。
さらに別の特徴として、メモリアレイ内のワードラインに印加する電圧は制御可能な電圧ドライバーを介して供給される。この電圧ドライバーは読出し電位、プログラム検証電位及び消去検証電位をメモリセルアレイ内の選択されたワードラインに供給する。このドライバーは、それ自体の出力レベルに影響を与えるしきい値電圧を有するｎ−チャネルMOSトランジスタを１個備えている。つまり直列接続された複数のＰ−チャネルトランジスタを備える分圧器は、これらＰ−チャネルトランジスタに直列に接続されたｎ−チャネル補償トランジスタを１個備えている。これによって、ワードラインドライバー内のｎ−チャネルトランジスタのしきい値の変動が分圧器で打ち消されるので検証電位はｎ−チャネルトランジスタしきい値電圧の変動に左右されることがなくなる。
本発明のさらに別の特徴として、本発明に係る制御可能な電圧源は、集積回路に適用する際、メモリセルのビットライン上の負荷とリファレンスセルのビットライン上の負荷を互いに独立して制御するための回路と組み合わせることができる。従って、センス比はビットライン上の抵抗負荷を調整することによって直接的に調整できるだけでなく、メモリセルとリファレンスセルの夫々のゲートに印加する駆動電位を変化させることによる効果的な調整と組み合わせて調整することが可能である。
本発明は、フラッシュEPROM集積回路のような不揮発性メモリ装置に対して消去及びプログラム検証モードを実行することのできる柔軟で効率の良い構成を提供する。この構成によれば、メモリアレイをリファレンスアレイのワードラインに与える駆動電位を精密に制御し、かつ読出しモード、消去検証モード及びプログラム検証モードに関する駆動電位のレベルを夫々独立して制御することができる。この構成によれば、”マージン電圧”（margin voltage）を組み、かつ適用した余裕値（margins;マージン）を非常に高い精度で制御できるように容易に調整することができる。
本発明の他の特徴や利点は図及び以下の詳細な記述やクレームに示されている。
【図面の簡単な説明】
図１は本発明による集積回路不揮発性メモリ装置の概略ブロック図である。
図２は本発明の好ましい実施例におけるメモリアレイの一部の概略図である。
図３は本発明の好ましい実施例におけるリファレンスアレイの一部の概略図である。
図４は図１のシステムのAVX発生器の概略図である。
図５は図１のシステムのマージン電圧発生器の概略図である。
図６は図１のシステムにおけるワードラインドライバーの概略図である。
図７は図１のシステムにおけるリファレンスミニアレイの拡大ブロック図である。
図８は図１のシステムのセンス比パラメータに関わるリファレンスビットライン用ビットライン負荷回路の概略図である。
〔好適実施例の説明〕
図１〜８を参照して好ましい実施例を以下詳細に説明する。図１は本発明に係る集積回路フラッシュEPROM装置の単純化した概略図である。図２はフラッシュEPROMメモリアレイの構成とセル構造を示す好ましい実施例である。図３〜８は図２のメモリセル構造を用いたシステムに図１の主要機能ブロックを用いた実施例である。
図１に示すように、集積回路である不揮発性メモリ装置はメモリセルの複数の横列と縦列から成るメモリアレイ10を有する。縦列はビットライン11に接続された複数のセルから成る。横列はワードライン12に接続された複数のセルから成る。図では明確化のため１つのビットライン11と１つのワードライン12しか示していないが、これらはアレイ全体の複数のワードラインとビットラインを代表して表わしている。メモリ10の構成は様々な構造を取り得ることが以下の説明から理解されるであろう。好ましいシステムとしては、我々の米国特許出願No.07/823,882「不揮発性メモリセル及びアレイアーキテクチャー」（1992年１月22日出願、本願の出願人と同一出願人が出願時および現在も所有）に開示される構成としてもよい。
メモリアレイ10はフラッシュEPROMセルやEEPROMセルの如く、フローティングゲート構造によって特徴づけられる不揮発性メモリセルを有する。すなわち、その集積回路は図示のようにライン14を介してメモリアレイ10に接続された消去及びプログラムドライバー13を備えている。消去及びプログラムドライバーは適宜オンチップ回路（チップ内の回路）又はオフチップ回路（チップ外の回路）からライン15にプログラミング電位VPPを受け、消去及びプログラム動作に必要な高電圧を確保（establish）する。また消去及びプログラムドライバー13には制御信号16が供給され、プログラム及び消去機能実行のための状態が確保される。
メモリアレイ10内のセルの選択は、チップに供給されるアドレス19に応答する縦列デコーダ17と横列デコーダ18によって行なわれる。縦列デコーダ17はライン20上に信号Ｙを発生し、この信号が各ビットライン11上の縦列選択トランジスタ21を駆動する。
横列デコーダ18はワードラインドライバー22を制御して、メモリアレイ10内の選択された横列であるワードライン12に電圧VWLを発生させる。
集積回路には又、リファレンスビットライン24に接続された少なくとも１つのメモリセルの縦列を有するリファレンスミニアレイ23が設けられている。電源電位VDDはライン25を介して回路全般及びミニアレイ23に供給され、通常の読出し動作中にリファレンスミニアレイ23内のワードラインに供給される。リファレンスビットライン24の縦列選択トランジスタ26は、そのゲートが電位VDDに充電されていてオン状態になっている。
メモリアレイ10内の選択されたメモリセルの状態はセンス回路27で検出される。このセンス回路27は、それぞれノードSA1,SA2における電圧で表わされる、ビットライン11の電流量とリファレンスビットライン24の電流量との差を検出する。メモリビットライン11はノードSA1と電源VDDとの間に有効抵抗負荷R1を含む。同様に、リファレンスビットライン24はノードSA2と電源VDDとの間に有効抵抗負荷R2を含む。図１に示した抵抗R1とR2は、大要として負荷トランジスタや抵抗、又は設計に見合ったデバイスの組み合わせから成るビットライン回路の抵抗負荷を表わしている。
抵抗R2に対する抵抗R1の比はセンス回路27のセンス比SRとして知られるパラメータである。なぜなら、これらの抵抗値は、メモリビットライン11に流れる動作電流（trip current;トリップ電流）を決定して、この結果検出増幅器27は、アレイ10内の選択されたメモリセルの導通状態に応じた出力をライン28にするからである。本適用例に於て、センス比は抵抗の比R1/R2として定義される。センス比が2.5の場合、トリップ電流はリファレンスビットライン24上の電流の1/2.5あるいはリファレンスビットライン24上の電流の40％と定義される。従って、もしビットライン11上にリファレンス電流の40％未満の電流が流れているとすれば、非導通状態がセンス回路27によって表示される。リファレンス電流の40％以上の電流がメモリビットライン11に流れている場合、センス回路27はメモリセルが導通状態であることを表示する。
前述したように、消去及びプログラムドライバー13の制御の下で消去及びプログラム動作が実行された後に、消去検証動作及びプログラム検証動作が夫々行なわれる。
本発明によれば、ワードライン12の電圧VWLは通常の読出し動作中実質的にVDDに等しい第１の値を有する。リファレンスミニアレイ23内のセルには、本実施例におけるライン25に与えられた電圧VDDと実質的に等しい第２のレベルが印加される。これら第１と第２の電圧値は設計上の必要性に応じて互いに等しくてもよいし異なっていてもよい。
消去検証モードにおいて、ライン12の電圧VWLは第３の値を有し、リファレンスミニアレイ23内のセルには第４の値EVSを有するライン29上の消去検証電源電圧が印加される。
プログラム検証モードにおいて、ライン12上の電圧VWLは第５の値を有する。またリファレンスミニアレイ23内のセルには第６の値PVSを有するライン30上のプログラム検証電源電圧が印加される。
ワードライン12上の電圧は、ライン31の電源電圧AVXに応答するワードラインドライバー22を介して供給される。ライン31はAVX発生器32によって駆動される。AVX発生器32はVDD電位25、VPP電位15及び制御信号16を入力として受け取る。また、AVX発生器32は調整されたリファレンス電圧PV1、PV2、EV1及びEV2をマージン電圧発生器34からライン33を介して受け取る。マージン電圧発生器34に入力されるものにはVDD25、VPP15及び制御信号16がある。マージン電圧ジェネレータ34はまた、PVS電圧をライン30に、EVS電圧をライン29に供給する。
AVX発生器32は、読出しモードにおいて、実質的にVDDに等しい電圧をライン31に供給する。プログラム検証モードにおいて、AVX発生器32は電圧値PV1及びPV2に応じて電圧AVXを発生し、その結果ワードライン12にVDDより高い駆動レベル（energizing level）を確保する。消去検証モードにおいて、AVX発生器32は電圧値EV1及びEV2に応じて電圧AVXを発生し、その結果ワードライン12にVDDより低い電圧レベルを確保する。
通常の読出しモードに於て、ライン25のVDD信号によって、リファレンスミニアレイ23内のセルが充電されるので、リファレンスミニアレイ内のセルとメモリアレイ10内の選択されたメモリセルが実質的に等しいゲート電圧によって充電される。このモードにおいて、センス比は抵抗R1とR2によって実質的に設定される。
消去検証モードに於て、ライン29にEVS信号が設定され、リファレンスミニアレイ23内のセルに供給される。同時にVDDとPVSはリファレンスミニアレイワードラインから切り離される。このモードにおいては、電圧EVS29はワードライン12の駆動電圧よりも高い。
フラッシュEPROMセル及びそれに類似したフローティングゲートを有するメモリセルによって作られた電流がワードライン電圧と密接に関連しているため、メモリアレイ内の選択されたセルよりもリファレンスセルの方により高いワードライン電圧を印加すると、メモリビットライン11よりもリファレンスビットライン24の方により大きな電流が流れるという効果を生む。消去検証モードでは、選択されたメモリセルは導通状態となることが期待される。従って、メモリビットライン11の電流は、抵抗R1とR2で設定されるセンス比を有する検出増幅器27を動作（trip）させるだけ十分に高くなければならない。しかし、リファレンスミニアレイ23内のリファレンスセルはメモリアレイ10内の選択されたメモリセルよりも強力に（高い電圧で）駆動されているため、センス回路27を動作させるためには選択されたメモリセルはリファレンスセルよりもより導電的でなければならない。これによってセンス比R1:R2を変更すらせずに消去検証のためのマージン（余裕）が得られる。
プログラム検証モードにおいて、ワードライン12上の電圧はVDDよりも高く設定される。ライン30の電圧PVSはワードライン12の電圧よりも低くされ、同時にEVSとVDD25に結合されるワードラインはオフ（disabled）にされる。従って、メモリアレイ内の選択されたメモリセルはリファレンスミニアレイ23内のメモリセルよりも強力に駆動されるので、リファレンスビットライン24よりもビットライン11の方により高い電流を発生させる事になる。プログラム検証モードでは、選択されたメモリセルは非導通状態となることが期待される。従って、リファレンスアレイ23のリファレンスメモリセルよりも選択されたメモリセル10の方を強力に駆動することによって、センス比R1:R2を変えることすらなくプログラム検証マージンを確保できる。
本発明の好ましい実施例について図２〜８を参照しながら詳しく説明する。図２と図３は夫々メモリアレイ10とリファレンスミニアレイ23の構造を示す。
図２は本発明の好ましい実施例に使用するフラッシュEPROM回路の構成を示す。フラッシュEPROM回路は、メモリセル群の２つの縦列のソースをローカル仮想グランド（接地）ライン（local virtual ground line）52に結合したドレイン−ソース−ドレイン構成を有する。セル群の左側縦列のドレインはローカルビットライン（local bit line）50に、また右側縦列のドレインはローカルビットライン51に接続されている。それ故例えば、メモリセル53はそのソースを仮想グランドライン52に、またそのドレインをローカルビットライン50に接続している。メモリセル54はそのソースを仮想グランドライン52に、またそのドレインをローカルビットライン51に接続している。縦列が32個の横列高さを有する場合、これらメモリセルのゲートはワードラインWL0、WL1…、WL31に結合されている。それで、フローティングゲートトランジスタ53と54のコントロールゲートはワードラインWL1に結合されている。
ローカルビットライン50及び51は最上部のブロック選択トランジスタ55及び56を夫々介し、拡散層を介して金属コンタクト部57及び58に、さらにグローバルビットライン59及び60に夫々接続されている。ローカル仮想グランドライン52は底部のブロック選択トランジスタ61を介して仮想グランドライン62に接続されている。上部のブロック選択トランジスタ55、56はライン63の信号TBSELによって、また底部のブロック選択トランジスタはライン64の信号BBSELによって制御される。
グローバルビットライン59、60は縦列選択トランジスタ65、66を介してライン67上の検出増幅器に入力として接続される。縦列選択トランジスタ65,66は、図１に示すように、縦列デコーダ回路17の出力によって制御される。
ワードラインWL0〜WL31の各々は図１に示すワードラインドライバー22のようなワードラインドライバーによって駆動されるが、その際、チップが読出し、プログラム、プログラム検証、消去あるいは消去検証モードのいずれのモードにあるかによって、ワードラインに印加する駆動電圧を一連の特定値の中のいずれか一つに設定してワードラインの駆動を行なう。同様に、ライン62の仮想グランド端子及びライン67を介してのビットラインは回路のモードに応じて制御される。
ビットライン59と60は、図示したセル群のミラーイメージであるもう一対のセルの縦列と垂直方向に継がっている。またメモリセルの縦列は複数組設けられており、これらがメモリアレイ全体を構成している。好ましいシステム例としては、装置ごとに１メガビット以上のメモリ容量を設けてもよい。
図３に示すように、リファレンスミニアレイ23も同様な構造を有している、すなわち、リファレンスミニアレイには左側にローカルビットライン70と右側にローカルビットライン71を備える少なくとも一対のセルの縦列を設けている。左右の縦列のメモリセルのソースはローカル仮想グランドライン72に接続されている。リファレンスミニアレイにはワードラインWL0〜WL31に接続された32のセルの対から成る縦列が設けられている。上部のブロック選択トランジスタ73と74はVDDに接続されて両縦列をオン状態にしている。これらの出力BL0とBL1は夫々のリファレンスビットラインに接続されてセンス回路に供給される。
図２に示した底部のブロック選択トランジスタ61は図３には用いていない。その代わり、ローカル仮想グランドラインの端子はグランド（接地）に直接接続される。
通常の読出しモードに於て、ワードラインWL15はVDDに結合されてセル76、77を駆動し通常読出しモード用のリファレンス電流を発生させる。プログラム検証モードにおいて、ワードラインWL14はPVS電圧に結合されてセル78、79を駆動し、プログラム検証用リファレンス電流を発生させる。消去検証モードにおいて、ワードラインWL16はEVSに結合されてセル80、81を駆動し消去検証用リファレンス電流を発生させる。アレイ内の他の全てのトランジスタのワードラインWL0〜WL13、WL17〜WL31はグランドに結合される。
図４、５及び６は、図２と図３のセル構造を用いたメモリ装置のワードライン電圧を発生させる回路を示す。図４にはAVX発生器が示されている。AVX発生器はマルチプレクサ101からライン100にAVX出力を供給する。マルチプレクサ101は入力としてライン102からVDD、ライン103からVPP、ライン104から消去検証及びプログラム検証ドライバーの出力を受け取る。図に示すように、通常の読込み動作においてVDDはAVXレベルとして入力される。同様に、プログラム動作中にVPPはAVXレベルとして与えられる。消去検証又はプログラム検証において、一般に105で示されるドライバーはAVXレベルを確保するために使われる。ドライバー105はライン106のVPPレベルによって制御される。このドライバーは制御可能な電圧源を有する。この電圧源にはゲートとドレインが端子106に結合され、ソースが第２のｎ−チャネルトランジスタ108のドレインに結合された第１のｎ−チャネルトランジスタ107が設けられている。第２のｎ−チャネルトランジスタ108のソースは第３のｎ−チャネルトランジスタ109のドレインに結合されている。ｎ−チャネルトランジスタ109のソースはノード110に結合されている。さらにこのドライバーにはゲートとドレインをノード106に結合したｎ−チャネルトランジスタ111が含まれる。トランジスタ111のソースはｎ−チャネルトランジスタ112に結合されている。ｎ−チャネルトランジスタ112のソースはｎ−チャネルトランジスタ113のドレインに結合されている。ｎ−チャネルトランジスタ113のソースはノード110に接続されている。
ノード110は、ゲートをVDDに接続したｎ−チャネルトランジスタ114のドレインに結合されている。トランジスタ114のソースはノード115に接続されている。ノード115はトランジスタ116のドレインとトランジスタ117のドレインに接続されている。トランジスタ116と117のソースはノード118に接続されている。ノード118は、ソースをグランドに結合したトランジスタ119のドレインに接続されている。
消去検証モードにおいて、制御信号EVCがトランジスタ108のゲートに、また制御信号VFYNがトランジスタ119のゲートに印加される。図１のマージン電圧発生器34が作ったリファレンス電圧EV1とEV2はトランジスタ109と116のゲートに夫々印加される。また消去検証モードにおいて、制御信号PVCとリファレンス電圧PV1、PV2がオフにされる。これによってライン104にレベルEV1とEV2で定まる電圧が生じる。
プログラム検証モードにおいて、制御信号PVCとVFYNがオンにされ、リファレンス電圧PV1とPV2がトランジスタ113と117のゲートに夫々与えられ、さらにEV1、EV2及びEVCがオフにされる。これによってライン104に特定の電圧が生じ、これがプログラム検証中にPV1とPV2で定まるAVXとしてライン100に供給される。
リファレンス電圧EV1、EV2、EVC、PV1、PV2及びPVCは電圧マージン発生器34によって作られる。好ましい実施例における電圧マージン発生器を図５に示す。
図５の電圧マージン発生器は主に２つの分圧器から構成される。この分圧器は夫々ｎ−ウェル内に作られソースをｎ−ウェルに接続し、かつダイオード接続された、ｐ−チャネルトランジスタの列から成る。また各々の分圧器は対応する制御ロジックによって駆動される。
すなわち、プログラム検証モード用の分圧器は入力として、ライン200からVPP電位を、プログラム検証モード中にハイレベルとなるPGMVFY制御信号をライン201から、さらにVPP電源電圧200がハイレベルとなったときにVDDレベルに上昇するVPPH信号をライン202から受け取る。ライン201のPGMVFY信号はインバータ203に接続されている。インバータ203の出力は、ゲートをVDDに接続したパストランジスタ206に接続される。パストランジスタ206のドレインは、ｐ−チャネルトランジスタ207、ｐ−チャネルトランジスタ208、ｎ−チャネルトランジスタ209及びｎ−チャネルトランジスタ210の、すべて直列に接続されて構成される第２のコントロールゲートに入力として供給される。トランジスタ207と210のゲートはトランジスタ206の出力に接続されている。トランジスタ209のゲートはVDDに接続されている。トランジスタ208のゲートはVPPHライン202に接続されている。又、トランジスタ206の出力はｐ−チャネルトランジスタ211のドレインにも結合されている。トランジスタ211のソースはVPPに、ゲートはトランジスタ208と209の間のノードに接続されている。
トランジスタ208と209の間のノード299からはPVC制御信号を取り出しており、このノードはプログラム検証モード時にVPP値に引き上げられる。さらに、ノード299は、直列に接続されたｐ−チャネルトランジスタ212、PCHトランジスタ213、ｎ−チャネルトランジスタ214、及びｎ−チャネルトランジスタ215から成る次のインバータにも接続されている。ノード299はトランジスタ212と215のゲートに接続されている。トランジスタ214のゲートはVDDに結合され、ｐ−チャネルトランジスタ213のゲートはライン202のVPPH信号につながっている。
ライン216と217で示されるように、ｐ−チャネルトランジスタ207、208、212、213はVPP端子200に結合されたｎ−ウェル216及び217内に形成されている。
VPPが高電圧であるかどうかに関わらず、トランジスタ208と213は常時オンになっている。しかしVPPHがVDDの時、トランジスタ208と213はVPPHが低いときよりも抵抗は大きい。従って、これらのトランジスタは高電圧へ移るときにインバータを保護する。
リファレンス電圧PV1、PVS及びPV2を発生する抵抗分圧器はトランジスタ213と214の間のノード224の信号によって動作可能になる。この信号はプログラム検証モード中にロウレベルに引き下げられる（プルダウンされる）。
その分圧器はｐ−チャネルトランジスタ218〜223で構成される。ｐ−チャネルトランジスタ218のゲートはトランジスタ213と214の間のノードから出るライン224の信号に接続されている。トランジスタ218のソースはVPPに結合されると共に、それが内部に形成されるｎ−ウェルにも結合されている。ｐ−チャネルトランジスタ219〜223は全てダイオード接続されており、それらのゲートやドレインが互いに接続されている。また各々のトランジスタはそのソースに結合された個々に分離したｎ−ウェル内に形成されている。
信号PV1はトランジスタ219と220の間のノードに接続されたライン225に出力される。ｎ−チャネルトランジスタ226と227はライン225とグランドとの間で直列に接続される。トランジスタ226のゲートはVDDに結合される。トランジスタ227のゲートは制御ライン228に結合される。
リファレンス電圧PVSはトランジスタ221と222の間のノードに接続されるライン229上に作られる。ライン229は又、グランドに直列接続される２つのｎ−チャネルトランジスタ230と231にも接続されている。ｎ−チャネルトランジスタ230のゲートはＶDDに結合され、ｎ−チャネルトランジスタ231のゲートは制御ライン232に接続される。
信号PV2はライン232に出力される。ライン232はトランジスタ222と223の間のノードに結合される。ライン232はまたｎ−チャネルトランジスタ233に結合されている。トランジスタ233のゲートは制御ライン228に、ソースはグランドに接続されている。
制御ライン228はライン201のPGMVFY信号からインバータ234、235、236を介して取り出している。従って、ライン201のPGMVFYがハイレベルの時、制御ライン228はロウレベルとなる。これによって出力PV1、PVS、PV2がプログラム検証動作用に使用可能になる。
消去検証モード用分圧器はプログラム検証モード用分圧器と同じ一般的な制御ロジック（一般的なものは250）を有する。従って制御ロジック250の説明は省く。もちろん制御ロジック250は、ライン201のPGMVFYに代わってライン251のERSVFY信号で制御される。消去検証モードでは、ライン253にEVC信号が印加される。
さらに、消去検証用制御可能電圧源の分圧器は少し異なっている。この分圧器は、ノード262のVPPとノード263のグランドとの間に直列接続されたｐ−チャネルトランジスタ254〜259、ｎ−チャネルトランジスタ260及びｐ−チャネルトランジスタ261から成る。トランジスタ254のゲートは、消去検証モード時に分圧器を動作可能にする制御ロジック250の出力に接続いている。トランジスタ254のソースとｎ−ウェルはライン262のVPPに結合されている。ｐ−チャネルトランジスタ255〜259及び261は直列に接続されており、かつそれらのゲートとドレインを互いに結合してダイオード接続している。ソースはそれらトランジスタ自体を内部に形成するｎ−ウェルに結合されている。ｎ−チャネルトランジスタ260はそのゲートをそのドレインに結合してダイオード接続しており、さらにｐ−チャネルトランジスタ259のドレインに接続されている。ｎ−チャネルトランジスタ260のソースはｐ−チャネルトランジスタ261のソースに接続されている。
電圧EV1はトランジスタ257と258の間のノードに接続されたライン264に出力される。ライン264はまたグランドに直列接続されたｎ−チャネルトランジスタ265と266にも接続されている。ｎ−チャネルトランジスタ265のゲートはVDDに、またｎ−チャネルトランジスタ266のゲートは制御ライン267に結合されている。
リファレンス電圧EVSはライン268に出力される。ライン268はトランジスタ258と259の間のノードに接続される。ｎ−チャネルトランジスタ269と270はライン268とグランドとの間に直列に接続される。ｎ−チャネルトランジスタ269のゲートはVDDに、またｎ−チャネルトランジスタ270のゲートは制御ライン267に接続される。
リファレンス電圧EV2はライン271に出力される。ライン271はトランジスタ260と259の間のノードに接続される。ｎ−チャネルトランジスタ272はライン271とグランドとの間に接続される。トランジスタ272のゲートは制御ライン267に接続される。従って、リファレンス電圧EV1、EVS、EV2が消去検証モード時に出力される。
代表的なケースではVDDは5V±0.5V、範囲としては5.5V〜4.5Vあるいは5V±10％である。プログラミング電位は普通12V±0.6Vすなわち12.6V〜11.4Vあるいは12V±５％である。従ってVPP電位はパーセントでみるとVDDよりも精密に制御された値である。電圧マージン発生器にVPPを使用すれば、リファレンス電圧PV1、PVS、PV2、EV1、EVS及びEV2は同様な回路でVDDを使って得られるリファレンス電圧よりも精度良く制御された電圧となる。
本発明の好ましい実施例において、図４と図５の回路の信号レベルとR1/R2の調整によるセンス比SRとを、読出しモード、消去検証モードEVFY及びプログラム検証モードPVFYについて以下の表に示す。
ｎ−ウェルをソースに結合したｐ−チャネルダイオード接続トランジスタを使用する事により、分圧器の領域は非常に小さくなり比較的少ない電力消費で済む。
消去検証用リファレンス電圧を発生させる制御可能な電圧源にｎ−チャネルトランジスタ261を使用しているので、図４に示すAVX発生器回路のｎ−チャネルしきい値電圧の変動を補償することができる。従って図４の回路で発生した電圧AVXは、工程のバラツキやそれに類する原因によって生じるしきい値のｎ−チャネル変動に左右されない。
図６はワードラインのドライバーの実施例である。アレイには各ワードライン毎にワードラインドライバーが設けられており、このワードラインドライバーは図１に示す横列デコーダで制御される。ワードラインドライバーはデコード回路から入力XRをライン150から、イネーブル信号INをライン151から、また制御VXPをライン158から受け取る。ワードラインは電圧レベル転換回路の出力側のライン152上で駆動される。
図６の電圧転換回路は、ｐ−チャネルトランジスタ153、ｎ−チャネルトランジスタ154及びパストランジスタ157を有するインバータで構成される。パストランジスタ157はそのソースを入力端子151に、そのドレインをライン156に接続している。トランジスタ157のゲートにはデコード回路からの制御信号XRがライン150から印加される。トランジスタ153と154のゲートはライン156に接続される。ワードライン152はトランジスタ153と154の間のノードに接続される。トランジスタ154のソースはグランドに、トランジスタ153のソースはAVXライン100に夫々接続される。またｐ−チャネルトランジスタ153が内部に作り込まれたｎ−ウェルはAVXライン100に結合される。
ｐ−チャネルトランジスタ155はそのドレインをライン156に、そのソースをAVX端子に接続している。トランジスタ155は、ライン151に信号INを供給するNANDゲートドライバーに対する比引き上げトランジスタとして機能する。トランジスタ155が内部に作り込まれたｎ−ウェルはまたAVXライン100にも接続される。トランジスタ155のゲートはプルアップトランジスタ155の強さを調整するライン158の制御信号VXPに接続されている。
従って、図６に示すレベル転換回路は、実質的にVDDレベルの入力信号によってイネーブル（動作可能）にされたらワードライン152に実質的にAVXの電圧を供給する。VPP電位はより精度良く制御されているため、AVX電位もより精度良く制御されることになり、その結果、前述の如く消去及びプログラム検証モードにおいてワードライン電圧が指定の値により近い電圧値となる。
図７は図２のセルを用いたシステムにおけるリファレンスミニアレイ23の好ましい実施例を示す。図７のリファレンスミニアレイは、３対のセルの縦列300、301、302を含む。各縦列の対300、301、302は図３に示すように構成されている。縦列の対300はそのビットラインをグランドに、縦列の対302もそのビットラインをグランドに接続している。縦列の対301は、センス回路用のリファレンスとして使われるSFLライン307とSFRライン308を駆動する。SFLとSFRビットライン307、308は図３のBL0とBL1に対応するラインに接続される。
図示の如く、リファレンスセルのブロックのワードライン14、15、16は夫々PVS、VDD、EVSに接続される。VDDはインバータ304の出力側でライン303に出力される。インバータ304はインバータ305によって駆動される。インバータ305はNORゲート306によって駆動される。NORゲート306は入力としてPGMVFY及びERSVFY信号を受け取る。従って回路が読出しモードの時ライン303の信号はVDDレベルになる。それ以外のときはライン303の信号は実質的に接地電位となる。PVSとEVS信号は、前述の如く図４に示した電圧マージン回路によって制御される。
図示したリファレンスアレイは特定の複数の駆動電圧で３つのリファレンスセルを駆動する。代わりのシステムとしては、３つのレベルを多重化して１つのリファレンスセルのワードラインに、あるいは必要に応じて別のセルの組み合わせのワードラインに対してその多重化したレベルを与えるようにしてもよい。
SFL及びSFRビットライン307、308は、これらのいずれか１つをイネーブルする最下位ビットデコーダを介して、図８に示す如くリファレンスビットライン負荷に結合される。図８に示す負荷回路（一般には408）はマスク（mask option）を設計しているので、負荷回路408を含む集積回路を容易に変更して各種の効果を生むことができる。
マスクの１つの例によれば、負荷回路408が影響を及ぼす抵抗R2は消去検証、プログラム検証及び読出しモードにおいて一定となる。他のマスクの例によれば、センス比を調整できるように抵抗R2を変更できる。
負荷回路408は図示の如くトランジスタ420〜425から成る。これらトランジスタは図に示しているような幅と長さを有するが、これは一例として示しているに過ぎない。４つのマスク426、427、428、429が回路に組み込まれている。
消去検証モードにおいてセンス比が調整できるようにマスク428は閉じられている。このマスクを開くと、マスク428はグランドをNORゲート432の入力に接続して消去検証時に調整ができないようにする。マスク429は、センス比がプログラム検証モード時に一定の値を維持するのであれば、開いたままにされる。それ以外の場合、マスク429は閉じられ調整ができるようにする。マスク426と427は一般にはセンス比の調整のために使用される。
従って、マスク429が開いている図示のモードにおいて、トランジスタ420〜424がセンス比パラメータに関係している。トランジスタ420はノード411とVDDの間に結合されている。トランジスタ420のゲートはインバータ430の出力で駆動され、このインバータはライン431からOVER信号を入力する。トランジスタ423、422、421はノード411とVDDとの間に直列に接続される。これらトランジスタのゲートは一括にして端子VDDに接続されている。マスク426はトランジスタ421をバイパスさせてトランジスタ422と423のみが負荷抵抗に関与するように機能する。マスク426を開くことによって、この抵抗を増大させることができる。同様に、マスク427を開いてこの抵抗を低減させることができる。
トランジスタ424は端子422とVDDの間に接続されている。そのゲートはNORゲート432の出力で駆動される。NORゲート432にはライン431からOVER信号及び、マスク428の状態如何でグランドGNDまたは消去検証制御信号ERSVFYのいずれかが入力される。
OVER信号は過消去チェックモード時にのみハイレベルにされる。従ってこれは通常はロウレベルであればトランジスタ420と424は導通し、これらトランジスタがセンス比の抵抗に加わる。好ましい実施例において、センス比はこの条件下で約2.5である。この値は上述の如くマスク426と427を使用して３〜2.33の範囲で調整できる。
マスク428が図示の如く接続された状態で、トランジスタ（disabling transistor）424を切り離す事によってインピーダンスを増大させ消去検証時のセンス比を調整できる。これはセンス比を約1.5に下げる効果がある。同様に、プログラム検証モードにおいて、マスク429を接続しトランジスタ425をライン433のPGMVFY制御信号で動作可能にしてもよい。これはプログラム検証モードにおいて、インピーダンスを低減させセンス比を約4.0に増大させる効果がある。
図８に示すトランジスタの寸法は一例として示したに過ぎない。本技術分野に精通した者にとって、関係するMOSトランジスタの幅と長さを操作することによって、負荷回路408の抵抗を調整することが可能であることは容易に理解されるであろう。
以上をまとめてみると、本発明はプログラム及び消去検証モード時にリファレンスアレイのワードラインに与える電位とは異なる電位をVPP分圧器からメモリアレイのワードラインに与えることによって、プログラム検証及び消去検証マージンを確保している。このマージンはワードライン電位の差と密接に関連しているので、マージンはセンス比を変えることなく容易に調整し、かつ所望の構成に組み込むことが可能である。さらに、マージンがより精密に制御されたプログラミング電位VPPに基づいてマージン発生器によって決定されるので、より粗く制御された電源電圧VDDに基づいてワードライン電位を発生させる従来の構成と比べてより良い性能が得られる。さらに、本発明のマージン電圧発生器34が小さい領域と低電力を使うユニークな構造で作られている。またこの構造は回路が発生する最終値に影響を及ぼすしきい値の変動を補償する。
従って本発明に係る不揮発性集積回路メモリ装置は、従来のシステムよりも正確に制御することが可能な消去検証及びプログラム検証モードを有している。
上述した本発明の好ましい実施例は単に例として示したもので発明の全てを網羅するものでもなく、また記述した形態にのみ発明を限定するものでもない。本技術分野に精通した者にとって、上記例に各種の変更や修正が可能なことは明らかであろう。上記実施例は、本発明の原理と実際的な適用について説明し、それによって本技術に精通した者が考えている特定の構成に合った各種の変更や修正を加えることができるように意図したものである。本発明の範囲はクレーム及びそれに均等なものによって定義される。
本発明は、消去及びプログラム（書込み）可能な不揮発性メモリ装置の設計に関し、さらに詳しくは装置内のメモリセル、特にフラッシュEPROM又はEEPROMメモリセルのプログラミング又は消去状態を検証する為の回路に関する。
〔従来の技術の背景〕
集積回路技術に基づく不揮発性メモリの設計は現在拡大しつつある分野である。不揮発性メモリセルの代表的な種類として消去及びプログラム可能なリードオンリーメモリ（EPROM）がある。２つの代表的なEPROM構造はメモリセルの消去方法において区別される。第１の構造はEEPROMと呼ばれており、比較的高い電圧で電気的に消去する方法を用いている。第２の構造はフラッシュEPROMと呼ばれ、低い電圧による消去技術を用いている。
フラッシュEPROMとEEPROM技術はいずれも、ソース、チャネル、ドレイン、チャネルの上方に位置するフローティングゲート及びフローティングゲートから絶縁されたコントロールゲートから成るメモリセル構成に関するものである。セルをプログラムするには電子でフローティングゲートを充電してメモリセルが動作するしきい値（turn on threshold;ターンオンしきい値）を上昇させる。プログラムされるとセルはオンしない、つまり読出し電位がそのコントロールゲートに印加されてセルがアドレスされてもセルは非導通状態のままである。セルを消去するにはフローティングゲートから電子を取り除いてしきい値を下げる。しきい値が下がると、そのコントロールゲートに読出し電位が印加されてセルがアドレスされたとき、セルは導通状態になる。
フラッシュEPROMとEEPROMメモリセルは両方とも過消去という問題を抱えている。この過消去は、消去動作において、フローティングゲートから電子を取り過ぎて少量の正電荷が残ってしまった時に発生する。この正電荷によってメモリセルはわずかながらオン状態になるため、メモリセルがアドレスされていなくても少量の漏れ電流がメモリセルを通って流れることがある。ある１つのビットラインに沿って過消去されたセルがいくつか存在すると、漏れ電流が蓄積されて誤った読出しを生じさせることがある。通常のEEPROM構成では、選択されていないメモリセルが漏れ電流をビットラインに流出させることがないように、メモリセルをビットラインから絶縁するパスゲートを有する２トランジスタセル構造を採用している。フラッシュEPROMセルは絶縁トランジスタを使用していないので、過消去が大きな問題となっている。
過消去は又、フローティングゲートメモリセルをプログラム及び消去する際に生じる重要な現象にも関係している。すなわち、プログラミングの工程においてフローティングゲートに流入、あるいは消去の工程においてフローティングゲートから流出する電荷の量は常に正確に制御できるわけではない。この電荷の量は、動作時のセルの温度、処理技術によるセルのバラツキ、セルの経年、その他の要素によって変わる。
従って、商業用フラッシュEPROM構造にはプログラミング及び消去工程が正しく行なわれたことを確かめるための回路が設けられている。ジャングロース（jungroth）氏の発明による米国特許No.4,875,118「フラッシュEPROM用電圧マージン（余裕）調整回路」を例にとって説明する。従来の半導体装置は、（メモリアレイ内のワードラインを介して）セルのコントロールゲートに印加する電位を通常の読出し電位よりも上昇させる工程であるセルのプログラミングを検証する第一のモードを有している。従ってジャングロース特許は通常の読出し動作を行なうときに5Vの電位をセルに印加し、プログラム検証を行なう時にそれより高い電位約7.5Vを印加する。コントロールゲートに高い電圧を印加してプログラム検証を実行することによって、プログラミング工程において十分な数の電子がフローティングゲートに注入され、必要最少レベルよりも十分な余裕をもってターンオンしきい値を上昇させることができる。同様に、消去検証工程において、ジャングロース特許はコントロールゲートの電圧を5Vから約3.25Vに低下させる。もし、コントロールゲートに3.25Vを印加してセルが導通するのであれば、5Vの読出し電位が印加されればセルは確実に導通する。又、この工程によって消去に必要な最少除去量よりも十分な余裕を持って電荷量をフローティングゲートから確実に除去できる。
フラッシュEPROMセルに用いられる標準的な検出技術は、選択したセルのビットラインに接続する第１の入力部と、リファレンスセルのビットラインに接続する第２の入力部を備える差動検出増幅器を含む。選択されたセルのビットラインの有効抵抗負荷R1とリファレンスセルのビットラインの有効抵抗負荷R2は検出動作に影響を及ぼすが、これはセンス比として知られている。つまり比R1/R2はリファレンスセルの電流に対する選択されたセルの電流の比であり、メモリセルの導通状態を検出増幅器に表示させるための指標となる。例えば、センス比2.5の場合、セルの導通状態を表示させるためには、選択したビットライン上の電流レベルはリファレンスビットライン上の電流の40％を必要とする。
プログラミングと消去を検証するための従来のシステムは、メモリセルとリファレンスセルの両方のコントロールゲートの電圧レベルを一緒に変えてしまう。さらに余裕を持たせるために、従来のシステムではプログラム検証時にビットライン上の負荷を操作してセンス比を約2.5から例えば約４に増やしている。センス比が４の場合、検出増幅器を動作させるためには選択されたビットライン上の電流レベルは低く（リファレンスビットライン上の電流の25％）なければならない。同様に、消去検証工程においては、センス比を2.5以下に下げて検出増幅器の動作に必要な選択ビットライン上の電流を増大させている。
従来の構造はワードラインの電圧調整と、ビットラインの抵抗負荷の増減によるセンス比の調整とを組み合わせて利用しているが、これらのシステムはある問題を依然抱えている。特に、センス比を制御する際、ビットラインの負荷を微調整することが難しい。この調整はその負荷のトランジスタをオン／オフして抵抗を増減させることによって行なうことが可能であるが、この方法の精度はやや粗い。
従って、フラッシュEPROMや他の不揮発性メモリセル用の消去検証及びプログラム検証回路に改良を加えて、検証マージンを微調整できる回路を提供する必要性がある。
〔発明の概要〕
本発明は、不揮発性メモリ装置用検証回路の設計を非常に細かく制御する方法を提供する。また検証電位は従来のものよりもはるかに通常の読み出し電圧に近い。メモリセルとリファレンスセル、およびアドレスされたメモリセルとリファレンスセルに応答するセンス回路（sense circuitry）を有し、さらに読出しモード時に読出し電位が選択されたメモリセルのゲートに供給されリファレンス電位がリファレンスメモリセルのゲートに供給されるように構成された不揮発性メモリ装置における、プログラム可能なメモリセルの状態を検証する本発明の方法は以下のステップから成る：
すなわち、アドレスされたプログラム可能なメモリセルのゲートに第一の検証電位を供給するステップと、
リファレンスセルのゲートに、前記第一検証電位とは異なる第二の検証電位を供給するステップとから成る。
セル電流はゲート電圧に非常に密接に関係しているから、メモリセルとリファレンスセルに異なるゲート電圧を印加することは実質的にセンス比を調整するのと同じである。しかし、調整の精度は従来のものよりもはるかに細かい。又、このほう方は、選択されたビットライン及びリファレンスビットラインの負荷を変える回路がシステムに設けられているかどうかにかかわらず、システムに適用して検証モード中にセンス比を制御することができる。
この方法の１つの特徴は、読出しモード中にセルに印加されるリファレンス電位と読出し電位は実質的に等しい。読出し電位（プログラム検証）を印加しても導通しないプログラム可能なメモリセルの状態を検証するために本方法を適用した場合、リファレンスセルに印加される第二の検証電位はアドレスされたプログラム可能なメモリセルに印加される第一検証電位よりも低い。
読出し電位（消去検証）を印加したら導通するプログラム可能なメモリセルの状態を検証するために本方法を適用した場合、第二検証電位は、第一検証電位よりも大きい。
本発明はまた、メモリセルアレイと、リファレンスセルを有するセンス回路とを含むプログラム可能な不揮発性メモリ装置として特徴づけられる。センス回路はリファレンスセルの出力を参照して、アドレスされたメモリセルの状態を検出する。電圧供給回路は選択されたメモリセルの制御端子とリファレンスセルに駆動電圧（energizing voltage）を供給し、選択メモリセルとリファレンスセルの出力の差によって選択メモリセルの状態を表示させる。読出しモードと検証モードから成る上記の方法を実行するために制御回路が設けられている。この読出しモードにおいて、アレイ中のメモリセルの駆動電圧は読出し電位でリファレンスセルの駆動電圧はリファレンス電位である。また検証モードにおいて、アレイの駆動電圧は第一検証電位でリファレンスセルの駆動電圧は前記第一検証電位とは異なる第二の検証電位である。
装置は、フラッシュEPROMセルから成るメモリセルを使用しても良いし、あるいは電気的に消去可能なEPROMセル又は他の関連する不揮発性セルから成るメモリセルを用いてもよい。
本発明のさらに別の特徴は、フラッシュEPROM集積回路を提供する点にある。その集積回路はゲート、ソース及びドレインを有するフラッシュEPROMメモリセルのメモリアレイを含んでいる。複数のビットラインがメモリアレイを横切っており、各ビットラインはアレイ内の縦（column）配列されたセルのドレインに結合されている。同様に、複数のワードラインがメモリアレイを横断しており、各ワードラインはメモリアレイの横（row）配列されたセルのゲートに結合されている。その集積回路にはリファレンスアレイが含まれるが、そのリファレンスアレイはゲート、ソース及びドレインを有するフラッシュEPROMメモリセルの少なくとも１つの縦列を含む。リファレンスビットラインはリファレンスアレイ中の縦列のリファレンスセルのドレインに結合されている。センス回路はメモリアレイ内の複数のビットライン及びリファレンスビットラインに結合されており、ビットラインの状態に応じて選択したメモリセルの状態を検出する。
本発明によれば、その集積回路はさらに制御可能な電圧源を含んでいる。この電圧源は、メモリアレイ内のワードラインとリファレンスアレイ内の縦列の少なくとも１つのリファレンスセルに接続され、メモリアレイ内の選択されたワードラインに読出し駆動電位（read energizing potential）を、またリファレンスアレイ内の縦列の少なくとも１つのリファレンスセルのゲートにリファレンス駆動電位（reference energizing potential）を供給する。制御可能な電圧源は読出しモード、消去検証モード及びプログラム検証モードを有し、これらのモードにおいて読出し駆動電位及びリファレンス駆動電位が独立して設定される。読出しモードにおいて、読出し駆動電位は第１のレベルを有し、リファレンス駆動電位は第１レベルに実質的に等しい第２のレベルを有する。消去検証モードにおいて、読出し駆動電位は第３のレベルを有し、リファレンス駆動電位は第４のレベルを有するが、第３レベルは第４レベルよりも低い。プログラム検証モードにおいて、読出し駆動電位は第５のレベルを有し、リファレンス駆動電位は第６のレベルを有するが、第５レベルは第６レベルよりも高い。
リファレンスビットラインの電流量に対する選択されたビットラインの電流量に反比例し、かつ選択されたセルの導通状態を示すセンス比で特徴づけられるセンス回路を設けたシステムにおいて、メモリアレイとリファレンスアレイの駆動電位を別々に制御することにより、リファレンスセルに印加する駆動電位よりも低い駆動電位を選択されたセルに印加して、消去検証モード時にセンス比を効果的に低減させるように第３と第４のレベルを選択する。同様に、リファレンスセルに印加する駆動電位よりも高い駆動電位を選択されたメモリセルに印加して、プログラム検証モード中にセンス比を効果的に増大させるように第５と第６のレベルを選択する。
さらに別の特徴として、本発明に係る集積回路は実質的に12V±0.6Vのプログラム電位VPP及び実質的に5V±0.5Vの平常電位VDDを供給するための入力を有する。本発明に係る制御可能な電圧源は、VDD電位よりも変動割合の小さいVPP電位から取った分圧器（voltage divider）を用いている。これによってトランジスタのゲートに印加される検証モード電位の変動が小さくなる。
さらに別の特徴として、その分圧器はダイオード構造に接続された一連のＰ−チャネルMOSトランジスタで構成されている。さらにＰ−チャネルトランジスタはｎ−ウエル内に形成され、そのｎ−ウエルはソース端子に結合している。これによって従来の抵抗分圧器よりも少ない領域しか要せず少ない電力しか消費しない安定した分圧器が得られる。
さらに別の特徴として、メモリアレイ内のワードラインに印加する電圧は制御可能な電圧ドライバーを介して供給される。この電圧ドライバーは読出し電位、プログラム検証電位及び消去検証電位をメモリセルアレイ内の選択されたワードラインに供給する。このドライバーは、それ自体の出力レベルに影響を与えるしきい値電圧を有するｎ−チャネルMOSトランジスタを１個備えている。つまり直列接続された複数のＰ−チャネルトランジスタを備える分圧器は、これらＰ−チャネルトランジスタに直列に接続されたｎ−チャネル補償トランジスタを１個備えている。これによって、ワードラインドライバー内のｎ−チャネルトランジスタのしきい値の変動が分圧器で打ち消されるので検証電位はｎ−チャネルトランジスタしきい値電圧の変動に左右されることがなくなる。
本発明のさらに別の特徴として、本発明に係る制御可能な電圧源は、集積回路に適用する際、メモリセルのビットライン上の負荷とリファレンスセルのビットライン上の負荷を互いに独立して制御するための回路と組み合わせることができる。従って、センス比はビットライン上の抵抗負荷を調整することによって直接的に調整できるだけでなく、メモリセルとリファレンスセルの夫々のゲートに印加する駆動電位を変化させることによる効果的な調整と組み合わせて調整することが可能である。
本発明は、フラッシュEPROM集積回路のような不揮発性メモリ装置に対して消去及びプログラム検証モードを実行することのできる柔軟で効率の良い構成を提供する。この構成によれば、メモリアレイをリファレンスアレイのワードラインに与える駆動電位を精密に制御し、かつ読出しモード、消去検証モード及びプログラム検証モードに関する駆動電位のレベルを夫々独立して制御することができる。この構成によれば、”マージン電圧”（margin voltage）を組み、かつ適用した余裕値（margins;マージン）を非常に高い精度で制御できるように容易に調整することができる。
本発明の他の特徴や利点は図及び以下の詳細な記述やクレームに示されている。
【図面の簡単な説明】
図１は本発明による集積回路不揮発性メモリ装置の概略ブロック図である。
図２は本発明の好ましい実施例におけるメモリアレイの一部の概略図である。
図３は本発明の好ましい実施例におけるリファレンスアレイの一部の概略図である。
図４は図１のシステムのAVX発生器の概略図である。
図５は図１のシステムのマージン電圧発生器の概略図である。
図６は図１のシステムにおけるワードラインドライバーの概略図である。
図７は図１のシステムにおけるリファレンスミニアレイの拡大ブロック図である。
図８は図１のシステムのセンス比パラメータに関わるリファレンスビットライン用ビットライン負荷回路の概略図である。
〔好適実施例の説明〕
図１〜８を参照して好ましい実施例を以下詳細に説明する。図１は本発明に係る集積回路フラッシュEPROM装置の単純化した概略図である。図２はフラッシュEPROMメモリアレイの構成とセル構造を示す好ましい実施例である。図３〜８は図２のメモリセル構造を用いたシステムに図１の主要機能ブロックを用いた実施例である。
図１に示すように、集積回路である不揮発性メモリ装置はメモリセルの複数の横列と縦列から成るメモリアレイ10を有する。縦列はビットライン11に接続された複数のセルから成る。横列はワードライン12に接続された複数のセルから成る。図では明確化のため１つのビットライン11と１つのワードライン12しか示していないが、これらはアレイ全体の複数のワードラインとビットラインを代表して表わしている。メモリ10の構成は様々な構造を取り得ることが以下の説明から理解されるであろう。好ましいシステムとしては、我々の米国特許出願No.07/823,882「不揮発性メモリセル及びアレイアーキテクチャー」（1992年１月22日出願、本願の出願人と同一出願人が出願時および現在も所有）に開示される構成としてもよい。
メモリアレイ10はフラッシュEPROMセルやEEPROMセルの如く、フローティングゲート構造によって特徴づけられる不揮発性メモリセルを有する。すなわち、その集積回路は図示のようにライン14を介してメモリアレイ10に接続された消去及びプログラムドライバー13を備えている。消去及びプログラムドライバーは適宜オンチップ回路（チップ内の回路）又はオフチップ回路（チップ外の回路）からライン15にプログラミング電位VPPを受け、消去及びプログラム動作に必要な高電圧を確保（establish）する。また消去及びプログラムドライバー13には制御信号16が供給され、プログラム及び消去機能実行のための状態が確保される。
メモリアレイ10内のセルの選択は、チップに供給されるアドレス19に応答する縦列デコーダ17と横列デコーダ18によって行なわれる。縦列デコーダ17はライン20上に信号Ｙを発生し、この信号が各ビットライン11上の縦列選択トランジスタ21を駆動する。
横列デコーダ18はワードラインドライバー22を制御して、メモリアレイ10内の選択された横列であるワードライン12に電圧VWLを発生させる。
集積回路には又、リファレンスビットライン24に接続された少なくとも１つのメモリセルの縦列を有するリファレンスミニアレイ23が設けられている。電源電位VDDはライン25を介して回路全般及びミニアレイ23に供給され、通常の読出し動作中にリファレンスミニアレイ23内のワードラインに供給される。リファレンスビットライン24の縦列選択トランジスタ26は、そのゲートが電位VDDに充電されていてオン状態になっている。
メモリアレイ10内の選択されたメモリセルの状態はセンス回路27で検出される。このセンス回路27は、それぞれノードSA1,SA2における電圧で表わされる、ビットライン11の電流量とリファレンスビットライン24の電流量との差を検出する。メモリビットライン11はノードSA1と電源VDDとの間に有効抵抗負荷R1を含む。同様に、リファレンスビットライン24はノードSA2と電源VDDとの間に有効抵抗負荷R2を含む。図１に示した抵抗R1とR2は、大要として負荷トランジスタや抵抗、又は設計に見合ったデバイスの組み合わせから成るビットライン回路の抵抗負荷を表わしている。
抵抗R2に対する抵抗R1の比はセンス回路27のセンス比SRとして知られるパラメータである。なぜなら、これらの抵抗値は、メモリビットライン11に流れる動作電流（trip current;トリップ電流）を決定して、この結果検出増幅器27は、アレイ10内の選択されたメモリセルの導通状態に応じた出力をライン28にするからである。本適用例に於て、センス比は抵抗の比R1/R2として定義される。センス比が2.5の場合、トリップ電流はリファレンスビットライン24上の電流の1/2.5あるいはリファレンスビットライン24上の電流の40％と定義される。従って、もしビットライン11上にリファレンス電流の40％未満の電流が流れているとすれば、非導通状態がセンス回路27によって表示される。リファレンス電流の40％以上の電流がメモリビットライン11に流れている場合、センス回路27はメモリセルが導通状態であることを表示する。
前述したように、消去及びプログラムドライバー13の制御の下で消去及びプログラム動作が実行された後に、消去検証動作及びプログラム検証動作が夫々行なわれる。
本発明によれば、ワードライン12の電圧VWLは通常の読出し動作中実質的にVDDに等しい第１の値を有する。リファレンスミニアレイ23内のセルには、本実施例におけるライン25に与えられた電圧VDDと実質的に等しい第２のレベルが印加される。これら第１と第２の電圧値は設計上の必要性に応じて互いに等しくてもよいし異なっていてもよい。
消去検証モードにおいて、ライン12の電圧VWLは第３の値を有し、リファレンスミニアレイ23内のセルには第４の値EVSを有するライン29上の消去検証電源電圧が印加される。
プログラム検証モードにおいて、ライン12上の電圧VWLは第５の値を有する。またリファレンスミニアレイ23内のセルには第６の値PVSを有するライン30上のプログラム検証電源電圧が印加される。
ワードライン12上の電圧は、ライン31の電源電圧AVXに応答するワードラインドライバー22を介して供給される。ライン31はAVX発生器32によって駆動される。AVX発生器32はVDD電位25、VPP電位15及び制御信号16を入力として受け取る。また、AVX発生器32は調整されたリファレンス電圧PV1、PV2、EV1及びEV2をマージン電圧発生器34からライン33を介して受け取る。マージン電圧発生器34に入力されるものにはVDD25、VPP15及び制御信号16がある。マージン電圧ジェネレータ34はまた、PVS電圧をライン30に、EVS電圧をライン29に供給する。
AVX発生器32は、読出しモードにおいて、実質的にVDDに等しい電圧をライン31に供給する。プログラム検証モードにおいて、AVX発生器32は電圧値PV1及びPV2に応じて電圧AVXを発生し、その結果ワードライン12にVDDより高い駆動レベル（energizing level）を確保する。消去検証モードにおいて、AVX発生器32は電圧値EV1及びEV2に応じて電圧AVXを発生し、その結果ワードライン12にVDDより低い電圧レベルを確保する。
通常の読出しモードに於て、ライン25のVDD信号によって、リファレンスミニアレイ23内のセルが充電されるので、リファレンスミニアレイ内のセルとメモリアレイ10内の選択されたメモリセルが実質的に等しいゲート電圧によって充電される。このモードにおいて、センス比は抵抗R1とR2によって実質的に設定される。
消去検証モードに於て、ライン29にEVS信号が設定され、リファレンスミニアレイ23内のセルに供給される。同時にVDDとPVSはリファレンスミニアレイワードラインから切り離される。このモードにおいては、電圧EVS29はワードライン12の駆動電圧よりも高い。
フラッシュEPROMセル及びそれに類似したフローティングゲートを有するメモリセルによって作られた電流がワードライン電圧と密接に関連しているため、メモリアレイ内の選択されたセルよりもリファレンスセルの方により高いワードライン電圧を印加すると、メモリビットライン11よりもリファレンスビットライン24の方により大きな電流が流れるという効果を生む。消去検証モードでは、選択されたメモリセルは導通状態となることが期待される。従って、メモリビットライン11の電流は、抵抗R1とR2で設定されるセンス比を有する検出増幅器27を動作（trip）させるだけ十分に高くなければならない。しかし、リファレンスミニアレイ23内のリファレンスセルはメモリアレイ10内の選択されたメモリセルよりも強力に（高い電圧で）駆動されているため、センス回路27を動作させるためには選択されたメモリセルはリファレンスセルよりもより導電的でなければならない。これによってセンス比R1:R2を変更すらせずに消去検証のためのマージン（余裕）が得られる。
プログラム検証モードにおいて、ワードライン12上の電圧はVDDよりも高く設定される。ライン30の電圧PVSはワードライン12の電圧よりも低くされ、同時にEVSとVDD25に結合されるワードラインはオフ（disabled）にされる。従って、メモリアレイ内の選択されたメモリセルはリファレンスミニアレイ23内のメモリセルよりも強力に駆動されるので、リファレンスビットライン24よりもビットライン11の方により高い電流を発生させる事になる。プログラム検証モードでは、選択されたメモリセルは非導通状態となることが期待される。従って、リファレンスアレイ23のリファレンスメモリセルよりも選択されたメモリセル10の方を強力に駆動することによって、センス比R1:R2を変えることすらなくプログラム検証マージンを確保できる。
本発明の好ましい実施例について図２〜８を参照しながら詳しく説明する。図２と図３は夫々メモリアレイ10とリファレンスミニアレイ23の構造を示す。
図２は本発明の好ましい実施例に使用するフラッシュEPROM回路の構成を示す。フラッシュEPROM回路は、メモリセル群の２つの縦列のソースをローカル仮想グランド（接地）ライン（local virtual ground line）52に結合したドレイン−ソース−ドレイン構成を有する。セル群の左側縦列のドレインはローカルビットライン（local bit line）50に、また右側縦列のドレインはローカルビットライン51に接続されている。それ故例えば、メモリセル53はそのソースを仮想グランドライン52に、またそのドレインをローカルビットライン50に接続している。メモリセル54はそのソースを仮想グランドライン52に、またそのドレインをローカルビットライン51に接続している。縦列が32個の横列高さを有する場合、これらメモリセルのゲートはワードラインWL0、WL1…、WL31に結合されている。それで、フローティングゲートトランジスタ53と54のコントロールゲートはワードラインWL1に結合されている。
ローカルビットライン50及び51は最上部のブロック選択トランジスタ55及び56を夫々介し、拡散層を介して金属コンタクト部57及び58に、さらにグローバルビットライン59及び60に夫々接続されている。ローカル仮想グランドライン52は底部のブロック選択トランジスタ61を介して仮想グランドライン62に接続されている。上部のブロック選択トランジスタ55、56はライン63の信号TBSELによって、また底部のブロック選択トランジスタはライン64の信号BBSELによって制御される。
グローバルビットライン59、60は縦列選択トランジスタ65、66を介してライン67上の検出増幅器に入力として接続される。縦列選択トランジスタ65,66は、図１に示すように、縦列デコーダ回路17の出力によって制御される。
ワードラインWL0〜WL31の各々は図１に示すワードラインドライバー22のようなワードラインドライバーによって駆動されるが、その際、チップが読出し、プログラム、プログラム検証、消去あるいは消去検証モードのいずれのモードにあるかによって、ワードラインに印加する駆動電圧を一連の特定値の中のいずれか一つに設定してワードラインの駆動を行なう。同様に、ライン62の仮想グランド端子及びライン67を介してのビットラインは回路のモードに応じて制御される。
ビットライン59と60は、図示したセル群のミラーイメージであるもう一対のセルの縦列と垂直方向に継がっている。またメモリセルの縦列は複数組設けられており、これらがメモリアレイ全体を構成している。好ましいシステム例としては、装置ごとに１メガビット以上のメモリ容量を設けてもよい。
図３に示すように、リファレンスミニアレイ23も同様な構造を有している、すなわち、リファレンスミニアレイには左側にローカルビットライン70と右側にローカルビットライン71を備える少なくとも一対のセルの縦列を設けている。左右の縦列のメモリセルのソースはローカル仮想グランドライン72に接続されている。リファレンスミニアレイにはワードラインWL0〜WL31に接続された32のセルの対から成る縦列が設けられている。上部のブロック選択トランジスタ73と74はVDDに接続されて両縦列をオン状態にしている。これらの出力BL0とBL1は夫々のリファレンスビットラインに接続されてセンス回路に供給される。
図２に示した底部のブロック選択トランジスタ61は図３には用いていない。その代わり、ローカル仮想グランドラインの端子はグランド（接地）に直接接続される。
通常の読出しモードに於て、ワードラインWL15はVDDに結合されてセル76、77を駆動し通常読出しモード用のリファレンス電流を発生させる。プログラム検証モードにおいて、ワードラインWL14はPVS電圧に結合されてセル78、79を駆動し、プログラム検証用リファレンス電流を発生させる。消去検証モードにおいて、ワードラインWL16はEVSに結合されてセル80、81を駆動し消去検証用リファレンス電流を発生させる。アレイ内の他の全てのトランジスタのワードラインWL0〜WL13、WL17〜WL31はグランドに結合される。
図４、５及び６は、図２と図３のセル構造を用いたメモリ装置のワードライン電圧を発生させる回路を示す。図４にはAVX発生器が示されている。AVX発生器はマルチプレクサ101からライン100にAVX出力を供給する。マルチプレクサ101は入力としてライン102からVDD、ライン103からVPP、ライン104から消去検証及びプログラム検証ドライバーの出力を受け取る。図に示すように、通常の読込み動作においてVDDはAVXレベルとして入力される。同様に、プログラム動作中にVPPはAVXレベルとして与えられる。消去検証又はプログラム検証において、一般に105で示されるドライバーはAVXレベルを確保するために使われる。ドライバー105はライン106のVPPレベルによって制御される。このドライバーは制御可能な電圧源を有する。この電圧源にはゲートとドレインが端子106に結合され、ソースが第２のｎ−チャネルトランジスタ108のドレインに結合された第１のｎ−チャネルトランジスタ107が設けられている。第２のｎ−チャネルトランジスタ108のソースは第３のｎ−チャネルトランジスタ109のドレインに結合されている。ｎ−チャネルトランジスタ109のソースはノード110に結合されている。さらにこのドライバーにはゲートとドレインをノード106に結合したｎ−チャネルトランジスタ111が含まれる。トランジスタ111のソースはｎ−チャネルトランジスタ112に結合されている。ｎ−チャネルトランジスタ112のソースはｎ−チャネルトランジスタ113のドレインに結合されている。ｎ−チャネルトランジスタ113のソースはノード110に接続されている。
ノード110は、ゲートをVDDに接続したｎ−チャネルトランジスタ114のドレインに結合されている。トランジスタ114のソースはノード115に接続されている。ノード115はトランジスタ116のドレインとトランジスタ117のドレインに接続されている。トランジスタ116と117のソースはノード118に接続されている。ノード118は、ソースをグランドに結合したトランジスタ119のドレインに接続されている。
消去検証モードにおいて、制御信号EVCがトランジスタ108のゲートに、また制御信号VFYNがトランジスタ119のゲートに印加される。図１のマージン電圧発生器34が作ったリファレンス電圧EV1とEV2はトランジスタ109と116のゲートに夫々印加される。また消去検証モードにおいて、制御信号PVCとリファレンス電圧PV1、PV2がオフにされる。これによってライン104にレベルEV1とEV2で定まる電圧が生じる。
プログラム検証モードにおいて、制御信号PVCとVFYNがオンにされ、リファレンス電圧PV1とPV2がトランジスタ113と117のゲートに夫々与えられ、さらにEV1、EV2及びEVCがオフにされる。これによってライン104に特定の電圧が生じ、これがプログラム検証中にPV1とPV2で定まるAVXとしてライン100に供給される。
リファレンス電圧EV1、EV2、EVC、PV1、PV2及びPVCは電圧マージン発生器34によって作られる。好ましい実施例における電圧マージン発生器を図５に示す。
図５の電圧マージン発生器は主に２つの分圧器から構成される。この分圧器は夫々ｎ−ウェル内に作られソースをｎ−ウェルに接続し、かつダイオード接続された、ｐ−チャネルトランジスタの列から成る。また各々の分圧器は対応する制御ロジックによって駆動される。
すなわち、プログラム検証モード用の分圧器は入力として、ライン200からVPP電位を、プログラム検証モード中にハイレベルとなるPGMVFY制御信号をライン201から、さらにVPP電源電圧200がハイレベルとなったときにVDDレベルに上昇するVPPH信号をライン202から受け取る。ライン201のPGMVFY信号はインバータ203に接続されている。インバータ203の出力は、ゲートをVDDに接続したパストランジスタ206に接続される。パストランジスタ206のドレインは、ｐ−チャネルトランジスタ207、ｐ−チャネルトランジスタ208、ｎ−チャネルトランジスタ209及びｎ−チャネルトランジスタ210の、すべて直列に接続されて構成される第２のコントロールゲートに入力として供給される。トランジスタ207と210のゲートはトランジスタ206の出力に接続されている。トランジスタ209のゲートはVDDに接続されている。トランジスタ208のゲートはVPPHライン202に接続されている。又、トランジスタ206の出力はｐ−チャネルトランジスタ211のドレインにも結合されている。トランジスタ211のソースはVPPに、ゲートはトランジスタ208と209の間のノードに接続されている。
トランジスタ208と209の間のノード299からはPVC制御信号を取り出しており、このノードはプログラム検証モード時にVPP値に引き上げられる。さらに、ノード299は、直列に接続されたｐ−チャネルトランジスタ212、PCHトランジスタ213、ｎ−チャネルトランジスタ214、及びｎ−チャネルトランジスタ215から成る次のインバータにも接続されている。ノード299はトランジスタ212と215のゲートに接続されている。トランジスタ214のゲートはVDDに結合され、ｐ−チャネルトランジスタ213のゲートはライン202のVPPH信号につながっている。
ライン216と217で示されるように、ｐ−チャネルトランジスタ207、208、212、213はVPP端子200に結合されたｎ−ウェル216及び217内に形成されている。
VPPが高電圧であるかどうかに関わらず、トランジスタ208と213は常時オンになっている。しかしVPPHがVDDの時、トランジスタ208と213はVPPHが低いときよりも抵抗は大きい。従って、これらのトランジスタは高電圧へ移るときにインバータを保護する。
リファレンス電圧PV1、PVS及びPV2を発生する抵抗分圧器はトランジスタ213と214の間のノード224の信号によって動作可能になる。この信号はプログラム検証モード中にロウレベルに引き下げられる（プルダウンされる）。
その分圧器はｐ−チャネルトランジスタ218〜223で構成される。ｐ−チャネルトランジスタ218のゲートはトランジスタ213と214の間のノードから出るライン224の信号に接続されている。トランジスタ218のソースはVPPに結合されると共に、それが内部に形成されるｎ−ウェルにも結合されている。ｐ−チャネルトランジスタ219〜223は全てダイオード接続されており、それらのゲートやドレインが互いに接続されている。また各々のトランジスタはそのソースに結合された個々に分離したｎ−ウェル内に形成されている。
信号PV1はトランジスタ219と220の間のノードに接続されたライン225に出力される。ｎ−チャネルトランジスタ226と227はライン225とグランドとの間で直列に接続される。トランジスタ226のゲートはVDDに結合される。トランジスタ227のゲートは制御ライン228に結合される。
リファレンス電圧PVSはトランジスタ221と222の間のノードに接続されるライン229上に作られる。ライン229は又、グランドに直列接続される２つのｎ−チャネルトランジスタ230と231にも接続されている。ｎ−チャネルトランジスタ230のゲートはＶDDに結合され、ｎ−チャネルトランジスタ231のゲートは制御ライン232に接続される。
信号PV2はライン232に出力される。ライン232はトランジスタ222と223の間のノードに結合される。ライン232はまたｎ−チャネルトランジスタ233に結合されている。トランジスタ233のゲートは制御ライン228に、ソースはグランドに接続されている。
制御ライン228はライン201のPGMVFY信号からインバータ234、235、236を介して取り出している。従って、ライン201のPGMVFYがハイレベルの時、制御ライン228はロウレベルとなる。これによって出力PV1、PVS、PV2がプログラム検証動作用に使用可能になる。
消去検証モード用分圧器はプログラム検証モード用分圧器と同じ一般的な制御ロジック（一般的なものは250）を有する。従って制御ロジック250の説明は省く。もちろん制御ロジック250は、ライン201のPGMVFYに代わってライン251のERSVFY信号で制御される。消去検証モードでは、ライン253にEVC信号が印加される。
さらに、消去検証用制御可能電圧源の分圧器は少し異なっている。この分圧器は、ノード262のVPPとノード263のグランドとの間に直列接続されたｐ−チャネルトランジスタ254〜259、ｎ−チャネルトランジスタ260及びｐ−チャネルトランジスタ261から成る。トランジスタ254のゲートは、消去検証モード時に分圧器を動作可能にする制御ロジック250の出力に接続いている。トランジスタ254のソースとｎ−ウェルはライン262のVPPに結合されている。ｐ−チャネルトランジスタ255〜259及び261は直列に接続されており、かつそれらのゲートとドレインを互いに結合してダイオード接続している。ソースはそれらトランジスタ自体を内部に形成するｎ−ウェルに結合されている。ｎ−チャネルトランジスタ260はそのゲートをそのドレインに結合してダイオード接続しており、さらにｐ−チャネルトランジスタ259のドレインに接続されている。ｎ−チャネルトランジスタ260のソースはｐ−チャネルトランジスタ261のソースに接続されている。
電圧EV1はトランジスタ257と258の間のノードに接続されたライン264に出力される。ライン264はまたグランドに直列接続されたｎ−チャネルトランジスタ265と266にも接続されている。ｎ−チャネルトランジスタ265のゲートはVDDに、またｎ−チャネルトランジスタ266のゲートは制御ライン267に結合されている。
リファレンス電圧EVSはライン268に出力される。ライン268はトランジスタ258と259の間のノードに接続される。ｎ−チャネルトランジスタ269と270はライン268とグランドとの間に直列に接続される。ｎ−チャネルトランジスタ269のゲートはVDDに、またｎ−チャネルトランジスタ270のゲートは制御ライン267に接続される。
リファレンス電圧EV2はライン271に出力される。ライン271はトランジスタ260と259の間のノードに接続される。ｎ−チャネルトランジスタ272はライン271とグランドとの間に接続される。トランジスタ272のゲートは制御ライン267に接続される。従って、リファレンス電圧EV1、EVS、EV2が消去検証モード時に出力される。
代表的なケースではVDDは5V±0.5V、範囲としては5.5V〜4.5Vあるいは5V±10％である。プログラミング電位は普通12V±0.6Vすなわち12.6V〜11.4Vあるいは12V±５％である。従ってVPP電位はパーセントでみるとVDDよりも精密に制御された値である。電圧マージン発生器にVPPを使用すれば、リファレンス電圧PV1、PVS、PV2、EV1、EVS及びEV2は同様な回路でVDDを使って得られるリファレンス電圧よりも精度良く制御された電圧となる。
本発明の好ましい実施例において、図４と図５の回路の信号レベルとR1/R2の調整によるセンス比SRとを、読出しモード、消去検証モードEVFY及びプログラム検証モードPVFYについて以下の表に示す。
消去検証用リファレンス電圧を発生させる制御可能な電圧源にｎ−チャネルトランジスタ261を使用しているので、図４に示すAVX発生器回路のｎ−チャネルしきい値電圧の変動を補償することができる。従って図４の回路で発生した電圧AVXは、工程のバラツキやそれに類する原因によって生じるしきい値のｎ−チャネル変動に左右されない。
図６はワードラインのドライバーの実施例である。アレイには各ワードライン毎にワードラインドライバーが設けられており、このワードラインドライバーは図１に示す横列デコーダで制御される。ワードラインドライバーはデコード回路から入力XRをライン150から、イネーブル信号INをライン151から、また制御VXPをライン158から受け取る。ワードラインは電圧レベル転換回路の出力側のライン152上で駆動される。
図６の電圧転換回路は、ｐ−チャネルトランジスタ153、ｎ−チャネルトランジスタ154及びパストランジスタ157を有するインバータで構成される。パストランジスタ157はそのソースを入力端子151に、そのドレインをライン156に接続している。トランジスタ157のゲートにはデコード回路からの制御信号XRがライン150から印加される。トランジスタ153と154のゲートはライン156に接続される。ワードライン152はトランジスタ153と154の間のノードに接続される。トランジスタ154のソースはグランドに、トランジスタ153のソースはAVXライン100に夫々接続される。またｐ−チャネルトランジスタ153が内部に作り込まれたｎ−ウェルはAVXライン100に結合される。
ｐ−チャネルトランジスタ155はそのドレインをライン156に、そのソースをAVX端子に接続している。トランジスタ155は、ライン151に信号INを供給するNANDゲートドライバーに対する比引き上げトランジスタとして機能する。トランジスタ155が内部に作り込まれたｎ−ウェルはまたAVXライン100にも接続される。トランジスタ155のゲートはプルアップトランジスタ155の強さを調整するライン158の制御信号VXPに接続されている。
従って、図６に示すレベル転換回路は、実質的にVDDレベルの入力信号によってイネーブル（動作可能）にされたらワードライン152に実質的にAVXの電圧を供給する。VPP電位はより精度良く制御されているため、AVX電位もより精度良く制御されることになり、その結果、前述の如く消去及びプログラム検証モードにおいてワードライン電圧が指定の値により近い電圧値となる。
図７は図２のセルを用いたシステムにおけるリファレンスミニアレイ23の好ましい実施例を示す。図７のリファレンスミニアレイは、３対のセルの縦列300、301、302を含む。各縦列の対300、301、302は図３に示すように構成されている。縦列の対300はそのビットラインをグランドに、縦列の対302もそのビットラインをグランドに接続している。縦列の対301は、センス回路用のリファレンスとして使われるSFLライン307とSFRライン308を駆動する。SFLとSFRビットライン307、308は図３のBL0とBL1に対応するラインに接続される。
図示の如く、リファレンスセルのブロックのワードライン14、15、16は夫々PVS、VDD、EVSに接続される。VDDはインバータ304の出力側でライン303に出力される。インバータ304はインバータ305によって駆動される。インバータ305はNORゲート306によって駆動される。NORゲート306は入力としてPGMVFY及びERSVFY信号を受け取る。従って回路が読出しモードの時ライン303の信号はVDDレベルになる。それ以外のときはライン303の信号は実質的に接地電位となる。PVSとEVS信号は、前述の如く図４に示した電圧マージン回路によって制御される。
図示したリファレンスアレイは特定の複数の駆動電圧で３つのリファレンスセルを駆動する。代わりのシステムとしては、３つのレベルを多重化して１つのリファレンスセルのワードラインに、あるいは必要に応じて別のセルの組み合わせのワードラインに対してその多重化したレベルを与えるようにしてもよい。
SFL及びSFRビットライン307、308は、これらのいずれか１つをイネーブルする最下位ビットデコーダを介して、図８に示す如くリファレンスビットライン負荷に結合される。図８に示す負荷回路（一般には408）はマスク（mask option）を設計しているので、負荷回路408を含む集積回路を容易に変更して各種の効果を生むことができる。
マスクの１つの例によれば、負荷回路408が影響を及ぼす抵抗R2は消去検証、プログラム検証及び読出しモードにおいて一定となる。他のマスクの例によれば、センス比を調整できるように抵抗R2を変更できる。
負荷回路408は図示の如くトランジスタ420〜425から成る。これらトランジスタは図に示しているような幅と長さを有するが、これは一例として示しているに過ぎない。４つのマスク426、427、428、429が回路に組み込まれている。
消去検証モードにおいてセンス比が調整できるようにマスク428は閉じられている。このマスクを開くと、マスク428はグランドをNORゲート432の入力に接続して消去検証時に調整ができないようにする。マスク429は、センス比がプログラム検証モード時に一定の値を維持するのであれば、開いたままにされる。それ以外の場合、マスク429は閉じられ調整ができるようにする。マスク426と427は一般にはセンス比の調整のために使用される。
従って、マスク429が開いている図示のモードにおいて、トランジスタ420〜424がセンス比パラメータに関係している。トランジスタ420はノード411とVDDの間に結合されている。トランジスタ420のゲートはインバータ430の出力で駆動され、このインバータはライン431からOVER信号を入力する。トランジスタ423、422、421はノード411とVDDとの間に直列に接続される。これらトランジスタのゲートは一括にして端子VDDに接続されている。マスク426はトランジスタ421をバイパスさせてトランジスタ422と423のみが負荷抵抗に関与するように機能する。マスク426を開くことによって、この抵抗を増大させることができる。同様に、マスク427を開いてこの抵抗を低減させることができる。
トランジスタ424は端子422とVDDの間に接続されている。そのゲートはNORゲート432の出力で駆動される。NORゲート432にはライン431からOVER信号及び、マスク428の状態如何でグランドGNDまたは消去検証制御信号ERSVFYのいずれかが入力される。
OVER信号は過消去チェックモード時にのみハイレベルにされる。従ってこれは通常はロウレベルであればトランジスタ420と424は導通し、これらトランジスタがセンス比の抵抗に加わる。好ましい実施例において、センス比はこの条件下で約2.5である。この値は上述の如くマスク426と427を使用して３〜2.33の範囲で調整できる。
マスク428が図示の如く接続された状態で、トランジスタ（disabling transistor）424を切り離す事によってインピーダンスを増大させ消去検証時のセンス比を調整できる。これはセンス比を約1.5に下げる効果がある。同様に、プログラム検証モードにおいて、マスク429を接続しトランジスタ425をライン433のPGMVFY制御信号で動作可能にしてもよい。これはプログラム検証モードにおいて、インピーダンスを低減させセンス比を約4.0に増大させる効果がある。
図８に示すトランジスタの寸法は一例として示したに過ぎない。本技術分野に精通した者にとって、関係するMOSトランジスタの幅と長さを操作することによって、負荷回路408の抵抗を調整することが可能であることは容易に理解されるであろう。
以上をまとめてみると、本発明はプログラム及び消去検証モード時にリファレンスアレイのワードラインに与える電位とは異なる電位をVPP分圧器からメモリアレイのワードラインに与えることによって、プログラム検証及び消去検証マージンを確保している。このマージンはワードライン電位の差と密接に関連しているので、マージンはセンス比を変えることなく容易に調整し、かつ所望の構成に組み込むことが可能である。さらに、マージンがより精密に制御されたプログラミング電位VPPに基づいてマージン発生器によって決定されるので、より粗く制御された電源電圧VDDに基づいてワードライン電位を発生させる従来の構成と比べてより良い性能が得られる。さらに、本発明のマージン電圧発生器34が小さい領域と低電力を使うユニークな構造で作られている。またこの構造は回路が発生する最終値に影響を及ぼすしきい値の変動を補償する。
従って本発明に係る不揮発性集積回路メモリ装置は、従来のシステムよりも正確に制御することが可能な消去検証及びプログラム検証モードを有している。
上述した本発明の好ましい実施例は単に例として示したもので発明の全てを網羅するものでもなく、また記述した形態にのみ発明を限定するものでもない。本技術分野に精通した者にとって、上記例に各種の変更や修正が可能なことは明らかであろう。上記実施例は、本発明の原理と実際的な適用について説明し、それによって本技術に精通した者が考えている特定の構成に合った各種の変更や修正を加えることができるように意図したものである。本発明の範囲はクレーム及びそれに均等なものによって定義される。
Claims (16)
- 制御端子をもつプログラム可能なメモリセルと、
制御端子を持つ少なくとも１つのリファレンスメモリセルと、
アドレスされたプログラム可能なメモリセル及び前記少なくとも１つのリファレンスメモリセルに応答するセンス回路と、
読出しモードにおいて前記プログラム可能なメモリセルの制御端子に供給される読出し電位と前記リファレンスメモリセルの制御端子に供給されるリファレンス電位を有する不揮発性メモリ装置におけるプログラム可能なメモリセルの状態を検証する方法であって、
ｎ−チャネルMOSトランジスタの工程バラツキを補償するために、前記工程バラツキに依存してレベル変動する電圧分圧器が発生する所定電位をワードライン電圧発生器中のｎ−チャネルMOSトランジスタのゲート端子に入力し、前記ワードライン電圧発生器が発生した第１の検証電位を、アドレスされたプログラム可能なメモリセルの制御端子に、ワードラインドライバーを介して供給し、
プログラム検証モード時において前記第１の検証電位より低電位で、消去検証モード時において前記第１の検証電位より高電位の前記電圧分圧器が発生する第２の検証電位を前記少なくとも１つのリファレンスセルの制御端子に供給することを特徴とする方法。 - 前記リファレンス電位と前記読出し電位とが実質的に等しいことを特徴とする請求項１記載のプログラム可能なメモリセルの状態を検証する方法。
- プログラム検証モード時において前記第１の検証電位が読出し電位よりも高いことを特徴とする請求項１記載の方法。
- 消去検証モード時において前記第１の検証電位が読出し電位よりも低いことを特徴とする請求項１記載の方法。
- プログラム可能な不揮発性メモリ装置であって、
各々が制御端子と出力端子を有するメモリセルのアイレと、
前記メモリセルの出力端子に接続され、制御端子と出力端子を有する少なくとも１つのリファレンスセルを含み、前記少なくとも１つのリファレンスセルの出力端子に対するアドレスされたメモリセルの状態を検出するセンス回路と、
前記メモリセルのアレイと前記少なくとも１つのリファレンスセルに結合され、選択されたメモリセルと前記少なくとも１つのリファレンスセルの出力端子を使用可能にして前記選択されたメモリセルの状態を表示するために、前記選択されたメモリセルと前記少なくとも１つのリファレンスセルの制御端子に駆動電圧を供給する手段と、
前記駆動電圧を供給する手段に結合されて前記メモリセルのアレイと前記少なくとも１つのリファレンスセルの駆動電圧を制御し、さらに前記アレイの駆動電圧が読出し電位であり前記少なくとも１つのリファレンスセルの駆動電圧がリファレンス電位である読出しモードと、前記アレイの駆動電圧が第１検証電位であり前記少なくとも１つのリファレンスセルの駆動電圧がプログラム検証モード時において前記第１検証電位より低電位で、消去検証モード時において前記第１検証電位より高電位の第２検証電位である検証モードを有する制御手段と、からなり、
前記駆動電圧を供給する手段は、
前記プログラム可能なメモリセルの制御端子に接続するワードラインドライバーと、前記選択されたメモリセルの制御端子への前記駆動電圧を発生するために前記ワードラインドライバーと接続するワードライン電圧発生器と、前記少なくとも１つのリファレンスセルと前記ワードライン電圧発生器に接続する電圧分圧器とを有し、
前記電圧分圧器が、前記少なくとも１つのリファレンスセルへの前記駆動電圧と、ｎ−チャネルMOSトランジスタの工程バラツキを補償するために前記ワードライン電圧発生器のｎ−チャネルMOSトランジスタのゲート端子に入力される前記工程バラツキに依存してレベル変動する所定電位を発生することを特徴とするプログラム可能な不揮発性メモリ装置。 - 前記リファレンス電位と前記読出し電位が実質的に等しいことを特徴とする請求項５に記載のプログラム可能な不揮発性メモリ装置。
- プログラム検証モード時において前記第１検証電位は前記読出し電位よりも高いことを特徴とする請求項５記載のプログラム可能な不揮発性メモリ装置。
- 消去検証モード時において前記第１検証電位は前記読出し電位よりも低いことを特徴とする請求項５記載のプログラム可能な不揮発性メモリ装置。
- 前記アレイ内のメモリセルは夫々がセルの制御端子として接続されたゲート端子を有するフラッシュEPROMセルから成ることを特徴とする請求項５記載のプログラム可能な不揮発性メモリ装置。
- 前記アレイ内のメモリセルは夫々がセルの制御端子として接続されたゲート端子を有する電気的に消去可能なEPROMセルから成ることを特徴とする請求項５記載のプログラム可能な不揮発性メモリ装置。
- フラッシュEPROM集積回路であって、
ゲート、ソース及びドレインを有するフラッシュEPROMメモリセルのメモリアレイと、
前記メモリアレイ内の縦列セル群のドレインに夫々が接続された複数のビットラインと、
前記メモリアレイ内の横列セル群のゲートに夫々が接続された複数のワードラインと、
ゲート、ソース及びドレインを有するフラッシュEPROMメモリセルの少なくとも１つの縦列を含むリファレンスアレイと、
前記リファレンスアレイ内の縦列リファレンスセル群のドレインに接続されたリファレンスビットラインと、
前記複数のビットラインと前記リファレンスビットラインに接続されて選択されたメモリセルの状態を検証する検出手段と、
制御可能な電圧源手段であって、前記複数のワードラインと前記リファレンスセルの縦列内の少なくとも１つのセルに接続され、読出し駆動電位を選択されたワードラインに、またリファレンス駆動電位をリファレンスセルの縦列の少なくとも１つのセルのゲートに供給し、さらに前記読出し駆動電位が第１レベルを有すると共に前記リファレンス駆動電位が第２レベルを有する前記メモリアレイ内のセルを読み出す読出しモードと、前記読出し駆動電位が第３レベルを有すると共に前記リファレンス駆動電位が前記第３レベルより高い第４レベルを有するメモリアレイ内の選択されたセルの消去を検証する消去検証モードと、前記読出し駆動電位が第５レベルを有すると共に前記リファレンス駆動電位が前記第５レベルより低い第６レベルを有する前記メモリアレイ内の選択されたセルのプログラミングを検証するプログラム検証モードとを有する制御可能な電圧源手段とを具備し、
前記電圧源手段は、
前記複数のワードラインに接続し、選択されたワードラインに前記読出し駆動電位を供給するワードラインドライバーと、
前記ワードラインドライバーと接続し、前記読出しモードにおいて前記第１レベルを、前記消去検証モードにおいて前記第３レベルを、前記プログラム検証モードにおいて前記第５レベルを夫々発生するワードライン電圧発生器と、
前記リファレンスセルの縦列内の少なくとも１つのセルと前記ワードライン電圧発生器に接続し、前記読出しモードにおいて前記第２レベルを、前記消去検証モードにおいて前記第４レベルを、前記プログラム検証モードにおいて前記第６レベルを前記リファレンスセルの縦列内の少なくとも１つのセルに供給し、前記ワードラインドライバーにｎ−チャネルMOSトランジスタの工程バラツキに依存してレベル変動する所定電位を供給し、各々がゲート、ソース及びドレインを有すると共にｎ−ウェルに形成され、前記ソースが前記ｎ−ウェルに、前記ゲートが前記ドレインに夫々接続された複数の直列接続されたｐ−チャネルMOSトランジスタと、前記複数の直列接続されたｐ−チャネルMOSトランジスタと直列接続されたｎ−チャネルMOSトランジスタを有する電圧分圧器と、を備えてなり、
少なくとも前記消去検証モードにおいて、ｎ−チャネルMOSトランジスタの工程バラツキを補償するために、前記電圧分圧器から供給される前記所定電位を前記ワードライン電圧発生器のｎ−チャネルMOSトランジスタのゲート端子に入力することを特徴とするフラッシュEPROM集積回路。 - 前記第１と第２レベルが実質的に等しいことを特徴とする請求項11記載の集積回路。
- 前記第３レベルが前記第１レベルよりも低く、前記第５レベルが前記第６レベルよりも高いことを特徴とする請求項11記載の集積回路。
- 前記消去検証及びプログラム検証モードにおいて高電圧のプログラミング電位Vppを受け取る手段をさらに有し、前記電圧源手段は前記高電圧プログラミング電位Vppに応答して前記第３、第４、第５及び第６レベルの駆動電位を供給する手段を含むことを特徴とする請求項11記載の集積回路。
- 前記検出手段はリファレンスビットラインの電流に対する選択されたビットラインの電流量を決定し、かつ選択されたセルの導通状態を表わすセンス比（sense ratio）によって特徴づけられ、
前記第３と第４レベルは前記消去検証モード時に前記リファレンスセルよりも前記選択されたセルの方により低い駆動電圧を印加することによって前記センス比を効果的に低減させ、
前記第５と第６レベルは前記プログラム検証モード時に前記リファレンスセルよりも前記選択されたセルの方により高い駆動電位を印加することによって前記センス比を効果的に増大させることを特徴とする請求項11記載の集積回路。 - ゲート、ソース及びドレインを有するメモリセルのメモリアレイと、各々が前記メモリアレイにおける縦列セルのドレインに接続された複数のビットラインと、
各々が前記メモリアレイにおける横列セルのゲートに接続された複数のワードラインと、
ゲート、ソース及びドレインを有するメモリセルの少なくとも１つの縦列を含むリファレンスアレイと、
前記リファレンスアレイにおいてセルのリファレンス縦列のドレインに接続されたリファレンスビットラインと、
前記複数のビットラインと前記リファレンスビットラインに接続され、選択されたメモリセルの状態を検出する検出手段と、
制御可能な電圧源手段であって、前記複数のワードラインと前記リファレンスセルの縦列内の少なくとも３つのセルに接続され、読出し駆動電位を選択されたワードラインに、またリファレンス駆動電位をリファレンスセルの縦列の少なくとも１つのセルのゲートに供給し、さらに前記読出し駆動電位が第１レベルを有すると共に前記リファレンス駆動電位が第２レベルを有する前記メモリアレイ内のセルを読み出す読出しモードと、前記読出し駆動電位が第３レベルを有すると共に前記リファレンス駆動電位が前記第３レベルより高い第４レベルを有するメモリアレイ内の選択されたセルの消去を検証する消去検証モードと、前記読出し駆動電位が第５レベルを有すると共に前記リファレンス駆動電位が前記第５レベルより低い第６レベルを有する前記メモリアレイ内の選択されたセルのプログラミングを検証するプログラム検証モードとを有する制御可能な電圧源手段とを具備し、
前記電圧源手段は、
前記複数のワードラインに接続し、選択されたワードラインに前記読出し駆動電位を供給するワードラインドライバーと、
前記ワードラインドライバーと接続し、前記読出しモードにおいて前記第１レベルを、前記消去検証モードにおいて前記第３レベルを、前記プログラム検証モードにおいて前記第５レベルを夫々発生するワードライン電圧発生器と、
前記リファレンスセルの縦列内の前記少なくとも３つのセルと前記ワードライン電圧発生器に接続し、前記読出しモードにおいて前記リファレンスセルの縦列内の第１セルのゲートに前記第２レベルを、前記消去検証モードにおいて前記リファレンスセルの縦列内の第２セルのゲートに前記第４レベルを、前記プログラム検証モードにおいて前記リファレンスセルの縦列内の第３セルのゲートに前記第６レベルを供給し、前記消去検証モードにおいて前記ワードラインドライバーに前記第３レベル発生用の所定電位を供給し、前記プログラム検証モードにおいて前記ワードラインドライバーに前記第５レベル発生用の所定電位を供給する電圧分圧器と、を備えることを特徴とする集積回路メモリ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US1993/005135 WO1994028549A2 (en) | 1993-05-28 | 1993-05-28 | Erase and program verification circuit for non-volatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09502823A JPH09502823A (ja) | 1997-03-18 |
| JP3543006B2 true JP3543006B2 (ja) | 2004-07-14 |
Family
ID=22236646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50057495A Expired - Lifetime JP3543006B2 (ja) | 1993-05-28 | 1993-05-28 | 不揮発性メモリの消去及びプログラミング検証回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0714546B1 (ja) |
| JP (1) | JP3543006B2 (ja) |
| DE (1) | DE69327804T2 (ja) |
| WO (1) | WO1994028549A2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629892A (en) * | 1995-10-16 | 1997-05-13 | Advanced Micro Devices, Inc. | Flash EEPROM memory with separate reference array |
| FR2762434B1 (fr) * | 1997-04-16 | 1999-05-28 | Sgs Thomson Microelectronics | Circuit de lecture de memoire avec dispositif de limitation de precharge |
| JP3366264B2 (ja) * | 1998-09-28 | 2003-01-14 | エヌイーシーマイクロシステム株式会社 | 不揮発性メモリ、メモリ検査方法 |
| DE10014272B4 (de) | 2000-03-22 | 2008-06-05 | Endress + Hauser Gmbh + Co. Kg | Feldgerät, sowie Verfahren zum Umprogrammieren eines Feldgerätes |
| JP5891918B2 (ja) | 2012-04-11 | 2016-03-23 | 株式会社ソシオネクスト | 不揮発性メモリ、電子装置及び検証方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130292A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor nonvolatile read-only storage device |
| US4875188A (en) * | 1988-01-12 | 1989-10-17 | Intel Corporation | Voltage margining circuit for flash eprom |
| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
| JPH0346197A (ja) * | 1989-07-13 | 1991-02-27 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0371495A (ja) * | 1989-08-11 | 1991-03-27 | Sony Corp | 紫外線消去型不揮発性メモリ装置 |
| US5142496A (en) * | 1991-06-03 | 1992-08-25 | Advanced Micro Devices, Inc. | Method for measuring VT 's less than zero without applying negative voltages |
| JP2812039B2 (ja) * | 1992-02-28 | 1998-10-15 | 日本電気株式会社 | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
-
1993
- 1993-05-28 DE DE69327804T patent/DE69327804T2/de not_active Expired - Lifetime
- 1993-05-28 WO PCT/US1993/005135 patent/WO1994028549A2/en active IP Right Grant
- 1993-05-28 EP EP93914257A patent/EP0714546B1/en not_active Expired - Lifetime
- 1993-05-28 JP JP50057495A patent/JP3543006B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO1994028549A3 (en) | 1996-06-20 |
| JPH09502823A (ja) | 1997-03-18 |
| EP0714546A4 (en) | 1998-04-08 |
| WO1994028549A2 (en) | 1994-12-08 |
| EP0714546A1 (en) | 1996-06-05 |
| DE69327804T2 (de) | 2000-08-17 |
| DE69327804D1 (de) | 2000-03-09 |
| EP0714546B1 (en) | 2000-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5528546A (en) | Erase and program verification circuit for non-volatile memory | |
| US6490203B1 (en) | Sensing scheme of flash EEPROM | |
| US10032517B2 (en) | Memory architecture having two independently controlled voltage pumps | |
| US6891754B2 (en) | Nonvolatile semiconductor memory with a programming operation and the method thereof | |
| JP3053969U (ja) | 基準回路 | |
| JP3783885B2 (ja) | 不揮発性半導体メモリ装置 | |
| US20030021154A1 (en) | Bit line setup and discharge circuit for programming non-volatile memory | |
| JPH0845284A (ja) | 不揮発性半導体記憶装置とその消去方法 | |
| US20030072176A1 (en) | Nonvolatile memory for which program operation is optimized by controlling source potential | |
| JP2003524279A (ja) | フラッシュメモリ読み出しモード用のワード線ドライバ | |
| JP3709606B2 (ja) | 不揮発性半導体記憶装置及びベリファイ方法 | |
| US6999345B1 (en) | Method of sense and program verify without a reference cell for non-volatile semiconductor memory | |
| JP3708912B2 (ja) | 半導体集積回路装置 | |
| JP2002216489A (ja) | 不揮発性半導体メモリ装置およびその消去方法 | |
| EP1226586B1 (en) | Flash memory wordline tracking across whole chip | |
| US6868012B2 (en) | System and methods for manufacturing non-volatile semiconductor memory apparatus | |
| JP3543006B2 (ja) | 不揮発性メモリの消去及びプログラミング検証回路 | |
| KR20040015161A (ko) | 높은 칼럼 누설이 존재하는 ｎｏｒ 플래쉬 메모리 셀들을위한 정확한 검증 장치 및 방법 | |
| US5398204A (en) | Nonvolatile semiconductor system | |
| JP4680195B2 (ja) | 半導体装置及びソース電圧制御方法 | |
| KR0142364B1 (ko) | 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로 | |
| WO2002003392A2 (en) | Method and low-power circuits used to generate accurate drain voltage for flash memory core cells in read mode | |
| JP2005129167A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040405 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120409 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |