JP2002216489A - 不揮発性半導体メモリ装置およびその消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去スピードを劣化させることなく、且つ、
閾値電圧のバラツキが小さくなるように１回目の消去パ
ルス印加時間を設定する。 【解決手段】 共通ソース線２１へ印加する消去パルス
の電圧値を、外部端子２６への電圧Ｖpp(１２Ｖ)を３５
００Ωの抵抗素子２８で電圧降下させた電圧Ｖrpinをレ
ギュレータ回路２７に供給し、５Ｖに安定化させた電圧
Ｖpllとしている。レベル検知回路２２は、消去開始に
おいて５Ｖからスタートして約６Ｖ以上の大きな電圧振
幅を取るレギュレータ回路２７への入力電圧Ｖrpinと１
１Ｖの参照電圧Ｖrefとの比較結果で、１回目の消去パ
ルス印加終了を判定している。こうして、１回目の消去
パルス印加終了後におけるメモリセルの閾値電圧のバラ
ツキを小さくできる。したがって、ソース線電圧の変動
を大きくするための抵抗素子を必要とはせず、消去スピ
ードが劣化することはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、消去する際にソ
ースに高電圧を印加する不揮発性半導体メモリ装置、お
よび、その消去方法に関する。

【０００２】

【従来の技術】従来、最も一般的に用いられているフラ
ッシュメモリ(一括消去型メモリ)として、ＥＴＯＸ(EPR
OM THIN OXIDE：インテル社の商標)がある。このＥＴＯ
Ｘ型フラッシュメモリセルの模式的な断面図を図８に示
す。図８から分るように、ソース１とドレイン２とソー
ス‐ドレイン間の基板(ウェル)３との上に、トンネル酸
化膜４を介してフローティングゲート５が形成されてい
る。さらに、上記フローティングゲート５の上に、層間
絶縁膜６を介してコントロールゲート７が形成されてい
る。

【０００３】上記ＥＴＯＸ型フラッシュメモリの動作原
理について述べる。表１に示すように、書き込み時に
は、上記コントロールゲート７に電圧Ｖpp(例えば１０
Ｖ)を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を
印加し、ドレイン２に６Ｖの電圧を印加する。これによ
って、チャネル層には多くの電流が流れ、ドレイン２側
の電界が高い部分でチャネルホットエレクトロンが発生
し、フローティングゲート５に電子が注入される。その
結果、メモリセル８の閾値電圧が上昇して当該メモリセ
ルへの書き込みが行われる。図９は、書き込み状態と消
去状態とにおける閾値電圧分布を示す。図９に示すよう
に、書き込まれたメモリセルの閾値電圧は５Ｖ以上とな
る。 表１

【０００４】また、消去時は、図１０に示すように、コ
ントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加
し、ソース１に電圧Ｖpe(例えば５Ｖ)を印加し、ドレイ
ン２をオープンにすることによって、ソース１側とフロ
ーティングゲート５との間のトンネル酸化膜４に強い電
解が発生する。そして、ファウラーノーデハイム(ＦＮ)
トンネル現象によって、ソース１側に電子を引き抜いて
メモリセル８の閾値電圧を低下させるのである。その結
果、図９に示すように、消去されたメモリセル８の閾値
電圧は１.５Ｖ〜３Ｖとなる。

【０００５】また、読み出し時には、上記ドレイン２に
電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを
印加する。ここで、当該メモリセル８が消去状態で閾値
電圧が低い場合は、当該メモリセル８に電流が流れて状
態「１」と判定される。一方、当該メモリセル８が書き込
み状態で閾値電圧が高い場合は、当該メモリセルに電流
が流れず状態「０」と判定される。

【０００６】このような動作原理に基づいて、上記メモ
リセル８に対して書き込み,消去および読み出しが行な
われるのである。ところで、実際の不揮発性半導体メモ
リ装置における消去時には、例えば６４kＢと比較的大
きなブロック単位で一括消去される。その場合、その消
去されるべきブロック内のメモリセルの閾値電圧は、書
き込み状態のものもあれば消去状態のものもあり、一括
消去には複雑なアルゴリズムを用いている。その基本的
なアルゴリズムを図１１に示す。以下、この一括消去ア
ルゴリズムについて簡単に説明する。

【０００７】消去がスタートすると、先ずステップＳ1
で、オーバーイレースを防止するための消去前書き込み
が、全メモリセルに対して行われる。すなわち、消去前
書き込みパルスとしての所定幅のパルスが、上記メモリ
セル８のコントロールゲート７およびドレイン２に印加
される。ステップＳ2で、書き込みベリファイが実行さ
れる。すなわち、各メモリセル８の閾値電圧値が検証さ
れるのである。ステップＳ3で、ベリファイ結果が可で
あるか否であるか、即ち全メモリセルの閾値電圧値が書
き込み状態である所定の値(５.０Ｖ)以上あるか否かが
判別される。その結果、否であれば上記ステップＳ1に
戻って消去前書き込みを繰り返す一方、可であればステ
ップＳ4に進む。こうして、消去対象ブロック内の全メ
モリセルの閾値電圧が上記所定の値以上になるまで、消
去前書き込みパルスの印加とベリファイとが繰り返され
る。

【０００８】ステップＳ4で、消去パルスの印加が行わ
れる。この消去パルス印加は、オーバーイレース(過剰
消去：図９の例の場合ではメモリセルの閾値電圧値が
１.５Ｖ以下になること)を防止するために、消去パルス
のパルス幅を完全な消去に必要な時間より短く(例えば
１０ms)設定し、消去すべきメモリセルのコントロール
ゲート７およびソース１にワード線単位で一括して印加
するのである。

【０００９】ステップＳ5で、消去ベリファイが実行さ
れる。すなわち、各メモリセル８の閾値電圧値が検証さ
れる。ステップＳ6で、ベリファイ結果が可であるか否
であるか、即ち全メモリセルの閾値電圧が消去状態であ
る所定の値(３.０Ｖ)以下あるか否かが判別される。そ
の結果、否であれば上記ステップＳ4に戻って消去パル
スの印加が繰り返される一方、可であればステップＳ7
に進む。

【００１０】尚、上記ステップＳ5における消去ベリフ
ァイは、ワード線を介してコントロールゲート７に電圧
３.０Ｖを印加する以外は、表１における読み出し動作
と同様である。つまり、ベリファイを行う選択メモリセ
ルのワード線には電圧３.０Ｖを印加し、それ以外の非
選択メモリセルのワード線には０Ｖを印加する。そし
て、順次ワード線を選択しながらメモリセルにセル電流
が流れるか否かを検出することによってベリファイを行
う。もしくは、ワード線の電圧を５.０Ｖとして３.０Ｖ
の閾値電圧を有するメモリセルと電流量を比較すること
によって行う。そして、１つでも所定の閾値電圧以上の
メモリセルが存在すれば、再度消去パルスを印加するの
である。こうして、消去対象ブロック内の全メモリセル
の閾値電圧が所望の値以下になるまで、この消去パルス
印加とベリファイとが繰り返される。

【００１１】ステップＳ7で、オーバーイレース状態の
メモリセルが在るか否かを検証するオーバーイレースベ
リファイが実行される。ステップＳ8で、ベリファイ結
果が可であるか否であるかが判別される。その結果、オ
ーバーイレース状態のメモリセルが１個でも検出されれ
ばステップＳ9に進み、無ければ消去処理動作を終了す
る。ステップＳ9で、オーバーイレース状態のメモリセ
ルに対して、ソフトプログラム(軽度な書き込み)が実行
される。こうして、オーバーイレース状態のメモリセル
の閾値電圧を上昇させて、上記ステップＳ8において全
メモリセルの閾値電圧分布が１.５Ｖ〜３.０Ｖであると
判別されると、消去処理動作を終了するのである。

【００１２】通常、上記メモリセル８の消去特性には図
１２に示すようにバラツキがあり、消去動作の速いメモ
リセル(ファーストセル)と、消去動作の遅いセル(スロ
ーセル)とが存在する。図１２は、消去パルスを合計３
００ms間印加すると、ファーストセルの閾値電圧はイレ
ース状態上限の３Ｖに、スローセルの閾値電圧はイレー
ス状態下限の１.５Ｖに収まることを示している。

【００１３】ところが、上記メモリセル８の消去特性の
バラツキが更に大きくなり、オーバーイレース状態が進
んで、特に閾値電圧が０Ｖ以下のメモリセルが出現する
と、消去ベリファイ実行時に非選択メモリセルのワード
線を０Ｖにしても、非選択メモリセル中に閾値電圧が０
Ｖ以下のメモリセルがあると該メモリセルにセル電流が
流れてしまう。そのため、選択したメモリセルに対する
正しいベリファイ動作ができなくなってしまい、フラッ
シュメモリの信頼性が損なわれることになる。

【００１４】そこで、このオーバーイレースを回避する
ため、一連の消去動作中において、短いパルス幅の消去
パルスを印加しながらこまめに閾値電圧値の変動をチェ
ック(ベリファイ)を行う必要があり、消去パルスの印加
と消去ベリファイとを繰り返し実行しなければならな
い。但し、この一連の消去動作のうち、消去ベリファイ
動作は、ある程度メモリセルの閾値電圧が下がって消去
状態になりつつある状態から実施すれば良く、図１１に
示す消去パルスと消去ベリファイとを最初から繰り返す
従来の一括消去アルゴリズムでは、消去初期時における
消去ベリファイに費やす時間が無駄になるのである。以
上が、従来のフラッシュメモリの消去方法である。以
下、このフラッシュメモリの消去方法を従来消去法１と
言う。

【００１５】このような問題点を解決する方法の１つと
して、特開平８‐１１１０９６号公報に示されているフ
ラッシュＥＥＰＲＯＭ(電気的消去書き込み可能リード・
オンリ・メモリ)の消去方法が開示されている。以下、そ
の概要について述べる。尚、以下、このフラッシュＥＥ
ＰＲＯＭの消去方法を従来消去法２と言う。

【００１６】上述したフラッシュメモリに対する従来消
去法１では、上記ソース１に正の高電圧(例えば５Ｖ)を
印加する一方、コントロールゲート７には負の電圧(例
えば−９Ｖ)を印加することによって、フローティング
ゲート５から電子を引き抜く方法を用いている。ところ
が、フローティングゲート５とソース１との間の電位差
によってフローティングゲート５下の領域で空乏化が生
じ、バンド間トンネリング現象によってソース１から基
板３へのワーク電流(図２：ＢＴＢＴ(Band toBand Tunn
eling)電流)が発生する。この現象は、フローティング
ゲート５とソース１との電位差が大きい程、つまりはフ
ローティングゲート５に注入されている電子の量が多く
てメモリセルの閾値が高い程顕者になり、リーク電流が
増えることからトータルとしての消費電流量が多くな
る。したがって、図１３に示すように、消去パルス印加
開始直後の消去電流量が最も多く、消去が進むにつれて
消去電流量が低下することになる。

【００１７】上記特開平８‐１１１０９６号公報におけ
るフラッシュＥＥＰＲＯＭに対する従来消去法２もソー
ス側に電子を引抜くソース消去型であり、上記フラッシ
ュメモリに対する従来消去法１の場合と同様に消去初期
の段階はメモリセルのソースから基板へのリーク電流が
大きい。そのために、図１４に示すように、消去中のメ
モリセルに関するソース線の電圧は大きく低下し、消去
が進行してメモリセルの閾値が降下してメモリセルの上
記リーク電流が減少するにつれて、上記ソース線電圧が
上昇するという特性を有している。

【００１８】上記特開平８‐１１１０９６号公報は、図
１４に示すソース線電圧の上昇を利用して消去動作を行
うものであり、図１５に消去動作系の回路図を示す。こ
の消去動作系回路は、共通ソース線１１の電圧を検知し
て、第１レベルシフタ回路ＨＶ１にフィードバックする
レベル検知回路１２を有している。また、この場合にお
ける消去方式は、ソースに＋１２Ｖ(Ｖpp)を印加する一
方、コントロールゲートには０Ｖを印加すると共に、ド
レインをフローティングにするソース高電圧消去方式で
あり、上述した従来消去法１であるコントロールゲート
負電圧消去方式とは異なる。

【００１９】主に異なる点は、消去時にソース部で消費
される電流である。上記ソースに１２Ｖを印加するソー
ス高電圧消去方式では、コントロールゲート負電圧消去
方式に比べて消去電流は５倍程度大きい。例えば、６４
kＢのブロック消去の場合、コントロールゲート負電圧
消去方式では消去電流が２mＡ程度である。これに対し
て、ソース高電圧消去方式では１０mＡ程度となる。

【００２０】図４に、上記従来消去法２における消去ア
ルゴリズムを示す。消去がスタートすると、先ずステッ
プＳ11〜ステップＳ13で、図１１に示す従来消去法１の
消去アルゴリズムにおけるステップＳ1〜ステップＳ3と
同様にして、消去前書き込みが行われ、書き込みベリフ
ァイの結果が可であればステップＳ14に進む。ステップ
Ｓ14で、１回目の消去パルス印加が開始される。ステッ
プＳ15で、ソース線電圧Ｖsが電圧Ｖref以上であるか否
かが判別される。その結果、電圧Ｖref以上になればス
テップＳ16に進む。ステップＳ16で、１回目の消去パル
ス印加が終了される。この場合におけるソース線電圧と
消去パルス印加時間の関係は図１４と同様である。ま
た、図１６にソース線電圧Ｖsと閾値電圧Ｖthとの関係
を示す。図１４から判るように、初期状態ではリーク電
流が多く流れ、ソース線電圧は消去用印加電圧１２Ｖま
では到達しない。その後、時間と共にリーク電流が減
り、ソース線電圧は徐々に上昇して最終的には１２Ｖに
近いレベルにまで上昇する。これは、上述したように、
閾値電圧Ｖthが下降するに従ってＢＴＢＴ電流が低減す
るためである(図１６参照)。

【００２１】上記従来消去法２ではこの点を利用して消
去動作を行うのである。すなわち、ソース線電圧Ｖsが
上昇し、電圧Ｖref(例えば１０Ｖ)になるまで１回目の
消去パルス印加を続ける。そして、ソース線電圧Ｖsが
電圧Ｖrefになるとレベル検知回路１２の出力が変化
し、レベルシフタ回路ＨＶ１の出力を「Ｈ」にしてＰ‐Ｍ
ＯＳトランジスタ１３をオフにして、消去パルス印加を
停止するのである。そして、次に、消去パルス発生回路
１４からの出力に基づくレベルシフタ回路ＨＶ２による
通常の消去に移行するのである。

【００２２】ステップＳ17〜ステップＳ22で、図１１に
示す従来消去法１の消去アルゴリズムにおけるステップ
Ｓ4〜ステップＳ9と同様にして、パルス幅が１０ms程度
である消去パルスの印加と消去ベリファイとが繰り返さ
れ、全メモリセルの閾値電圧が３Ｖ以下になるオーバー
イレース状態のメモリセルが在るか否かが確認され、在
ればソフトプログラムが行われて消去動作を終了する。

【００２３】

【発明が解決しようとする課題】しかしながら、上記フ
ラッシュＥＥＰＲＯＭに対する従来消去法２をフラッシ
ュメモリに適用した場合には、以下のような問題があ
る。すなわち、従来消去法２は、ソース高電圧消去を行
う場合に最適化したものである。一方、現状のフラッシ
ュメモリの多くは、信頼性への影響を考慮して上述した
コントロールゲート負電圧消去を用いている。そこで、
上記従来消去法２にコントロールゲート負電圧消去を適
用した場合について述べる。その場合における閾値電圧
Ｖthとソース線電圧Ｖsとの関係を図１７に示し、ソー
ス線電圧Ｖsと消去時間との関係を図１８に示し、図１
９に消去動作系の回路図を示す。

【００２４】上述したように、上記フラッシュメモリの
場合にはフラッシュＥＥＰＲＯＭに比較してリーク電流
を含む消去電流は約１/５程度であり、そのためにメモ
リセル部で発生するＢＴＢＴ電流は少ない。したがっ
て、図１８に見られるように、ソース線電圧Ｖsは、初
期状態から印加電圧である５Ｖに近いレベルまで上昇す
る。図１９におけるレベル検知回路１５の電圧Ｖrefの
設定を４.５Ｖとすると、ソース線電圧Ｖsが上昇して
４.５Ｖになるとレベル検知回路１５の出力信号が反転
し、レベルシフタ回路１６の出力レベルが「Ｈ」となって
１回目の消去パルス印加が終了する。

【００２５】ここで、上記レベル検知回路１５は、図３
に示すようにコンパレータで構成されているため、ソー
ス線電圧Ｖsが４.５Ｖ付近まで到達して出力レベルが反
転するまで入力段にオフセット電圧が存在する。そし
て、このオフセット電圧は、プロセスバラツキや温度バ
ラツキによって変動するために、約０.１Ｖ程度バラツ
キが発生する可能性がある。図１７から分かるように、
電圧Ｖrefが４.５Ｖであるため消去開始直後のソース線
電圧Ｖsからの取り得る電圧振幅ＶＢはわずかしかな
く、そのために上記オフセット電圧のバラツキはソース
線電圧Ｖsのバラツキとして最大１Ｖ程度に達すること
になる。

【００２６】上述した従来消去法２においては、共通ソ
ース線１１を流れる電流が全体的に大きく且つ印加電圧
が１２Ｖと大きいのでソース線電圧の変動が大きく、上
述のような問題は生ずることはない。しかしながら、従
来消去法２をフラッシュメモリに展開した場合には、上
記ＢＴＢＴ電流が少ないためにソース線電圧Ｖsの変動
による電圧差が小さく、さらに印加電圧が５Ｖと小さい
ので、図１７から分かるように、１回目の消去パルス印
加が終了する際における閾値電圧が大きく変動する。し
たがって、閾値電圧分布に大きなバラツキが生じること
になり、大きな問題となるのである。

【００２７】その結果、上記１回目の消去パルス印加後
における閾値電圧のバラツキが上記電圧Ｖrefよりも高
い方ヘずれた場合には、２回目以降の消去パルス印加と
消去ベリファイとの回数にバラツキが生じ、結果として
消去時間が長くなると言う問題がある。また、閾値電圧
のバラツキが電圧Ｖrefのものよりも低い方ヘずれた場
合には、閾値電圧分布の低い側に位置するメモリセルは
オーバーイレースを起こすと言う問題がある。後者の問
題を防止する１つの手段としては、図１９に示すよう
に、レベルシフタ回路１６の出力とレベル検知回路１５
の入力との間に抵抗素子１７を挿入することが考えられ
る。こうすれば、ソース線電圧Ｖsの変動が大きくな
り、１回目の消去パルス印加が終了する際における閾値
電圧のバラツキは低減されることになる。しかしなが
ら、この方法を用いた場合にはソース電流の変動が制限
されるため、ソース線電圧Ｖsの経時変化は図２０に示
すようになる。したがって、抵抗素子１７を挿入しない
場合(図１８参照)に比べて、消去パルス印加開始直後の
ソース線電圧Ｖsの立ち上がりが小さく、且つ、その後
の上昇も遅い。したがって、結果として、消去スピード
が劣化して消去時間が長くなってしまうのである。

【００２８】そこで、この発明の目的は、消去スピード
を劣化させることなく、且つ、閾値電圧のバラツキが小
さくなるように１回目の消去パルス印加時間を設定でき
る不揮発性半導体メモリ装置、および、その消去方法を
提供することにある。

【００２９】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、制御ゲート,浮遊ゲート,ドレインお
よびソースを有して電気的に情報の書き込みおよび消去
が可能な浮遊ゲート電界効果トランジスタが基板または
ウェル上にマトリクス状に配置され,行方向に配列され
た各浮遊ゲート電界効果トランジスタの制御ゲートに接
続された複数の行線と,列方向に配列された各浮遊ゲー
ト電界効果トランジスタのドレインに接続された複数の
列線を有すると共に,ブロックを構成する各浮遊ゲート
電界効果トランジスタのソースが共通ソース線に接続さ
れた不揮発性半導体メモリ装置であって、少なくとも消
去時に上記共通ソース線に印加する電圧を供給するレギ
ュレータ回路と、上記レギュレータ回路と外部電源との
間に挿入された抵抗素子と、上記共通ソース線に対する
消去電圧の印加開始を指示すると共に,上記抵抗素子か
らレギュレータ回路への入力電圧が所定の電圧レベルに
到達したことを検知して上記共通ソース線に対する消去
電圧の印加終了を指示する電圧レベル検知手段と、上記
電圧レベル検知手段からの指示を受けて,上記レギュレ
ータ回路からの上記共通ソース線に対する消去電圧の印
加を行う消去電圧印加手段を備えたことを特徴としてい
る。

【００３０】上記第１の発明の構成によれば、消去開始
直後は、書き込み状態の浮遊ゲート電界効果トランジス
タの閾値電圧が高いために上記ＢＴＢＴ電流も含めたリ
ーク電流が多く流れ、外部電源とレギュレータ回路との
間に挿入された抵抗素子による電圧降下が大きい。しか
しながら、消去電圧印加手段によって共通ソース線に消
去電圧が印加され続けると上記浮遊ゲート電界効果トラ
ンジスタの閾値電圧が低下し、それに連れてリーク電流
が減少して上記抵抗素子による電圧降下も減少する。こ
うして、レギュレータ回路への入力電圧が上昇し、やが
て所定の電圧レベルに到達したことが電圧レベル検知手
段によって検知されると、上記消去電圧印加手段に対し
て上記共通ソース線に対する消去電圧の印加終了が指示
される。

【００３１】上記動作において、上記抵抗素子の抵抗値
を大きくすれば、上記レギュレータ回路への入力電圧の
上昇量、つまり電圧振幅を大きく取ることができ、上記
電圧レベル検知手段における主力段のバラツキの影響が
小さく圧縮される。こうすることによって、消去電圧印
加終了時における上記浮遊ゲート電界効果トランジスタ
の閾値電圧のバラツキが小さくなる。したがって、以後
行われる消去パルス印加および消去ベリファイの繰り返
しによって生ずる上記閾値電圧の低い方へのバラツキに
起因するオーバーイレース状態のメモリセルの出現や、
上記閾値電圧の高い方へのバラツキに起因する消去時間
の延長が防止される。

【００３２】また、第１の実施例は、第１の発明の不揮
発性半導体メモリ装置において、上記外部電源と抵抗素
子との間に介設された昇圧回路を備えて、上記レギュレ
ータ回路へは、上記昇圧回路からの出力電圧を、上記抵
抗素子を介して供給するようになっていることを特徴と
している。

【００３３】この実施例によれば、上記レギュレータ回
路へは、上記外部電源からの電圧が昇圧回路で所望の電
圧に昇圧されてから上記抵抗素子を介して供給される。
こうして、消去スピードが劣化せず、消費電流の低減を
図ることができる不揮発性半導体メモリ装置が、フラッ
シュメモリ等において従来から用いられている書き込
み,消去および読み出しの用の各電圧を単一電源から内
部的に生成する上記昇圧回路を利用して構成される。

【００３４】また、第２の実施例は、第１の発明あるい
は第１の実施例の不揮発性半導体メモリ装置において、
上記電圧レベル検知手段によって検知される所定の電圧
レベルは、上記共通ソース線に印加される消去電圧より
も高い電圧であることを特徴としている。

【００３５】この実施例によれば、上記電圧レベル検知
手段によって検知される所定の電圧レベルは上記消去電
圧よりも高い電圧である。したがって、消去時間の経過
と共に上記浮遊ゲート電界効果トランジスタの閾値電圧
が低下し、それに伴って上記レギュレータ回路への入力
電圧が上記消去電圧から上昇して行く際に、上記消去電
圧の印加終了が的確に判定される。

【００３６】また、第３の実施例は、第１の発明の不揮
発性半導体メモリ装置において、上記抵抗素子の抵抗値
は、(上記外部電源の電圧−上記消去電圧)/(消去電流の
最大値)であることを特徴としている。

【００３７】また、第４の実施例は、第１の実施例の不
揮発性半導体メモリ装置において、上記抵抗素子の抵抗
値は、(上記昇圧回路における消去時の出力電圧−上記
消去電圧)/(消去電流の最大値)であることを特徴として
いる。

【００３８】これらの実施例によれば、上記レギュレー
タ回路への入力電圧は、上記消去電流が最大の場合であ
っても上記消去電圧が確保される。

【００３９】また、第５の実施例は、第１の発明あるい
は第１の実施例の不揮発性半導体メモリ装置において、
上記外部電源の電圧あるいは上記昇圧回路における消去
時の出力電圧は、上記消去電圧よりも高い電圧であるこ
とを特徴としている。

【００４０】この実施例によれば、上記外部電源の電圧
あるいは上記昇圧回路における消去時の出力電圧は上記
消去電圧よりも高い電圧である。したがって、消去時間
の経過と共に上記浮遊ゲート電界効果トランジスタの閾
値電圧が低下し、それに伴って上記リーク電流が減少し
た際に、レギュレータ回路への入力電圧が上記消去電圧
から上昇していくことになる。したがって、上記消去電
圧の印加終了が的確に且つ安定して判定される。

【００４１】また、第６の実施例は、上記第５の実施例
の不揮発性半導体メモリ装置において、上記外部電源の
電圧あるいは上記昇圧回路における消去時の出力電圧は
９Ｖ以上であることを特徴としている。

【００４２】この実施例によれば、上記共通ソース線に
印加される消去電圧を例えば５Ｖとすると、上記レギュ
レータ回路への入力電圧の上昇量である電圧振幅を４Ｖ
と十分に大きく取ることができる。

【００４３】また、第２の発明は、制御ゲート,浮遊ゲ
ート,ドレインおよびソースを有して電気的に情報の書
き込みおよび消去が可能な浮遊ゲート電界効果トランジ
スタが基板あるいはウェル上にマトリクス状に配置さ
れ,行方向に配列された各浮遊ゲート電界効果トランジ
スタの制御ゲートに接続された複数の行線と,列方向に
配列された各浮遊ゲート電界効果トランジスタのドレイ
ンに接続された複数の列線を有すると共に,ブロックを
構成する各浮遊ゲート電界効果トランジスタのソースが
共通ソース線に接続された不揮発性半導体メモリ装置の
消去方法であって、上記共通ソース線に消去電圧を印加
し続ける第１消去動作と、上記共通ソース線への消去パ
ルスの印加と消去ベリファイとを繰り返して行う第２消
去動作を備えて、上記第１消去動作中において,上記共
通ソース線に印加する電圧を発生させる安定化回路とこ
の安定化回路の電源との間に流れる電流値を検出し,所
定の電流値に至った場合には上記第１消去動作を停止す
ると共に,上記第２消去動作を開始することを特徴とし
ている。

【００４４】上記構成によれば、第１消去動作における
消去開始直後は、書き込み状態の浮遊ゲート電界効果ト
ランジスタの閾値電圧が高いために上記ＢＴＢＴ電流も
含めたリーク電流が多く流れ、電源から安定化回路へ流
れる電流値も大きい。しかしながら、共通ソース線に消
去電圧が印加され続けると上記浮遊ゲート電界効果トラ
ンジスタの閾値電圧が低下し、それに連れてリーク電流
が減少して上記電源から安定化回路への電流値も減少す
る。こうして、上記電源から安定化回路への電流値が下
降して所定の電圧値に到達すると、上記第１消去動作が
停止されと共に第２消去動作が開始される。

【００４５】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態の不揮発性半
導体メモリ装置における消去動作時にソース線へ電圧を
印加する消去時ソース電圧印加回路のブロック図であ
る。本実施の形態における消去動作は、基本的に従来消
去法２と同様であり、１回目の消去パルス印加動作と２
回目以降の消去パルス印加動作とに分割して行う。尚、
消去動作(ベリファイも含む)におけるワード線ＷＬ0〜
ＷＬn(行方向に配列された各メモリセルのコントロール
ゲートに共通に接続)への電圧印加や、ビット線ＢＬ0〜
ＢＬm(列方向に配列された各メモリセルのドレインに接
続)への電圧印加を行う消去電圧印加回路は、従来と同
じであるため説明は省略する。

【００４６】アレイを構成している各メモリセルのソー
スはブロック単位で共通化され、共通ソース線２１に接
続されている。そして、共通ソース線２１には、消去パ
ルスを印加する上記消去時ソース電圧印加回路が接続さ
れている。

【００４７】この消去時ソース電圧印加回路は第１回路
部と第２回路部との２つの回路部で構成されている。第
１回路部は、上記１回目の消去パルス印加動作を行う回
路であり、レベル検知回路２２,レベルシフター回路２
３およびＰ‐ＭＯＳトランジスタＰ1で構成される。

【００４８】上記レベル検知回路２２は、共通ソース線
２１の消去電流の変化を電圧レベルの変化としてモニタ
ーし、参照電圧(電圧Ｖref)と比較する。そして、その
比較結果に基づいて、モニター電圧が電圧Ｖrefになる
と出力信号のレベルを「Ｈ」にする。レベルシフター回路
２３は、レベル検知回路２２の出力信号のレベルを変換
する。Ｐ‐ＭＯＳトランジスタＰ1は、レベルシフター
回路２３の出力信号がゲートに入力されて、上記共通ソ
ース線２１への１回目の消去パルス印加のオン/オフを
制御する。こうして、モニター電圧が電圧Ｖrefになる
と、共通ソース線２１への１回目の消去パルス印加がオ
フされるのである。

【００４９】一方、上記第２回路部は、２回目以降の消
去パルス印加と消去ベリファイとを交互に行う通常の消
去動作を行うための消去パルス印加回路であり、消去パ
ルス発生回路２４,レベルシフター回路２５,Ｐ‐ＭＯＳ
トランジスタＰ2およびＮ‐ＭＯＳトランジスタＮ2で構
成される。

【００５０】上記消去パルス発生回路２４は、消去動作
が開始されてErase信号のレベルが「Ｈ」になると、レベ
ル「Ｌ」の消去パルス信号を発生する。レベルシフター回
路２５は、消去パルス発生回路２４からの消去パルス信
号のレベルを変換する。Ｐ‐ＭＯＳトランジスタＰ2
は、レベルシフター回路２５の出力信号がゲートに入力
されてオンする。一方、Ｎ‐ＭＯＳトランジスタＮ2
は、Erase信号の反転信号がゲートに入力されてオフす
る。その結果、共通ソース線２１へ２回目以降の消去パ
ルスが印加される。こうして、所定時間だけ消去パルス
が印加(パルス幅は例えば１０ms)されると、消去ベリフ
ァイ期間に以降し、Erase信号およびその反転信号のレ
ベルが反転する。その結果、Ｐ‐ＭＯＳトランジスタＰ
2はオフする一方、Ｎ‐ＭＯＳトランジスタＮ2はオンす
る。そして、共通ソース線２１には基準電圧(ここでは
０Ｖ)が印加されるのである。その間、消去ベリファイ
回路(図示せず)によって消去ベリファイが行われる。

【００５１】上記消去ベリファイ回路については記載し
ないが、消去ベリファイを行う選択ワード線ＷＬには３
Ｖを印加し、消去ベリファイを行わない非選択ワード線
ＷＬには０Ｖを印加し、ビット線ＢＬには１Ｖを印加す
る。そして、セル電流が流れるメモリセルが在るか否か
を検証することによって消去ベリファイを行う機能を有
する。

【００５２】以上の構成は、従来消去法２と消去パルス
の電圧レベルが異なるだけで同じ構成である。以下、本
実施の形態の特徴であるレベル検知回路２２による電圧
モニター方法について説明する。

【００５３】外部端子２６から入力された電圧Ｖpp(例
えば、１２Ｖ)が、抵抗素子２８を介してレギュレータ
回路２７に印加される。その際に、抵抗素子２８によっ
て電圧降下が生じて電圧Ｖrpinがレギュレータ回路２７
に入力され、定電圧化されて、安定した電圧Ｖpll(例え
ば、５Ｖ)がＰ‐ＭＯＳトランジスタＰ1およびＰ‐ＭＯ
ＳトランジスタＰ2のソース側に入力されるのである。

【００５４】上記外部端子２６とレギュレータ回路２７
の入力端子との間に挿入されている抵抗素子２８の抵抗
値は、以下のように設定する。上述したように、フラッ
シュメモリのリーク電流であるＢＴＢＴ電流を含む消去
電流は経時変化するのであるが、その最大値(１回目の
消去パルス印加時における初期状態)を２mＡとする。そ
うすると、消去電流が最大値であってもレギュレータ回
路２７で安定化して５Ｖの電圧Ｖpllを得るためには、
抵抗素子２８の抵抗値Ｒは、 (１２Ｖ−５Ｖ)/２mＡ＝３５００Ω にすればよい。こうすれば、時間と共に消去電流が減少
して抵抗素子２８による電圧降下が減り、結果としてレ
ギュレータ回路２７への入力電圧Ｖrpinが上昇しても、
レギュレータ回路２７によって安定して５Ｖの電圧Ｖpl
lが出力される。したがって、電圧Ｖpllは常に５Ｖを安
定して維持できることになる。

【００５５】図２は、上記レギュレータ回路２７の具体
的構成例を示す。本レギュレータ回路２７は、参照電圧
(Ref電圧)として例えば３Ｖを使用し、出力電圧Ｖpllが
５ＶであってＰ‐ＭＯＳトランジスタ２９がオンの場合
に、直列に接続された抵抗Ｒ1とＲ2との間のノードＮ1
の電圧が３Ｖになるように、抵抗Ｒ1およびＲ2の抵抗値
が設定されている。そして、ノードＮ1の電圧が３Ｖ以
上になるとＰ‐ＭＯＳトランジスタ２９がオフする一
方、逆にノードＮ1の電圧が３Ｖ以下になるとＰ‐ＭＯ
Ｓトランジスタ２９がオンすることによって、入力電圧
Ｖrpinの変動には影響されずに安定して５Ｖの電圧Ｖpl
lを出力する。尚、本レギュレータ回路２７は既知の回
路であるため、詳細な説明は省略する。

【００５６】また、上記レベル検知回路２２は、上記従
来消去法２で説明した図３に示す回路構成を有してい
る。但し、上記従来消去法２とは、電源電圧が５Ｖから
Ｖppに変更され、参照電圧Ｖrefが４.５Ｖから後述する
ように例えば１１Ｖに変更された点において異なる。

【００５７】さらに、本実施の形態における消去動作の
アルゴリズムは、図４に示すアルゴリズムと同じであ
る。以下、簡単に説明する。書き込み状態のメモリセル
と消去状態のメモリセルとの混在状態からそのまま消去
パルスを印加すると、オーバーイレース状態のメモリセ
ルが出現してしまう。そこで、消去動作がスタートする
と、先ず、書き込みベリファイによってメモリセルの閾
値電圧を検証しつつ消去前書き込みを行って、メモリセ
ルの閾値電圧を上昇させる。そして、消去すべき全メモ
リセルの閾値電圧が５.０Ｖ以上になれば、消去前書き
込みは終了する。

【００５８】次いで、以下のようにして１回目の消去パ
ルス印加を行う。先ず、外部端子２６から電圧Ｖpp(＝
１２Ｖ)を入力することによって、レギュレータ回路２
７から５Ｖの電圧Ｖpllを出力する。その際に、上述し
たように、消去パルス印加直後は、メモリセルの閾値電
圧が高いためにリーク電流としてのＢＴＢＴ電流が大き
く、ＢＴＢＴ電流を含む消去電流は大きい。したがっ
て、抵抗素子２８による電圧降下は大きく、抵抗値を３
５００Ωに設定しておけばレギュレータ回路２７への入
力電圧Ｖrpinは５Ｖ程度からスタートすることになる。

【００５９】この場合、上記レベル検知回路２２(但
し、図３において参照電圧Ｖrefは１１Ｖに設定)の出力
outのレベルは「Ｌ」(Ｖss)となるため、レベルシフター
回路２３は電圧Ｖssレベルを出力することになる。その
結果、上記Ｐ‐ＭＯＳトランジスタＰ1はオンして、共
通ソース線２１には電圧Ｖpll(５Ｖ)が印加される。

【００６０】こうして上記消去パルスが印加され続ける
とメモリセルの閾値電圧は降下し、それに連れてリーク
電流(ＢＴＢＴ電流)も減少し、図１８に示すようにソー
ス線電圧は上昇する。一方、上記リーク電流が減少する
ためにリーク電流を含む消去電流(最大値２mＡ)も減少
し、レギュレータ回路２７への入力電圧Ｖrpinは上昇す
るが上述したようにレギュレータ回路２７によって電圧
Ｖpllは５Ｖで安定するのである。

【００６１】図５は、上記レギュレータ回路２７への入
力電圧Ｖrpinとメモリセルの閾値電圧Ｖthとの消去時間
に対する変化を示したものである。上述のごとく、消去
時間と共にリーク電流が減少して消去電流が減少するこ
とによって電圧Ｖrpinは上昇し、レベル検知回路２２の
参照電圧Ｖref(＝１１Ｖ)を越えるとレベル検知回路２
２の出力outは反転し、レベル「Ｈ」(例えばＶpp)とな
る。この信号をレベルシフター回路２３で変換すること
によって、Ｐ‐ＭＯＳトランジスタＰ1はオフとなり、
１回目の消去パルス印加が終了するのである。

【００６２】次いで、図４におけるステップS17以降の
消去ベリファイを伴う消去パルス印加動作に移行する。
これは、先に説明したように、Erase信号をレベルを
「Ｈ」にし、Ｐ‐ＭＯＳトランジスタＰ2をオンして電圧
Ｖpll(５Ｖ)を共通ソース線２１に印加する。そして、
ベリファイ時はErase信号をレベルを「Ｌ」にし、Ｎ‐Ｍ
ＯＳトランジスタＮ2をオンして基準電圧(０Ｖ)を共通
ソース線２１に印加するのである。

【００６３】以上の消去動作中において、上記レベル検
知回路２２は電源をＶpp(１２Ｖ)とし参照電圧Ｖrefを
１１Ｖとしているため、図５から分かるように、上記入
力電圧Ｖrpinは５Ｖからスタートして約６Ｖ以上の電圧
振幅を取ることができる。したがって、レベル検知回路
２２にプロセスバラツキや温度バラツキに起因する入力
段のオフセット電圧バラツキが存在したとしても、出力
段のバラツキの影響を小さく圧縮させることができる。
したがって、１回目の消去パルス印加終了後におけるメ
モリセルの閾値電圧のバラツキを小さく圧縮でき、±
０.２Ｖ程度、即ち０.４Ｖ程度の範囲に低減させること
ができるのである。

【００６４】これによって、コントロールゲート負電圧
消去法を一般的に用いるフラッシュメモリ等の不揮発性
半導体メモリに適用しても、１回目の消去パルス印加時
のメモリセルの閾値電圧の低い方へのバラツキに起因す
るオーバーイレース状態のメモリセルの出現の危険性は
なくなり、信頼性の高い不揮発性半導体メモリおよびそ
の消去方法を実現できるのである。

【００６５】また、上記メモリセルの閾値電圧の高い方
へのバラツキに起因する２回目以降の消去ベリファイお
よび消去パルス印加の実行回数を減らすことができ、消
去時間が長くなることを防止できるのである。

【００６６】さらに、図１９に示すようなオーバーイレ
ース防止手段としての抵抗素子を挿入する必要もないこ
とから、図１９に示す上記オーバーイレース防止手段を
用いた場合の消去時間と比較して約３０％の消去時間の
短縮を実現することができるのである。

【００６７】上述したように、本実施の形態において
は、共通ソース線２１へ印加する消去パルスの電圧値
を、外部端子２６の電圧Ｖpp(１２Ｖ)を３５００Ωの抵
抗素子２８で電圧降下した電圧Ｖrpinをレギュレータ回
路２７に供給し、５Ｖに安定化させた電圧Ｖpllとして
いる。そして、レベル検知回路２２は、消去開始におい
て５Ｖからスタートして約６Ｖ以上の電圧振幅を取るレ
ギュレータ回路２７への入力電圧Ｖrpinと１１Ｖの参照
電圧Ｖrefとの比較結果で、１回目の消去パルス印加終
了を判定している。

【００６８】したがって、上記レベル検知回路２２にお
ける出力段のバラツキの影響を小さく圧縮でき、１回目
の消去パルス印加終了後におけるメモリセルの閾値電圧
のバラツキを小さくできる。すなわち、本実施の形態に
よる消去方法をフラッシュメモリ等の不揮発性半導体メ
モリに適用した場合には、１回目の消去パルス印加時の
メモリセルの閾値電圧の低い方へのバラツキに起因する
オーバーイレース状態のメモリセルの出現の危険性を無
くすことができる。一方、閾値電圧の高い方へのバラツ
キに起因する２回目以降の消去ベリファイおよび消去パ
ルス印加の実行回数を減らすことができ、消去時間が長
くなることを防止できるのである。

【００６９】すなわち、本実施の形態によれば、消去速
度を劣化させることなく、且つ、閾値電圧のバラツキが
小さくなるように１回目の消去パルス印加を実行できる
不揮発性半導体メモリ装置、及び、その消去方法を実現
することができるのである。

【００７０】＜第２実施の形態＞次に、第２の実施形態
について、図６に示す消去時ソース電圧印加回路のブロ
ック図に従って説明する。共通ソース線３１,レベル検
知回路３２,レベルシフター回路３３,Ｐ‐ＭＯＳトラン
ジスタ３４,消去パルス発生回路３５,レベルシフター回
路３６,Ｐ‐ＭＯＳトランジスタ３７,Ｎ‐ＭＯＳトラン
ジスタ３８,レギュレータ回路３９および抵抗素子４０
は、上記第１実施の形態における共通ソース線２１,レ
ベル検知回路２２,レベルシフター回路２３,Ｐ‐ＭＯＳ
トランジスタＰ1,消去パルス発生回路２４,レベルシフ
ター回路２５,Ｐ‐ＭＯＳトランジスタＰ2,Ｎ‐ＭＯＳ
トランジスタＮ2,レギュレータ回路２７および抵抗素子
２８と同様である。

【００７１】上記第１実施の形態においては、上記共通
ソース線２１に印加する電圧は、外部端子２６から入力
される電圧Ｖpp(例えば、１２Ｖ)である。ところが、フ
ラッシュメモリ等の不揮発性半導体メモリは単一電源が
一般的であり、表１に示すような各モードに必要な各種
電圧は、内部の昇圧用チャージポンプ回路によって発生
される。

【００７２】本実施の形態においては、上記第１実施の
形態において用いられる外部端子２６からの電圧Ｖppの
代わりに、昇圧回路(不揮発性半導体メモリ内部の昇圧
用チャージポンプ回路)４１によって昇圧された電圧Ｈ
Ｖppを用いるのである。こうして、より実際的な不揮発
性半導体メモリの構成を実現している。ここで、電圧Ｈ
Ｖppは約１０Ｖ程度である。

【００７３】本実施の形態においては、上記電圧ＨＶpp
を、抵抗素子４０を介してレギュレータ回路３９に入力
し、レギュレータ回路３９からは５Ｖの安定した電圧Ｖ
pllを出力するのである。１回目の消去パルス印加直後
に流れるリーク電流を含む最大消去電流は、上記第１実
施の形態の場合と同様に２mＡである。したがって、抵
抗素子４０の抵抗値は、(１０Ｖ−５Ｖ)/２mＡ＝２５０
０Ωとすれば、最大消去電流時を含めてレギュレータ回
路３９からの出力は安定した５Ｖの電圧Ｖpllを維持で
きるのである。

【００７４】尚、上記昇圧回路４１からの電圧ＨＶppは
約１０Ｖ程度であるため、本実施の形態におけるレベル
検知回路３２は、参照電圧(Ｒef電圧)として９Ｖを用い
ている。

【００７５】この場合における上記レギュレータ回路３
９への入力電圧Ｖrpinとメモリセルの閾値電圧Ｖthと消
去時間との関係を図７に示す。電圧Ｖrpinは消去初期の
電圧５Ｖからスタートして約４Ｖ以上の電圧振幅を取る
ことができるため、プロセスバラツキや温度バラツキに
よってレベル検知回路３２の入力段にオフセット電圧バ
ラツキが存在しても、出力段のバラツキの影響を小さく
圧縮させることができる。したがって、上記第１実施の
形態と同様に、１回目の消去パルス印加終了後における
メモリセルの閾値電圧のバラツキを小さくでき、±０.
２Ｖ程度、即ち０.４Ｖ程度の範囲に低減させることが
できるのである。

【００７６】その結果、上記第１実施の形態の場合と同
様の効果を得ることができるのである。尚、本実施の形
態においては、上記昇圧回路４１によって内部で電圧Ｈ
Ｖppを発生させているため、上記第１実施の形態のよう
な電圧Ｖppを取り込むための外部端子２６は必要としな
い。

【００７７】尚、上記各実施の形態において、上記レギ
ュレータ回路２７,３９の入力電圧Ｖrpinの初期の電圧
とレベル検知回路２２,３２の参照電圧Ｖrefとの差は約
４Ｖ以上にするのが好ましく、したがって、電圧Ｖppや
電圧ＨＶppは９Ｖ以上に設定することが望ましい。

【００７８】また、上記各実施の形態においては、上記
外部端子２６あるいは昇圧回路４１から抵抗素子２８,
４０を介してレギュレータ回路２７,３９に供給される
電圧値の消去電流値の低下に起因する上昇に基づいて、
１回目の消去パルス印加終了を判定している。しかしな
がら、この発明はこれに限定されるものではなく、図１
３に示すような消去電流値の低下を直接検出し、この検
出結果に基づいて１回目の消去パルス印加終了を判定し
ても差し支えない。

【００７９】

【発明の効果】以上より明らかなように、第１の発明の
不揮発性半導体メモリ装置は、消去時に、電圧レベル検
知手段によって共通ソース線に対する消去電圧の印加開
始を指示されると、消去電圧印加手段によってレギュレ
ータ回路からの上記共通ソース線に対する消去電圧の印
加が開始され、上記電圧レベル検知手段によって、外部
電源から抵抗素子を介して上記レギュレータ回路への入
力電圧が所定の電圧レベルに到達したことが検知されて
上記共通ソース線に対する消去電圧の印加終了が指示さ
れると、上記消去電圧印加手段によって上記共通ソース
線に対する消去電圧の印加が終了されるので、消去時間
の経過による浮遊ゲート電界効果トランジスタの閾値電
圧の低下に伴う上記ＢＴＢＴ電流も含めたリーク電流の
減少を、上記外部電源とレギュレータ回路との間に挿入
された抵抗素子による電圧降下量の変化として取り出す
ことができる。

【００８０】したがって、上記外部電源の電圧と上記抵
抗素子の抵抗値とを適当に選べば、上記電圧レベル検知
手段による検知電圧である上記抵抗素子からレギュレー
タ回路への入力電圧の電圧振幅を大きく取ることがで
き、温度バラツキやプロセスバラツキ等に起因する上記
電圧レベル検知手段における出力段のバラツキの影響を
小さく圧縮することができる。こうして、消去電圧印加
終了時における上記浮遊ゲート電界効果トランジスタの
閾値電圧のバラツキを小さくすることができる。

【００８１】すなわち、この発明によれば、以後行われ
る消去パルス印加および消去ベリファイの繰り返しの際
に、上記閾値電圧の低い方へのバラツキに起因するオー
バーイレース状態のメモリセルの出現や、上記閾値電圧
の高い方へのバラツキに起因する消去時間の延長を防止
することができる。したがって、結果として、消去時間
を短縮できると共に、消去パルス印加の際と消去ベリフ
ァイの際とに発生する余分な放電を繰り返す必要がな
く、消費電流の低減を実現することができるのである。

【００８２】また、第１の実施例の不揮発性半導体メモ
リ装置は、上記レギュレータ回路へは、上記外部電源と
抵抗素子との間に介設された昇圧回路からの出力電圧
を、上記抵抗素子を介して供給するので、消去スピード
が劣化せず、消費電流の低減を図ることができる不揮発
性半導体メモリ装置を、フラッシュメモリ等において従
来から用いられている書き込み,消去および読み出しの
用の各電圧を単一電源から内部的に生成する上記昇圧回
路を利用して構成することができる。

【００８３】また、第２の実施例の不揮発性半導体メモ
リ装置は、上記電圧レベル検知手段によって検知される
所定の電圧レベルを、上記共通ソース線に印加される消
去電圧よりも高くしたので、上記電圧レベル検知手段
は、消去時間の経過と共に上記浮遊ゲート電界効果トラ
ンジスタの閾値電圧が低下してリーク電流が減少し、そ
れに伴って上記消去電圧から上昇して行く上記レギュレ
ータ回路への入力電圧に基づいて、上記消去電圧の印加
終了を的確に判定することができるのである。

【００８４】また、第３の実施例の不揮発性半導体メモ
リ装置は、上記抵抗素子の抵抗値を(上記外部電源の電
圧−上記消去電圧)/(消去電流の最大値)と成したので、
上記レギュレータ回路への入力電圧を、上記消去電流が
最大の場合であっても確実に上記消去電圧になるように
設定することができる。

【００８５】また、第４の実施例の不揮発性半導体メモ
リ装置は、上記抵抗素子の抵抗値を(上記昇圧回路にお
ける消去時の出力電圧−上記消去電圧)/(消去電流の最
大値)と成したので、上記レギュレータ回路への入力電
圧を、上記消去電流が最大の場合であっても確実に上記
消去電圧になるように設定することができる。

【００８６】また、第５の実施例の不揮発性半導体メモ
リ装置は、上記外部電源の電圧あるいは上記昇圧回路に
おける消去時の出力電圧を上記消去電圧よりも高い電圧
にしたので、消去時間の経過と共に上記浮遊ゲート電界
効果トランジスタの閾値電圧が低下し、それに伴って上
記リーク電流が減少した際に、レギュレータ回路への入
力電圧を上記消去電圧から上昇させることが可能にな
る。したがって、上記消去電圧の印加終了を的確に且つ
安定して判定することができる。

【００８７】また、第６の実施例の不揮発性半導体メモ
リ装置は、上記外部電源の電圧あるいは上記昇圧回路に
おける消去時の出力電圧は９Ｖ以上であるので、上記共
通ソース線に印加される消去電圧を例えば５Ｖとする
と、上記電圧レベル検知手段による検知電圧である上記
抵抗素子からレギュレータ回路への入力電圧の電圧振幅
を４Ｖと十分に大きく取ることができる。

【００８８】また、第２の発明の不揮発性半導体メモリ
装置の消去方法は、制御ゲート,浮遊ゲート,ドレインお
よびソースを有して電気的に情報の書き込みおよび消去
が可能な浮遊ゲート電界効果トランジスタの１ブロック
分のソースが接続された共通ソース線に消去電圧を印加
し続ける第１消去動作中において、上記共通ソース線に
印加する電圧を発生させる安定化回路とこの安定化回路
の電源との間に流れる電流値を検出し、所定の電流値に
至った場合には上記第１消去動作を停止すると共に、上
記共通ソース線への消去パルスの印加と消去ベリファイ
とを繰り返して行う第２消去動作を開始するので、消去
時間の経過による浮遊ゲート電界効果トランジスタの閾
値電圧の低下に伴う上記ＢＴＢＴ電流も含めたリーク電
流の減少を、上記電源から安定化回路への電流値の変化
として取り出すことができる。

【００８９】したがって、温度バラツキやプロセスバラ
ツキ等があっても、消去電圧印加終了時における上記浮
遊ゲート電界効果トランジスタの閾値電圧のバラツキを
小さくすることができる。すなわち、この発明によれ
ば、以後行われる消去パルス印加および消去ベリファイ
の繰り返しの際に、上記閾値電圧の低い方へのバラツキ
に起因するオーバーイレース状態のメモリセルの出現
や、上記閾値電圧の高い方へのバラツキに起因する消去
時間の延長を防止することができるのである。

【図面の簡単な説明】

【図１】 この発明の不揮発性半導体メモリ装置におけ
る消去時ソース電圧印加回路のブロック図である。

【図２】 図１におけるレギュレータ回路の具体的構成
例を示す図である。

【図３】 図１におけるレベル検知回路の具体的構成例
を示す図である。

【図４】 図１に示す消去時ソース電圧印加回路による
消去動作のアルゴリズムを示す図である。

【図５】 図１におけるレギュレータ回路への入力電圧
とメモリセルの閾値電圧との消去時間に対する変化を示
す図である。

【図６】 図１とは異なる消去時ソース電圧印加回路の
ブロック図である。

【図７】 図６におけるレギュレータ回路への入力電圧
とメモリセルの閾値電圧との消去時間に対する変化を示
す図である。

【図８】 ＥＴＯＸ型フラッシュメモリセルの模式的な
断面図である。

【図９】 書き込み状態および消去状態における閾値電
圧分布を示す図である。

【図１０】 コントロールゲート負電圧消去方式の説明
図である。

【図１１】 従来の消去動作のアルゴリズムを示す図で
ある。

【図１２】 メモリセルの消去特性を示す図である。

【図１３】 メモリセルにおける消去電流と消去時間と
の関係を示す図である。

【図１４】 メモリセルにおけるソース線電圧と消去時
間との関係を示す図である。

【図１５】 従来消去法２における消去時ソース電圧印
加回路のブロック図である。

【図１６】 図１５におけるソース線電圧とメモリセル
の閾値電圧との消去時間に対する変化を示す図である。

【図１７】 従来消去法２にコントロールゲート負電圧
消去を適用した場合における閾値電圧とソース線電圧と
の関係を示す図である。

【図１８】 従来消去法２にコントロールゲート負電圧
消去を適用した場合におけるソース線電圧と消去時間と
の関係を示す図である。

【図１９】 従来消去法２にコントロールゲート負電圧
消去を適用した場合における消去時ソース電圧印加回路
のブロック図である。

【図２０】 図１９におけるレベルシフタ回路の出力と
レベル検知回路の入力との間に抵抗素子を挿入した際に
おけるソース線電圧と消去時間との関係を示す図であ
る。

【符号の説明】

２１,３１…共通ソース線、 ２２,３２…レベル検知回路、 ２３,３３…レベルシフター回路、 ２４,３５…消去パルス発生回路、 ２５,３６…レベルシフター回路、 ２６…外部端子、 ２７,３９…レギュレータ回路、 ２８,４０…抵抗素子、 ２９,３４,３７,Ｐ1,Ｐ2…Ｐ‐ＭＯＳトランジスタ、 ３８,Ｎ2…Ｎ‐ＭＯＳトランジスタ、 ４１…昇圧回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 制御ゲート,浮遊ゲート,ドレインおよび
   ソースを有して電気的に情報の書き込みおよび消去が可
   能な浮遊ゲート電界効果トランジスタが基板あるいはウ
   ェル上にマトリクス状に配置され、行方向に配列された
   各浮遊ゲート電界効果トランジスタの制御ゲートに接続
   された複数の行線と、列方向に配列された各浮遊ゲート
   電界効果トランジスタのドレインに接続された複数の列
   線を有すると共に、ブロックを構成する各浮遊ゲート電
   界効果トランジスタのソースが共通ソース線に接続され
   た不揮発性半導体メモリ装置であって、 少なくとも消去時に上記共通ソース線に印加する電圧を
   供給するレギュレータ回路と、 上記レギュレータ回路と外部電源との間に挿入された抵
   抗素子と、 上記共通ソース線に対する消去電圧の印加開始を指示す
   ると共に、上記抵抗素子からレギュレータ回路への入力
   電圧が所定の電圧レベルに到達したことを検知して上記
   共通ソース線に対する消去電圧の印加終了を指示する電
   圧レベル検知手段と、 上記電圧レベル検知手段からの指示を受けて、上記レギ
   ュレータ回路からの上記共通ソース線に対する消去電圧
   の印加を行う消去電圧印加手段を備えたことを特徴とす
   る不揮発性半導体メモリ装置。
2. 【請求項２】 請求項１に記載の不揮発性半導体メモリ
   装置において、 上記外部電源と抵抗素子との間に介設された昇圧回路を
   備えて、 上記レギュレータ回路へは、上記昇圧回路からの出力電
   圧を、上記抵抗素子を介して供給するようになっている
   ことを特徴とする不揮発性半導体メモリ装置。
3. 【請求項３】 請求項１あるいは請求項２に記載の不揮
   発性半導体メモリ装置において、 上記電圧レベル検知手段によって検知される所定の電圧
   レベルは、上記共通ソース線に印加される消去電圧より
   も高い電圧であることを特徴とする不揮発性半導体メモ
   リ装置。
4. 【請求項４】 請求項１に記載の不揮発性半導体メモリ
   装置において、 上記抵抗素子の抵抗値は、(上記外部電源の電圧−上記
   消去電圧)/(消去電流の最大値)であることを特徴とする
   不揮発性半導体メモリ装置。
5. 【請求項５】 請求項２に記載の不揮発性半導体メモリ
   装置において、 上記抵抗素子の抵抗値は、(上記昇圧回路の消去時の出
   力電圧−上記消去電圧)/(消去電流の最大値)であること
   を特徴とする不揮発性半導体メモリ装置。
6. 【請求項６】 請求項１あるいは請求項２に記載の不揮
   発性半導体メモリ装置において、 上記外部電源の電圧あるいは上記昇圧回路における消去
   時の出力電圧は、上記消去電圧よりも高い電圧であるこ
   とを特徴とする不揮発性半導体メモリ装置。
7. 【請求項７】 請求項６に記載の不揮発性半導体メモリ
   装置において、 上記外部電源の電圧あるいは上記昇圧回路における消去
   時の出力電圧は、９Ｖ以上であることを特徴とする不揮
   発性半導体メモリ装置。
8. 【請求項８】 制御ゲート,浮遊ゲート,ドレインおよび
   ソースを有して電気的に情報の書き込みおよび消去が可
   能な浮遊ゲート電界効果トランジスタが基板あるいはウ
   ェル上にマトリクス状に配置され、行方向に配列された
   各浮遊ゲート電界効果トランジスタの制御ゲートに接続
   された複数の行線と、列方向に配列された各浮遊ゲート
   電界効果トランジスタのドレインに接続された複数の列
   線を有すると共に、ブロックを構成する各浮遊ゲート電
   界効果トランジスタのソースが共通ソース線に接続され
   た不揮発性半導体メモリ装置の消去方法であって、 上記共通ソース線に消去電圧を印加し続ける第１消去動
   作と、 上記共通ソース線への消去パルスの印加と消去ベリファ
   イとを繰り返して行う第２消去動作を備えて、 上記第１消去動作中において、上記共通ソース線に印加
   する電圧を発生させる安定化回路とこの安定化回路の電
   源との間に流れる電流値を検出し、所定の電流値に至っ
   た場合には上記第１消去動作を停止すると共に、上記第
   ２消去動作を開始することを特徴とする不揮発性半導体
   メモリ装置の消去方法。
9. 【請求項９】 請求項８に記載の不揮発性半導体メモリ
   装置の消去方法において、 上記安定化回路の電源は、内部昇圧回路であることを特
   徴とする不揮発性半導体メモリ装置の消去方法。