KR20090002470A - 낸드 플래시 메모리소자의 프로그램 방법 - Google Patents

낸드 플래시 메모리소자의 프로그램 방법 Download PDF

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Abstract

읽기동작시 셀 전류 마진을 확보할 수 있는 낸드 플래시 메모리소자의 프로그램 방법은, 소스 및 드레인 선택트랜지스터 및 다수의 메모리 셀로 구성된 셀 스트링을 구비하는 플래쉬 메모리소자를 프로그램하는 방법에 있어서, 선택된 메모리 셀에 제1 프로그램 전압을 인가하는 단계와, 메모리 셀 중 제1 검증전압 이상의 문턱전압을 가진 패스트 셀(fast cell)이 존재하는지 확인하는 단계, 및 패스트 셀이 존재하지 않는 경우 기존의 프로그램 동작을 수행하고, 패스트 셀이 존재하는 경우 패스트 셀의 문턱전압을 제1 검증전압 이하로 낮춘 후 프로그램 동작을 수행하는 단계를 포함한다.
낸드 플래시 메모리, ISPP, 패스트 셀(fast cell), 셀 전류마진

Description

낸드 플래시 메모리소자의 프로그램 방법{Method for programming NAND flash memory device}
도 1은 일반적인 낸드형 플래시 메모리소자의 셀 스트링 구조를 도시한 도면이다.
도 2a 내지 도 2d는 ISPP 방식의 프로그램 과정에 따른 메모리 셀의 문턱전압 분포를 도시한 그래프이다.
도 3은 본 발명의 패스트 셀을 포함하는 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 흐름도이다.
도 4는 본 발명에 다른 실시예에 의한 낸드형 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 흐름도이다.
도 5a 내지도 5f는 본 발명의 프로그램 과정에 따른 메모리 셀의 문턱전압 분포의 변화를 도시한 그래프이다.
본 발명은 플래시 메모리소자를 프로그램하는 방법에 관한 것으로, 특히 읽기동작시 셀 전류 마진을 확보할 수 있는 낸드형 플래시 메모리소자의 프로그램 방 법에 관한 것이다.
낸드형 플래시 메모리는 프로그램(program)과 소거(erase)의 원리로 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상을 이용한다. 즉, 약 100Å 정도의 얇은 산화막으로 이루어진 터널산화막을 통해 전자가 이동(터널링)하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거기능을 수행하게 된다.
도 1은 일반적인 낸드형 플래시 메모리소자의 셀 스트링 구조를 도시한 도면이다.
도 1을 참조하면, 하나의 셀 스트링(string)(100)은 드레인 선택 트랜지스터(110), 소스 선택 트랜지스터(120) 및 복수의 메모리 셀 트랜지스터들(131, 132, 133, 134)로 이루어진다. 메모리 셀 트랜지스터들의 소스/드레인은 공통으로 직렬 연결된다. 비트라인(BL1, BL2)과 메모리 셀 트랜지스터들 사이에는 드레인 선택 트랜지스터(110)가 배치되고, 공통소스라인(CSL)과 메모리 셀 트랜지스터들 사이에는 소스 선택 트랜지스터(120)가 배치된다. 상기 메모리 셀들은 소거된 상태이거나 프로그램된 상태를 갖는다. 소거된 상태에 있는 메모리 셀들은 상대적으로 낮은, 예컨대 0V보다 낮은 문턱전압 분포를 갖는다. 반면에, 프로그램된 메모리 셀들은 상대적으로 높은, 예컨대 0V보다 높은 문턱전압 분포를 갖는다.
메모리 셀이 소거된 상태인지 프로그램된 상태인지를 판별하는 읽기(read) 동작은 페이지(page) 단위로 이루어진다. 예를 들어, 메모리 셀(133, 143)의 상태를 판별하기 위해서는, 선택된 메모리 셀을 갖는 셀 스트링의 비트라인(BL1, BL2)을 예컨대 1V 내외의 크기로 프리차지(precharge)시킨다. 드레인 선택 트랜지스 터(110, 111) 및 소스 선택 트랜지스터(120, 121)를 턴 온시켜 선택된 셀 스트링에 전기적 통로가 형성되도록 한다. 또한, 선택되지 않은 나머지 메모리 셀의 워드라인에는 나머지 메모리 셀의 상태와 무관하게 턴 온될 수 있도록 패스전압(Vpass), 예컨대 4.5V를 인가한다. 패스전압(Vpass)을 크게 할수록 흐르는 전류의 양이 커지므로 메모리 셀의 상태를 감지하는 점에서는 유리하지만, 일정 크기 이상으로 패스전압이 커지면 읽기 과정에서 원하지 않게 선택되지 않은 메모리 셀이 프로그램되는 읽기 교란(read disturbance)이 발생할 수가 있다. 선택된 메모리 셀(133, 143)의 워드라인에는 읽기전압(Vread)으로 예컨대 0V의 전압을 인가한다.
선택된 메모리 셀을 제외하고는, 셀 스트링을 이루는 나머지 모든 셀이 턴 온 상태이므로, 선택된 메모리 셀(133, 143)의 상태에 따라서 셀 스트링에 전류가 흐르거나 또는 흐르지 않게 된다. 선택된 메모리 셀(133)이 소거상태인 경우에는, 선택된 메모리 셀이 턴 온되므로, 셀 스트링 전체에 전류가 흐르고, 이에 따라 비트라인(BL1)에 충전되어 있던 전하들이 방전되어 프리차지된 전압이 0V로 떨어지게 된다. 반면, 선택된 메모리 셀(143)이 프로그램된 상태인 경우에는, 선택된 메모리 셀이 턴 오프되므로 셀 스트링에 전류가 흐르지 않게 되며, 이에 따라 비트라인(BL2)에 프리차지된 전압이 그대로 유지된다. 이와 같이, 비트라인(BL1, BL2)에 프리차지된 전압이 0V로 떨어지는지 그대로 유지되는지에 따라서 선택된 메모리 셀이 소거된 상태인지 프로그램된 상태인지를 판별할 수 있게 된다.
한편, 메모리 셀에 데이터를 기록하는 프로그램 동작은, 워드라인에 인가하는 바이어스 전압을 소정의 스텝 전압(step bias) 단위로 점차 증가시키면서 선택 된 페이지를 여러 번 프로그램하는 아이에스피피(ISPP; Incremetal Step Pulse Program) 방식으로 이루어지고 있다.
도 2a 내지 도 2d는 ISPP 방식의 프로그램 과정에 따른 메모리 셀의 문턱전압 분포를 도시한 그래프이다.
메모리 셀을 프로그램하기 위하여, 선택된 메모리 셀의 워드라인에 20V 내외의 프로그램 전압(Vpgm)을 인가하고 반도체기판에는 0V의 전압을 인가한다. 파울러-노드하임 터널링에 의해 전자들이 반도체기판에서 플로팅게이트로 주입되고, 그리하여 셀의 문턱전압이 변화하게 된다.
도 2a는 메모리 셀을 프로그램하기 위하여 메모리 셀을 소거상태로 만든 후의 문턱전압의 분포를 나타낸다. 도 2b는 한 펄스(pulse)의 프로그램 전압을 메모리 셀에 인가하여 프로그램했을 때의 메모리 셀의 문턱전압 분포를 나타낸다. 메모리 셀의 특성 또는 문턱전압의 분포범위에 따라 메모리 셀들의 프로그램 시간이 다를 수 있다. 즉, 동작특성이 좋은 메모리 셀 또는 문턱전압이 설정된 전압범위 내에서 최대값을 갖는 메모리 셀(이하, 패스트 셀(fast cell)이라 함)(210)의 프로그램 시간이 다른 메모리 셀에 비해 짧게 된다. 다음에, 소정의 검증전압으로 프로그램 상태를 확인하고, 프로그램되지 않은 셀에 대해 프로그램전압을 스텝전압만큼 증가시켜가면서 반복하게 된다.
도 2c는 두 번째 프로그램 펄스를 인가했을 때의 문턱전압 분포를 나타내고, 도 2d는 세 번째 및 그 이후의 프로그램 펄스를 인가했을 때의 메모리 셀의 문턱전압 분포를 나타낸다. 도시된 바와 같이, 모든 메모리 셀이 프로그램되어 프로그램 과정이 완료된 후에도 패스트 셀(210)은 여전히 존재하게 된다.
종래에는 이러한 패스트 셀이 그다지 관심의 대상이 되지 못했지만, 플래시 메모리소자가 고집적화되고 셀 전류 마진이 큰 문제로 대두됨에 따라 셀 전류 마진을 확보하기 위하여 패스트 셀에 대한 대처가 필요한 상황이 되었다.
본 발명이 이루고자 하는 기술적 과제는 프로그램시 패스트 셀의 발생을 방지하여 읽기동작시 셀 전류 마진을 확보할 수 있는 낸드 플래시 메모리소자의 프로그램 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 낸드 플래시 메모리소자의 프로그램 방법은, 소스 및 드레인 선택트랜지스터 및 다수의 메모리 셀로 구성된 셀 스트링을 구비하는 플래쉬 메모리소자를 프로그램하는 방법에 있어서, 선택된 메모리 셀에 제1 프로그램 전압을 인가하는 단계와, 상기 메모리 셀 중 제1 검증전압 이상의 문턱전압을 가진 패스트 셀(fast cell)이 존재하는지 확인하는 단계, 및 패스트 셀이 존재하지 않는 경우 기존의 프로그램 동작을 수행하고, 패스트 셀이 존재하는 경우 패스트 셀의 문턱전압을 제1 검증전압 이하로 낮춘 후 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 프로그램 전압은 16V 또는 17V인 것이 바람직하다.
상기 패스트 셀의 문턱전압을 제1 검증전압 이하로 낮추는 단계는, 상기 패 스트 셀을 포함하는 상기 메모리 셀에 제1 소거전압을 인가하는 단계와, 제1 검증전압을 사용하여 상기 메모리 셀의 소거상태를 확인하는 단계, 및 상기 제1 검증전압에 대해 패스(pass)되지 못한 셀에 대해 제1 스텝전압만큼 증가된 소거전압을 다시 인가하는 단계를 포함할 수 있다. 이때, 상기 제1 소거전압은 15V인 것이 바람직하다.
상기 제1 스텝전압은 전체 소거시간이 20㎲를 넘지 않은 범위 내에서 0.1V 내지 1V의 범위에서 선택할 수 있다.
그리고, 상기 선택된 메모리 셀에 제1 프로그램 전압으로 프로그램하는 단계 다음에, 상기 메모리 셀에 제2 프로그램 전압을 인가하는 단계를 더 포함할 수도 있다.
상기 프로그램 동작은 ISPP 방식의 프로그램 단계일 수 있다.
상기 프로그램 동작을 수행하는 단계 후에, 제2 검증전압을 인가하여 상기 메모리 셀의 프로그램이 완료되었는지 검증하는 단계, 및 상기 제2 검증전압에 대해 패스한 경우 프로그램을 완료하고, 패스하지 못한 경우 제2 스텝전압만큼 프로그램 전압을 증가시킨 후 프로그램하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
일반적으로 패스트 셀(fast cell)은 프로그램 과정에서 첫 번째로 인가하는 프로그램 펄스에서 나타난다. 따라서, 본 발명에서는 첫 번째 프로그램 전압을 인가한 후 패스트 셀의 발생 유무를 확인하여, 패스트 셀이 존재할 경우 메모리 셀에 소거전압을 인가하여 패스트 셀의 문턱전압을 일정 레벨 이하로 낮추어준 후 프로그램 동작을 진행하는 데 그 특징이 있다.
도 3은 본 발명의 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 흐름도이다.
도 3을 참조하면, 메모리 셀을 프로그램하기 위하여 먼저, 메모리 셀에 일정 전압의 소거전압을 인가하여 메모리 셀에 저장되어 있던 데이터를 소거한다(310). 소거동작은 블록 단위로 이루어지는데, 블록 내의 모든 메모리 셀에 일정 크기의 소거전압을 인가한 다음 소거 상태를 확인한다. 메모리 셀에 저장되어 있던 데이터가 소거되면, 한 펄스의 프로그램 전압을 프로그램하고자 하는 메모리 셀의 워드라인에 인가한다(320). 이 프로그램 전압은 실질적으로 프로그램 동작을 수행하기 전에 패스트 셀의 발생유무를 확인하기 위한 것으로, 통상의 ISPP 프로그램 전압보다 낮은 16V 또는 17V 정도를 인가한다.
다음에, 상기 프로그램 전압에 의해 패스트 셀이 발생하였는지를 확인한다(330). 통상적으로 프로그램 후 메모리 셀의 문턱전압은 대략 1V 내지 3V 사이에 분포하게 된다. 따라서, 3V를 검증전압으로 사용하여 이 검증전압보다 높은 문턱전압을 갖는 셀이 있는지를 판별한다. 즉, 프로그램 동작에서 패스트 셀은 통상 첫 번째 프로그램 펄스를 인가했을 때 나타나므로, 첫 번째 프로그램 펄스를 인가했을 때 3V 이상의 문턱전압을 갖는 셀이 존재할 경우 이를 패스트 셀로 분류한다.
패스트 셀이 발생하지 않았다면 통상의 ISPP 방식으로 프로그램 과정을 수행한다. 즉, 프로그램 전압을 인가하고 프로그램 상태를 검증한 후, 소정 레벨로 프로그램되지 않은 셀에 대해 스텝전압만큼 프로그램 전압을 증가시켜가면서 소정 루프(loop) 범위 내에서 프로그램-검증을 반복하여 프로그램을 완료한다(340, 350). 언급한 바와 같이, 프로그램 과정에서 발생하는 패스트 셀은 첫 번째 프로그램 펄스를 인가한 후에 나타난다. 따라서, 첫 번째 프로그램 펄스를 인가한 후 패스트 셀이 발생되지 않았다면 그대로 ISPP 단계를 진행할 수 있다. 이때, 상기 첫 번째 프로그램 펄스인가 후 패스트 셀의 발생을 확인하는 단계(330)에서, 패스트 셀은 발생하지 않았지만 원하는 프로그램 레벨에 도달한 셀이 있는지를 판단하여(단계 350) 원하는 프로그램 레벨에 도달한 셀은 프로그램되지 않도록 한다.
첫 번째 프로그램 펄스를 인가한 후 패스트 셀이 발생한 것으로 확인되었다면, 패스트 셀의 문턱전압을 낮추기 위하여 메모리 셀에 대해 ISPE 과정을 수행한다(360). 즉, 첫 번째 프로그램 펄스에 의해 프로그램된 메모리 셀에 소정의 소거전압을 인가하고, 소거상태를 검증하여 검증전압에 대해 패스되지 못한 셀에 대해 스텝전압만큼 증가시켜 가면서 소거전압을 인가하는 동작을 반복한다. 이 ISPE 단계(360)는 패스트 셀의 제거를 위한 것이므로, 패스트 셀의 문턱전압이 검증전압인 3V 아래로 낮아진 것으로 확인되면 ISPE 단계를 멈추고 본래의 ISPP 단계를 수행한다.
상기 패스트 셀을 제거하기 위한 ISPE 단계(360)는 15V를 시작전압으로 하여 진행되며, 전체 소거시간이 5㎲ 내지 20㎲의 범위 내에서 스텝전압은 0.1V 내지 1V의 범위 내에서 적절하게 선택할 수 있다.
도 4는 본 발명에 다른 실시예에 의한 낸드형 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 흐름도이다.
본 실시예에서는 두 번째 프로그램 펄스를 인가하는 단계(425)를 진행한 후에 패스트 셀이 발생되었는지를 확인한다. 패스트 셀의 발생을 보다 정확히 검출할 수 있으므로 프로그램 과정의 신뢰성을 더욱 높일 수가 있다. 이 경우, 첫 번째 프로그램 전압은 17V로, 두 번째 프로그램 전압은 17.5V로 할 수 있다. 그리고, 패스트 셀의 문턱전압을 낮추기 위한 ISPE 과정은 앞의 실시예와 마찬가지로 소거 시작전압을 15V로 하고, 스텝전압은 전체 소거시간이 5㎲ 내지 20㎲가 되도록 0.1V 내지 1V의 범위 내에서 적절하게 선택할 수 있다. 그외의 단계는 도 3에 도시된 경우와 동일하게 진행된다.
또한, 도 3의 경우와 마찬가지로, 상기 두 번째 프로그램 펄스인가 후 패스트 셀의 발생을 확인하는 단계(430)에서, 패스트 셀은 발생하지 않았지만 원하는 프로그램 레벨에 도달한 셀이 있는지를 판단하여(450) 원하는 프로그램 레벨에 도달한 셀은 프로그램되지 않도록 한다.
도 5a 내지도 5f는 본 발명의 프로그램 과정에 따른 메모리 셀의 문턱전압 분포의 변화를 도시한 그래프이다.
도 5a는 프로그램 전압을 인가하기 전 메모리 셀을 소거상태로 만든 후의 메모리 셀의 문턱전압의 분포(510)를 나타낸다. 도 5b는 첫 번째 프로그램 펄스를 인 가하여 패스트 셀(520)이 발생된 경우의 메모리 셀의 문턱전압의 분포를 나타낸다.
도 5c 및 도 5d는 패스트 셀을 제거하기 위하여 메모리 셀에 소거전압을 인가하여 ISPE 과정을 수행하는 단계의 문턱전압의 분포를 나타낸다. 도시된 바와 같이, 메모리 셀의 문턱전압의 분포곡선(510) 및 패스트 셀의 문턱전압(520)이 소거전압이 인가됨에 따라 좌측으로 이동되었음을 알 수 있다. 특히, 패스트 셀의 경우, 패스트 셀을 판별하는 검증전압인 3V 아래로 문턱전압이 낮아져 있다.
도 5e는 패스트 셀의 문턱전압이 정상레벨로 들어옴에 따라 메모리 셀을 ISPP 방식으로 프로그램하는 단계의 문턱전압의 분포를 나타낸다. 패스트 셀은 주로 프로그램 시작 후 첫 번째 펄스에서 발생하기 때문에, 이 과정에서는 패스트 셀이 발생되지 않는다.
도 5f는 ISPP 방식으로 메모리 셀에 대한 프로그램을 완료한 상태의 문턱전압의 분포를 나타낸다. 모든 메모리 셀의 문턱전압이 원하는 레벨의 범위를 갖도록 프로그램되었음을 알 수 있다.
지금까지 설명한 바와 같이, 본 발명에 의한 낸드형 플래시 메모리소자의 프로그램 방법에 따르면, 첫 번째 또는 두 번째 프로그램 펄스를 인가한 후 패스트 셀의 발생 유무를 확인하여 패스트 셀이 발생한 경우 ISPE 단계를 수행하여 패스트 셀을 제거한 후 ISPP 과정을 진행한다. 따라서, 읽기동작시 셀 전류 마진을 충분히 확보할 수 있으며, 프로그램 신뢰성을 높일 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 소스 및 드레인 선택트랜지스터 및 다수의 메모리 셀로 구성된 셀 스트링을 구비하는 플래쉬 메모리소자를 프로그램하는 방법에 있어서,
    선택된 메모리 셀에 제1 프로그램 전압을 인가하는 단계;
    상기 메모리 셀 중 제1 검증전압 이상의 문턱전압을 가진 패스트 셀(fast cell)이 존재하는지 확인하는 단계; 및
    패스트 셀이 존재하지 않는 경우 기존의 프로그램 동작을 수행하고, 패스트 셀이 존재하는 경우 상기 패스트 셀의 문턱전압을 제1 검증전압 이하로 낮춘 후 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
  2. 제1항에 있어서,
    상기 제1 프로그램 전압은 16V 또는 17V인 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
  3. 제1항에 있어서, 상기 패스트 셀의 문턱전압을 제1 검증전압 이하로 낮추는 단계는,
    상기 패스트 셀을 포함하는 상기 메모리 셀에 제1 소거전압을 인가하는 단계와,
    제1 검증전압을 사용하여 상기 메모리 셀의 문턱전압을 확인하는 단계, 및
    상기 제1 검증전압에 대해 패스(pass)되지 못한 셀에 대해 제1 스텝전압만큼 증가된 소거전압을 다시 인가하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
  4. 제3항에 있어서,
    상기 제1 소거전압은 15V인 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
  5. 제3항에 있어서,
    상기 제1 스텝전압은 전체 소거시간이 20㎲를 넘지 않은 범위 내에서 0.1V 내지 1V의 범위인 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
  6. 제1항에 있어서,
    상기 선택된 메모리 셀에 제1 프로그램 전압으로 프로그램하는 단계 다음에,
    상기 메모리 셀에 제2 프로그램 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
  7. 제1항에 있어서,
    상기 프로그램 동작은 증감스텝펄스프로그램(ISPP) 방식을 이용한 프로그램 동 작인 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
  8. 제1항에 있어서,
    상기 프로그램 동작을 수행하는 단계 후에,
    제2 검증전압을 인가하여 상기 메모리 셀의 프로그램이 완료되었는지 검증하는 단계; 및
    상기 제2 검증전압에 대해 패스한 경우 프로그램을 완료하고, 패스하지 못한 경우 제2 스텝전압만큼 프로그램 전압을 증가시킨 후 프로그램하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리소자의 프로그램 방법.
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