JP3366264B2 - 不揮発性メモリ、メモリ検査方法 - Google Patents
不揮発性メモリ、メモリ検査方法Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ(Ele
ctrically Erasable Programmable Read Only Memory)
やフラッシュメモリなどの不揮発性メモリと、不揮発性
メモリを検査するメモリ検査方法とに関する。
ctrically Erasable Programmable Read Only Memory)
やフラッシュメモリなどの不揮発性メモリと、不揮発性
メモリを検査するメモリ検査方法とに関する。
【０００２】
【従来の技術】現在、マイクロコンピュータなどのコン
ピュータ装置が各種用途に利用されており、その情報記
憶媒体としてＥＥＰＲＯＭやフラッシュメモリなどの不
揮発性メモリが多用されている。不揮発性メモリは、デ
ジタルデータを更新自在に一時記憶することができ、電
力が供給されない状態でも記憶データを維持することが
できる。
ピュータ装置が各種用途に利用されており、その情報記
憶媒体としてＥＥＰＲＯＭやフラッシュメモリなどの不
揮発性メモリが多用されている。不揮発性メモリは、デ
ジタルデータを更新自在に一時記憶することができ、電
力が供給されない状態でも記憶データを維持することが
できる。
【０００３】このような不揮発性メモリの一従来例を図
５および図６を参照して以下に説明する。なお、図５は
不揮発性メモリであるＥＥＰＲＯＭの全体構造を示す回
路図、図６はメモリセルアレイの部分を示す回路図、図
７は未使用のＥＥＰＲＯＭのメモリセルの書込／消去時
間に対する読出時のオン電流を示す特性図、図８はエン
デュランステストにより劣化したＥＥＰＲＯＭのメモリ
セルの書込／消去時間に対する読出時のオン電流を示す
特性図、図９はＥＥＰＲＯＭのエンデュランステストの
回数に対するメモリセルの書込／消去時のオン電流を示
す特性図、である。
５および図６を参照して以下に説明する。なお、図５は
不揮発性メモリであるＥＥＰＲＯＭの全体構造を示す回
路図、図６はメモリセルアレイの部分を示す回路図、図
７は未使用のＥＥＰＲＯＭのメモリセルの書込／消去時
間に対する読出時のオン電流を示す特性図、図８はエン
デュランステストにより劣化したＥＥＰＲＯＭのメモリ
セルの書込／消去時間に対する読出時のオン電流を示す
特性図、図９はＥＥＰＲＯＭのエンデュランステストの
回数に対するメモリセルの書込／消去時のオン電流を示
す特性図、である。
【０００４】ここで不揮発性メモリとして例示するＥＥ
ＰＲＯＭ１００では、図６に示すように、データ保持手
段である多数のメモリセル１０１が全体としてＸＹ方向
にマトリクス配線された二次元構造に形成されており、
この多数のメモリセル１０１に複数のＸセレクトトラン
ジスタ１０２と複数のＹセレクトトランジスタ１０３と
がマトリクス接続されている。
ＰＲＯＭ１００では、図６に示すように、データ保持手
段である多数のメモリセル１０１が全体としてＸＹ方向
にマトリクス配線された二次元構造に形成されており、
この多数のメモリセル１０１に複数のＸセレクトトラン
ジスタ１０２と複数のＹセレクトトランジスタ１０３と
がマトリクス接続されている。
【０００５】これら多数のメモリセル１０１は、二値デ
ータの一方である書込データ“１”を大電流の書込電流
が通電される第一状態である書込状態として個々に保持
するとともに、二値データの他方である消去データ
“０”を小電流の消去電流が通電される第二状態である
消去状態として個々に保持し、複数のＸ／Ｙセレクトト
ランジスタ１０２，１０３は、多数のメモリセル１０１
を一個ずつ選択する。
ータの一方である書込データ“１”を大電流の書込電流
が通電される第一状態である書込状態として個々に保持
するとともに、二値データの他方である消去データ
“０”を小電流の消去電流が通電される第二状態である
消去状態として個々に保持し、複数のＸ／Ｙセレクトト
ランジスタ１０２，１０３は、多数のメモリセル１０１
を一個ずつ選択する。
【０００６】そこで、ＥＥＰＲＯＭ１００は、第一記録
手段および第二記録手段として機能する書込消去回路
（図示せず）を具備しており、この書込消去回路は、書
込データ“１”の入力に対応してメモリセル１０１を書
込状態とし、消去データ“０”の入力に対応してメモリ
セル１０１を消去状態とする。
手段および第二記録手段として機能する書込消去回路
（図示せず）を具備しており、この書込消去回路は、書
込データ“１”の入力に対応してメモリセル１０１を書
込状態とし、消去データ“０”の入力に対応してメモリ
セル１０１を消去状態とする。
【０００７】また、図５に示すように、多数のメモリセ
ル１０１には複数のＹセレクトトランジスタ１０３を介
してデータ再生手段である一個のセンスアンプ１０４が
接続されており、このセンスアンプ１０４には基準発生
手段である一個のリファレンス回路１０５が接続されて
いる。
ル１０１には複数のＹセレクトトランジスタ１０３を介
してデータ再生手段である一個のセンスアンプ１０４が
接続されており、このセンスアンプ１０４には基準発生
手段である一個のリファレンス回路１０５が接続されて
いる。
【０００８】リファレンス回路１０５は、多数のトラン
ジスタ素子１１１〜１１４…を具備しており、センスア
ンプ１０４も、多数のトランジスタ素子１１５〜１１７
…を具備している。リファレンス回路１０５の第一のト
ランジスタ素子１１１はゲート電極に外部のバイアス電
源１２０が接続されており、この第一のトランジスタ素
子１１１には第二のトランジスタ素子１１２が直列に接
続されている。
ジスタ素子１１１〜１１４…を具備しており、センスア
ンプ１０４も、多数のトランジスタ素子１１５〜１１７
…を具備している。リファレンス回路１０５の第一のト
ランジスタ素子１１１はゲート電極に外部のバイアス電
源１２０が接続されており、この第一のトランジスタ素
子１１１には第二のトランジスタ素子１１２が直列に接
続されている。
【０００９】この第二のトランジスタ素子１１２は第三
のトランジスタ素子１１３とともに第一のカレントミラ
ー回路１２１を形成しており、このカレントミラー回路
１２１のトランジスタ素子１１３には第四のトランジス
タ素子１１４が直列に接続されている。
のトランジスタ素子１１３とともに第一のカレントミラ
ー回路１２１を形成しており、このカレントミラー回路
１２１のトランジスタ素子１１３には第四のトランジス
タ素子１１４が直列に接続されている。
【００１０】このリファレンス回路１０５の第四のトラ
ンジスタ素子１１４とセンスアンプ１０４の第一のトラ
ンジスタ素子１１５とで第二のカレントミラー回路１２
２が形成されており、このカレントミラー回路１２２の
トランジスタ素子１１５には第二のトランジスタ素子１
１６が直列に接続されている。
ンジスタ素子１１４とセンスアンプ１０４の第一のトラ
ンジスタ素子１１５とで第二のカレントミラー回路１２
２が形成されており、このカレントミラー回路１２２の
トランジスタ素子１１５には第二のトランジスタ素子１
１６が直列に接続されている。
【００１１】この第二のトランジスタ素子１１６と第三
のトランジスタ素子１１７とで第三のカレントミラー回
路１２３が形成されており、このカレントミラー回路１
２３の一個のトランジスタ素子１１７が複数のＹセレク
トトランジスタ１０３を介して多数のメモリセル１０１
に接続されている。
のトランジスタ素子１１７とで第三のカレントミラー回
路１２３が形成されており、このカレントミラー回路１
２３の一個のトランジスタ素子１１７が複数のＹセレク
トトランジスタ１０３を介して多数のメモリセル１０１
に接続されている。
【００１２】バイアス電源１２０はリファレンス回路１
０５の第一のトランジスタ素子１１１にゲート電圧を印
加するので、これで第一のトランジスタ素子１１１に一
定の電流が通電される。この第一のトランジスタ素子１
１１には第一から第三のカレントミラー回路１２１〜１
２３が順番に接続されているので、リファレンス回路１
０５は第一のトランジスタ素子１１１の通電電流に対応
した基準電流をセンスアンプ１０４に供給する。
０５の第一のトランジスタ素子１１１にゲート電圧を印
加するので、これで第一のトランジスタ素子１１１に一
定の電流が通電される。この第一のトランジスタ素子１
１１には第一から第三のカレントミラー回路１２１〜１
２３が順番に接続されているので、リファレンス回路１
０５は第一のトランジスタ素子１１１の通電電流に対応
した基準電流をセンスアンプ１０４に供給する。
【００１３】リファレンス回路１０５は、消去状態のメ
モリセル１０１の通電電流である消去電流より大電流で
書込状態の通電電流である書込電流より小電流の基準電
流を上述のように発生し、センスアンプ１０４は、メモ
リセル１０１の通電電流をリファレンス回路１０５の基
準電流と比較して二値データを再生する。
モリセル１０１の通電電流である消去電流より大電流で
書込状態の通電電流である書込電流より小電流の基準電
流を上述のように発生し、センスアンプ１０４は、メモ
リセル１０１の通電電流をリファレンス回路１０５の基
準電流と比較して二値データを再生する。
【００１４】上述のような構造のＥＥＰＲＯＭ１００
は、データ書込、データ消去、データ再生、の三つの動
作を自在に実行することができる。ＥＥＰＲＯＭ１００
にデータ書込を実行する場合、入力データに対応して書
込消去回路が多数のメモリセル１０１を選択的に書込状
態とすることで、特定のメモリセル１０１に二値データ
の一方である書込データ“１”が部分的に記録される。
は、データ書込、データ消去、データ再生、の三つの動
作を自在に実行することができる。ＥＥＰＲＯＭ１００
にデータ書込を実行する場合、入力データに対応して書
込消去回路が多数のメモリセル１０１を選択的に書込状
態とすることで、特定のメモリセル１０１に二値データ
の一方である書込データ“１”が部分的に記録される。
【００１５】この書込データを再生する場合、消去電流
より大電流で書込電流より小電流の基準電流をリファレ
ンス回路１０５が発生するので、この基準電流とメモリ
セル１０１の通電電流とをセンスアンプ１０４が比較す
ることで二値データ“０，１”が再生される。
より大電流で書込電流より小電流の基準電流をリファレ
ンス回路１０５が発生するので、この基準電流とメモリ
セル１０１の通電電流とをセンスアンプ１０４が比較す
ることで二値データ“０，１”が再生される。
【００１６】なお、上述のような書込データを消去する
場合は、入力データに対応して書込消去回路が多数のメ
モリセル１０１を選択的に書込状態から消去状態とする
ことで、特定のメモリセル１０１の書込データ“１”が
消去データ“０”に初期化される。
場合は、入力データに対応して書込消去回路が多数のメ
モリセル１０１を選択的に書込状態から消去状態とする
ことで、特定のメモリセル１０１の書込データ“１”が
消去データ“０”に初期化される。
【００１７】ＥＥＰＲＯＭ１００は、上述のようにデー
タ書込とデータ消去とデータ再生との三つの動作を自在
に実行することができるが、図７に示すように、メモリ
セル１０１を書込状態や消去状態とするためには所定の
所用時間が必要である。ただし、ＥＥＰＲＯＭ１００の
データ書込やデータ消去の動作回数が増大すると、図８
に示すように、データ書込やデータ消去の所用時間は増
大することになる。
タ書込とデータ消去とデータ再生との三つの動作を自在
に実行することができるが、図７に示すように、メモリ
セル１０１を書込状態や消去状態とするためには所定の
所用時間が必要である。ただし、ＥＥＰＲＯＭ１００の
データ書込やデータ消去の動作回数が増大すると、図８
に示すように、データ書込やデータ消去の所用時間は増
大することになる。
【００１８】一般的にＥＥＰＲＯＭ１００のデータ書込
やデータ消去の所用時間は一定に設定されているので、
図９に示すように、データ書込やデータ消去の動作回数
が増大してメモリセル１０１が劣化すると書込電流が低
下するとともに消去電流が上昇することになる。書込電
流の低下や消去電流の上昇が進行すると基準電流との比
較により二値データを再生することが困難となり、ＥＥ
ＰＲＯＭ１００は使用不能となる。
やデータ消去の所用時間は一定に設定されているので、
図９に示すように、データ書込やデータ消去の動作回数
が増大してメモリセル１０１が劣化すると書込電流が低
下するとともに消去電流が上昇することになる。書込電
流の低下や消去電流の上昇が進行すると基準電流との比
較により二値データを再生することが困難となり、ＥＥ
ＰＲＯＭ１００は使用不能となる。
【００１９】このため、上述のようなＥＥＰＲＯＭ１０
０を製造して出荷する場合には、メモリセル１０１の不
良を検査するエンデュランステストが実行されている。
このエンデュランステストでは、メモリセル１０１に書
込データ“１”を記録してから再生し、その再生データ
が“１”でないと不良を判定する。また、メモリセル１
０１に消去データ“０”を記録してから再生し、その再
生データが“０”でないと不良を判定する。
０を製造して出荷する場合には、メモリセル１０１の不
良を検査するエンデュランステストが実行されている。
このエンデュランステストでは、メモリセル１０１に書
込データ“１”を記録してから再生し、その再生データ
が“１”でないと不良を判定する。また、メモリセル１
０１に消去データ“０”を記録してから再生し、その再
生データが“０”でないと不良を判定する。
【００２０】上述のような作業を全部のメモリセル１０
１で所定回数まで繰り返し、不良のメモリセル１０１が
許容範囲より多数のＥＥＰＲＯＭ１００は廃棄する。不
良のメモリセル１０１が許容範囲より少数の場合には、
不良のメモリセル１０１が使用されないように設定して
からＥＥＰＲＯＭ１００を出荷する。
１で所定回数まで繰り返し、不良のメモリセル１０１が
許容範囲より多数のＥＥＰＲＯＭ１００は廃棄する。不
良のメモリセル１０１が許容範囲より少数の場合には、
不良のメモリセル１０１が使用されないように設定して
からＥＥＰＲＯＭ１００を出荷する。
【００２１】
【発明が解決しようとする課題】上述のようなエンデュ
ランステストをＥＥＰＲＯＭ１００に実行することで、
ＥＥＰＲＯＭ１００を不良が発生していない状態の製品
として出荷することができる。
ランステストをＥＥＰＲＯＭ１００に実行することで、
ＥＥＰＲＯＭ１００を不良が発生していない状態の製品
として出荷することができる。
【００２２】しかし、現在のＥＥＰＲＯＭ１００は膨大
な個数のメモリセル１０１を具備しており、前述のよう
にメモリセル１０１に対するデータ書込やデータ消去に
は一定の時間が必要である。このため、メモリセル１０
１のデータ書込やデータ消去やデータ再生を所定回数ま
で繰り返すエンデュランステストには多大な時間が必要
であり、ＥＥＰＲＯＭ１００は生産性が低下している。
な個数のメモリセル１０１を具備しており、前述のよう
にメモリセル１０１に対するデータ書込やデータ消去に
は一定の時間が必要である。このため、メモリセル１０
１のデータ書込やデータ消去やデータ再生を所定回数ま
で繰り返すエンデュランステストには多大な時間が必要
であり、ＥＥＰＲＯＭ１００は生産性が低下している。
【００２３】このような課題を解決できる不揮発性メモ
リが、特開平１−３００４９９号公報に開示されてい
る。この公報に開示されている不揮発性メモリは、セン
スアンプに外部から基準電流を供給することにより、基
準電流を通常より大電流として書込データを再生するこ
とや、基準電流を通常より小電流として消去データを再
生することができる。
リが、特開平１−３００４９９号公報に開示されてい
る。この公報に開示されている不揮発性メモリは、セン
スアンプに外部から基準電流を供給することにより、基
準電流を通常より大電流として書込データを再生するこ
とや、基準電流を通常より小電流として消去データを再
生することができる。
【００２４】このようにエンデュランステストを実行す
ると、電流のマージンを縮小した状態でメモリセルを検
査できる。このため、メモリセルの不良を迅速に検出す
ることができ、エンデュランステストの所用時間を短縮
することができる。しかし、これでは大電流や小電流の
基準電流を生成して不揮発性メモリに外部から供給する
必要があるので、このように電流を発生して供給する専
用の装置を不揮発性メモリとは別個に用意する必要があ
る。
ると、電流のマージンを縮小した状態でメモリセルを検
査できる。このため、メモリセルの不良を迅速に検出す
ることができ、エンデュランステストの所用時間を短縮
することができる。しかし、これでは大電流や小電流の
基準電流を生成して不揮発性メモリに外部から供給する
必要があるので、このように電流を発生して供給する専
用の装置を不揮発性メモリとは別個に用意する必要があ
る。
【００２５】本発明は上述のような課題に鑑みてなされ
たものであり、電流を発生する専用の装置などを必要と
することなくエンデュランステストの所用時間を短縮す
ることができる不揮発性メモリと、そのメモリ検査方法
とを提供することを目的とする。
たものであり、電流を発生する専用の装置などを必要と
することなくエンデュランステストの所用時間を短縮す
ることができる不揮発性メモリと、そのメモリ検査方法
とを提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明の一の不揮発性メ
モリは、二値データを高電圧の第一電圧および低電圧の
第二電圧として個々に保持する多数のデータ保持手段
と、二値データの一方の入力に対応して前記データ保持
手段の保持電圧を第一電圧とする第一記録手段と、二値
データの他方の入力に対応して前記データ保持手段の保
持電圧を第二電圧とする第二記録手段と、前記第二電圧
より高電圧で前記第一電圧より低電圧の基準電圧を発生
する基準発生手段と、前記データ保持手段の保持電圧を
前記基準発生手段の基準電圧と比較して二値データを再
生するデータ再生手段と、前記メモリ検査が実行されな
いときには前記基準電圧を通常電圧に切り換えて前記メ
モリ検査が実行されるときには前記第一電圧と比較され
る前記基準電圧を高電圧に切り換えるとともに前記第二
電圧と比較される前記基準電圧を低電圧に切り換える基
準切換手段と、を具備しており、前記基準切換手段は、
前記基準電圧を高電圧および低電圧に切り換えて検査を
実行する以前に前記基準電圧を通常電圧に切り換えて検
査を実行する。
モリは、二値データを高電圧の第一電圧および低電圧の
第二電圧として個々に保持する多数のデータ保持手段
と、二値データの一方の入力に対応して前記データ保持
手段の保持電圧を第一電圧とする第一記録手段と、二値
データの他方の入力に対応して前記データ保持手段の保
持電圧を第二電圧とする第二記録手段と、前記第二電圧
より高電圧で前記第一電圧より低電圧の基準電圧を発生
する基準発生手段と、前記データ保持手段の保持電圧を
前記基準発生手段の基準電圧と比較して二値データを再
生するデータ再生手段と、前記メモリ検査が実行されな
いときには前記基準電圧を通常電圧に切り換えて前記メ
モリ検査が実行されるときには前記第一電圧と比較され
る前記基準電圧を高電圧に切り換えるとともに前記第二
電圧と比較される前記基準電圧を低電圧に切り換える基
準切換手段と、を具備しており、前記基準切換手段は、
前記基準電圧を高電圧および低電圧に切り換えて検査を
実行する以前に前記基準電圧を通常電圧に切り換えて検
査を実行する。
【００２７】従って、本発明の不揮発性メモリでは、多
数のデータ保持手段の各々が二値データを高電圧の第一
電圧および低電圧の第二電圧として個々に保持するの
で、このデータ保持手段の保持電圧を第一記録手段が第
一電圧とすることで二値データの一方が記録され、第二
記録手段が第二電圧とすることで二値データの他方が記
録される。第二電圧より高電圧で第一電圧より低電圧の
基準電圧を基準発生手段が発生するので、この基準電圧
とデータ保持手段の保持電圧とをデータ再生手段が比較
することで二値データが再生される。ただし、メモリ検
査が実行されないときには、基準切換手段が基準電圧を
通常電圧に切り換えるが、メモリ検査が実行されるとき
には、第一電圧と比較される基準電圧を高電圧に切り換
えるとともに第二電圧と比較される基準電圧を低電圧に
切り換えるので、データ再生の電圧マージンが縮小され
る。
数のデータ保持手段の各々が二値データを高電圧の第一
電圧および低電圧の第二電圧として個々に保持するの
で、このデータ保持手段の保持電圧を第一記録手段が第
一電圧とすることで二値データの一方が記録され、第二
記録手段が第二電圧とすることで二値データの他方が記
録される。第二電圧より高電圧で第一電圧より低電圧の
基準電圧を基準発生手段が発生するので、この基準電圧
とデータ保持手段の保持電圧とをデータ再生手段が比較
することで二値データが再生される。ただし、メモリ検
査が実行されないときには、基準切換手段が基準電圧を
通常電圧に切り換えるが、メモリ検査が実行されるとき
には、第一電圧と比較される基準電圧を高電圧に切り換
えるとともに第二電圧と比較される基準電圧を低電圧に
切り換えるので、データ再生の電圧マージンが縮小され
る。
【００２８】上述のような不揮発性メモリにおいて、前
記基準発生手段は、並列に接続されて基準電圧を生成す
る三個のトランジスタ素子と、これらのトランジスタ素
子のゲート電極にバイアス電圧を印加するバイアス電源
と、を具備しており、前記基準切換手段は、前記バイア
ス電源からバイアス電圧が印加される前記トランジスタ
素子の個数を可変することも可能である。
記基準発生手段は、並列に接続されて基準電圧を生成す
る三個のトランジスタ素子と、これらのトランジスタ素
子のゲート電極にバイアス電圧を印加するバイアス電源
と、を具備しており、前記基準切換手段は、前記バイア
ス電源からバイアス電圧が印加される前記トランジスタ
素子の個数を可変することも可能である。
【００２９】この場合、並列に接続されて基準電圧を生
成する三個のトランジスタ素子のゲート電極にバイアス
電源がバイアス電圧を印加するとき、このバイアス電源
からバイアス電圧が印加されるトランジスタ素子の個数
を基準切換手段が可変するので、これで基準発生手段が
発生する基準電圧が基準切換手段により通常電圧と高電
圧と低電圧とに選択的に切り換えられる。
成する三個のトランジスタ素子のゲート電極にバイアス
電源がバイアス電圧を印加するとき、このバイアス電源
からバイアス電圧が印加されるトランジスタ素子の個数
を基準切換手段が可変するので、これで基準発生手段が
発生する基準電圧が基準切換手段により通常電圧と高電
圧と低電圧とに選択的に切り換えられる。
【００３０】本発明の他の不揮発性メモリは、二値デー
タを大電流が通電される第一状態および小電流が通電さ
れる第二状態として個々に保持する多数のデータ保持手
段と、二値データの一方の入力に対応して前記データ保
持手段を第一状態とする第一記録手段と、二値データの
他方の入力に対応して前記データ保持手段を第二状態と
する第二記録手段と、前記第二状態の通電電流より大電
流で前記第一状態の通電電流より小電流の基準電流を発
生する基準発生手段と、前記データ保持手段の通電電流
を前記基準発生手段の基準電流と比較して二値データを
再生するデータ再生手段と、前記メモリ検査が実行され
ないときには前記基準電流を通常電流に切り換えて前記
メモリ検査が実行されるときには前記第一状態の通電電
流と比較される前記基準電流を大電流に切り換えるとと
もに前記第二状態の通電電流と比較される前記基準電流
を小電流に切り換える基準切換手段と、を具備してお
り、前記基準切換手段は、前記基準電流を大電流および
小電流に切り換えて検査を実行する以前に前記基準電流
を通常電流に切り換えて検査を実行する。
タを大電流が通電される第一状態および小電流が通電さ
れる第二状態として個々に保持する多数のデータ保持手
段と、二値データの一方の入力に対応して前記データ保
持手段を第一状態とする第一記録手段と、二値データの
他方の入力に対応して前記データ保持手段を第二状態と
する第二記録手段と、前記第二状態の通電電流より大電
流で前記第一状態の通電電流より小電流の基準電流を発
生する基準発生手段と、前記データ保持手段の通電電流
を前記基準発生手段の基準電流と比較して二値データを
再生するデータ再生手段と、前記メモリ検査が実行され
ないときには前記基準電流を通常電流に切り換えて前記
メモリ検査が実行されるときには前記第一状態の通電電
流と比較される前記基準電流を大電流に切り換えるとと
もに前記第二状態の通電電流と比較される前記基準電流
を小電流に切り換える基準切換手段と、を具備してお
り、前記基準切換手段は、前記基準電流を大電流および
小電流に切り換えて検査を実行する以前に前記基準電流
を通常電流に切り換えて検査を実行する。
【００３１】従って、本発明の不揮発性メモリでは、多
数のデータ保持手段の各々が二値データを大電流が通電
される第一状態および小電流が通電される第二状態とし
て個々に保持するので、このデータ保持手段を第一記録
手段が第一状態とすることで二値データの一方が記録さ
れ、第二記録手段が第二状態とすることで二値データの
他方が記録される。第二状態の通電電流より大電流で第
一状態の通電電流より小電流の基準電流を基準発生手段
が発生するので、この基準電流とデータ保持手段の通電
電流とをデータ再生手段が比較することで二値データが
再生される。ただし、メモリ検査が実行されないときに
は、基準切換手段が基準電流を通常電流に切り換える
が、メモリ検査が実行されるときには、第一状態の通電
電流と比較される基準電流を大電流に切り換えるととも
に第二状態の通電電流と比較される基準電流を小電流に
切り換えるので、データ再生の電流マージンが縮小され
る。
数のデータ保持手段の各々が二値データを大電流が通電
される第一状態および小電流が通電される第二状態とし
て個々に保持するので、このデータ保持手段を第一記録
手段が第一状態とすることで二値データの一方が記録さ
れ、第二記録手段が第二状態とすることで二値データの
他方が記録される。第二状態の通電電流より大電流で第
一状態の通電電流より小電流の基準電流を基準発生手段
が発生するので、この基準電流とデータ保持手段の通電
電流とをデータ再生手段が比較することで二値データが
再生される。ただし、メモリ検査が実行されないときに
は、基準切換手段が基準電流を通常電流に切り換える
が、メモリ検査が実行されるときには、第一状態の通電
電流と比較される基準電流を大電流に切り換えるととも
に第二状態の通電電流と比較される基準電流を小電流に
切り換えるので、データ再生の電流マージンが縮小され
る。
【００３２】上述のような不揮発性メモリにおいて、前
記基準発生手段は、並列に接続されて基準電流を生成す
る三個のトランジスタ素子と、これらのトランジスタ素
子のゲート電極にバイアス電圧を印加するバイアス電源
と、を具備しており、前記基準切換手段は、前記バイア
ス電源からバイアス電圧が印加される前記トランジスタ
素子の個数を可変することも可能である。
記基準発生手段は、並列に接続されて基準電流を生成す
る三個のトランジスタ素子と、これらのトランジスタ素
子のゲート電極にバイアス電圧を印加するバイアス電源
と、を具備しており、前記基準切換手段は、前記バイア
ス電源からバイアス電圧が印加される前記トランジスタ
素子の個数を可変することも可能である。
【００３３】この場合、並列に接続されて基準電流を生
成する三個のトランジスタ素子のゲート電極にバイアス
電源がバイアス電圧を印加するとき、このバイアス電源
からバイアス電圧が印加されるトランジスタ素子の個数
を基準切換手段が可変するので、これで基準発生手段が
発生する基準電流が基準切換手段により通常電流と大電
流と小電流とに選択的に切り換えられる。
成する三個のトランジスタ素子のゲート電極にバイアス
電源がバイアス電圧を印加するとき、このバイアス電源
からバイアス電圧が印加されるトランジスタ素子の個数
を基準切換手段が可変するので、これで基準発生手段が
発生する基準電流が基準切換手段により通常電流と大電
流と小電流とに選択的に切り換えられる。
【００３４】なお、本発明で言う各種手段は、その機能
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。
【００３５】本発明の第一のメモリ検査方法は、本発明
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段の保持電圧を第一電
圧とし、前記基準発生手段が発生する基準電圧を前記基
準切換手段により高電圧とし、前記データ再生手段によ
り前記データ保持手段の第一電圧を高電圧の基準電圧と
比較させて二値データを再生し、前記第一記録手段によ
り前記データ保持手段の保持電圧を第二電圧とし、前記
基準発生手段が発生する基準電圧を前記基準切換手段に
より低電圧とし、前記データ再生手段により前記データ
保持手段の第二電圧を低電圧の基準電圧と比較させて二
値データを再生するとき、前記基準電圧を高電圧および
低電圧に切り換えて検査を実行する以前に前記基準電圧
を通常電圧に切り換えて検査を実行するようにした。
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段の保持電圧を第一電
圧とし、前記基準発生手段が発生する基準電圧を前記基
準切換手段により高電圧とし、前記データ再生手段によ
り前記データ保持手段の第一電圧を高電圧の基準電圧と
比較させて二値データを再生し、前記第一記録手段によ
り前記データ保持手段の保持電圧を第二電圧とし、前記
基準発生手段が発生する基準電圧を前記基準切換手段に
より低電圧とし、前記データ再生手段により前記データ
保持手段の第二電圧を低電圧の基準電圧と比較させて二
値データを再生するとき、前記基準電圧を高電圧および
低電圧に切り換えて検査を実行する以前に前記基準電圧
を通常電圧に切り換えて検査を実行するようにした。
【００３６】従って、本発明のメモリ検査方法では、本
発明の不揮発性メモリに二値データの一方を第一電圧で
記憶させてから基準電圧を高電圧として再生し、二値デ
ータの他方を第二電圧で記憶させてから基準電圧を低電
圧として再生するので、電圧マージンが縮小された状態
でデータ再生が実行される。
発明の不揮発性メモリに二値データの一方を第一電圧で
記憶させてから基準電圧を高電圧として再生し、二値デ
ータの他方を第二電圧で記憶させてから基準電圧を低電
圧として再生するので、電圧マージンが縮小された状態
でデータ再生が実行される。
【００３７】本発明の第二のメモリ検査方法は、本発明
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段の保持電圧を第一電
圧とし、前記バイアス電源からバイアス電圧がゲート電
極に印加される前記トランジスタ素子の個数を前記基準
切換手段により三個として基準電圧を高電圧とし、前記
データ再生手段により前記データ保持手段の第一電圧を
高電圧の基準電圧と比較させて二値データを再生し、前
記第一記録手段により前記データ保持手段の保持電圧を
第二電圧とし、前記バイアス電源からバイアス電圧がゲ
ート電極に印加される前記トランジスタ素子の個数を前
記基準切換手段により一個として基準電圧を低電圧と
し、前記データ再生手段により前記データ保持手段の第
二電圧を低電圧の基準電圧と比較させて二値データを再
生するとき、前記基準電圧を高電圧および低電圧に切り
換えて検査を実行する以前に前記基準電圧を通常電圧に
切り換えて検査を実行するようにした。
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段の保持電圧を第一電
圧とし、前記バイアス電源からバイアス電圧がゲート電
極に印加される前記トランジスタ素子の個数を前記基準
切換手段により三個として基準電圧を高電圧とし、前記
データ再生手段により前記データ保持手段の第一電圧を
高電圧の基準電圧と比較させて二値データを再生し、前
記第一記録手段により前記データ保持手段の保持電圧を
第二電圧とし、前記バイアス電源からバイアス電圧がゲ
ート電極に印加される前記トランジスタ素子の個数を前
記基準切換手段により一個として基準電圧を低電圧と
し、前記データ再生手段により前記データ保持手段の第
二電圧を低電圧の基準電圧と比較させて二値データを再
生するとき、前記基準電圧を高電圧および低電圧に切り
換えて検査を実行する以前に前記基準電圧を通常電圧に
切り換えて検査を実行するようにした。
【００３８】従って、本発明のメモリ検査方法では、本
発明の不揮発性メモリに二値データの一方を第一電圧で
記憶させてから基準電圧を高電圧として再生し、二値デ
ータの他方を第二電圧で記憶させてから基準電圧を低電
圧として再生するので、電圧マージンが縮小された状態
でデータ再生が実行される。なお、バイアス電源からバ
イアス電圧が印加されるトランジスタ素子の個数を基準
切換手段が可変するので、これで基準電圧が通常電圧と
高電圧と低電圧とに選択的に切り換えられる。
発明の不揮発性メモリに二値データの一方を第一電圧で
記憶させてから基準電圧を高電圧として再生し、二値デ
ータの他方を第二電圧で記憶させてから基準電圧を低電
圧として再生するので、電圧マージンが縮小された状態
でデータ再生が実行される。なお、バイアス電源からバ
イアス電圧が印加されるトランジスタ素子の個数を基準
切換手段が可変するので、これで基準電圧が通常電圧と
高電圧と低電圧とに選択的に切り換えられる。
【００３９】本発明の第三のメモリ検査方法は、本発明
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段を第一状態とし、前
記基準発生手段が発生する基準電流を前記基準切換手段
により大電流とし、前記データ再生手段により前記デー
タ保持手段の第一状態の通電電流を大電流の基準電流と
比較させて二値データを再生し、前記第一記録手段によ
り前記データ保持手段を第二状態とし、前記基準発生手
段が発生する基準電流を前記基準切換手段により小電流
とし、前記データ再生手段により前記データ保持手段の
第二状態の通電電流を小電流の基準電流と比較させて二
値データを再生するとき、前記基準電流を大電流および
小電流に切り換えて検査を実行する以前に前記基準電流
を通常電流に切り換えて検査を実行するようにした。
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段を第一状態とし、前
記基準発生手段が発生する基準電流を前記基準切換手段
により大電流とし、前記データ再生手段により前記デー
タ保持手段の第一状態の通電電流を大電流の基準電流と
比較させて二値データを再生し、前記第一記録手段によ
り前記データ保持手段を第二状態とし、前記基準発生手
段が発生する基準電流を前記基準切換手段により小電流
とし、前記データ再生手段により前記データ保持手段の
第二状態の通電電流を小電流の基準電流と比較させて二
値データを再生するとき、前記基準電流を大電流および
小電流に切り換えて検査を実行する以前に前記基準電流
を通常電流に切り換えて検査を実行するようにした。
【００４０】従って、本発明のメモリ検査方法では、本
発明の不揮発性メモリに二値データの一方を第一状態と
して記憶させてから基準電流を大電流として再生し、二
値データの他方を第二状態として記憶させてから基準電
流を小電流として再生するので、電流マージンが縮小さ
れた状態でデータ再生が実行される。
発明の不揮発性メモリに二値データの一方を第一状態と
して記憶させてから基準電流を大電流として再生し、二
値データの他方を第二状態として記憶させてから基準電
流を小電流として再生するので、電流マージンが縮小さ
れた状態でデータ再生が実行される。
【００４１】本発明の第四のメモリ検査方法は、本発明
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段を第一状態とし、前
記バイアス電源からバイアス電圧がゲート電極に印加さ
れる前記トランジスタ素子の個数を前記基準切換手段に
より三個として基準電流を大電流とし、前記データ再生
手段により前記データ保持手段の第一状態の通電電流を
大電流の基準電流と比較させて二値データを再生し、前
記第一記録手段により前記データ保持手段を第二状態と
し、前記バイアス電源からバイアス電圧がゲート電極に
印加される前記トランジスタ素子の個数を前記基準切換
手段により一個として基準電流を小電流とし、前記デー
タ再生手段により前記データ保持手段の第二状態の通電
電流を小電流の基準電流と比較させて二値データを再生
するとき、前記基準電流を大電流および小電流に切り換
えて検査を実行する以前に前記基準電流を通常電流に切
り換えて検査を実行するようにした。
の不揮発性メモリのメモリ検査方法であって、前記第一
記録手段により前記データ保持手段を第一状態とし、前
記バイアス電源からバイアス電圧がゲート電極に印加さ
れる前記トランジスタ素子の個数を前記基準切換手段に
より三個として基準電流を大電流とし、前記データ再生
手段により前記データ保持手段の第一状態の通電電流を
大電流の基準電流と比較させて二値データを再生し、前
記第一記録手段により前記データ保持手段を第二状態と
し、前記バイアス電源からバイアス電圧がゲート電極に
印加される前記トランジスタ素子の個数を前記基準切換
手段により一個として基準電流を小電流とし、前記デー
タ再生手段により前記データ保持手段の第二状態の通電
電流を小電流の基準電流と比較させて二値データを再生
するとき、前記基準電流を大電流および小電流に切り換
えて検査を実行する以前に前記基準電流を通常電流に切
り換えて検査を実行するようにした。
【００４２】従って、本発明のメモリ検査方法では、本
発明の不揮発性メモリに二値データの一方を第一状態と
して記憶させてから基準電流を大電流として再生し、二
値データの他方を第二状態として記憶させてから基準電
流を小電流として再生するので、電流マージンが縮小さ
れた状態でデータ再生が実行される。なお、バイアス電
源からバイアス電圧が印加されるトランジスタ素子の個
数を基準切換手段が可変するので、これで基準電流が通
常電流と大電流と小電流とに選択的に切り換えられる。
発明の不揮発性メモリに二値データの一方を第一状態と
して記憶させてから基準電流を大電流として再生し、二
値データの他方を第二状態として記憶させてから基準電
流を小電流として再生するので、電流マージンが縮小さ
れた状態でデータ再生が実行される。なお、バイアス電
源からバイアス電圧が印加されるトランジスタ素子の個
数を基準切換手段が可変するので、これで基準電流が通
常電流と大電流と小電流とに選択的に切り換えられる。
【００４３】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図４を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。なお、図１は本実
施の形態の不揮発性メモリであるＥＥＰＲＯＭの内部構
造を示す回路図、図２は本実施の形態のメモリ検査方法
によるエンデュランステストの作業手順を示すメインル
ーチンのフローチャート、図３は通常電圧検査の作業手
順を示すサブルーチンのフローチャート、図４は可変電
圧検査の作業手順を示すサブルーチンのフローチャー
ト、である。
し図４を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。なお、図１は本実
施の形態の不揮発性メモリであるＥＥＰＲＯＭの内部構
造を示す回路図、図２は本実施の形態のメモリ検査方法
によるエンデュランステストの作業手順を示すメインル
ーチンのフローチャート、図３は通常電圧検査の作業手
順を示すサブルーチンのフローチャート、図４は可変電
圧検査の作業手順を示すサブルーチンのフローチャー
ト、である。
【００４４】本実施の形態の不揮発性メモリであるＥＥ
ＰＲＯＭ２００も、図１に示すように、一従来例として
前述したＥＥＰＲＯＭ１００と同様に、データ保持手段
である多数のメモリセル２０１を具備しており、この多
数のメモリセル２０１に複数のＸセレクトトランジスタ
２０２と複数のＹセレクトトランジスタ２０３とがマト
リクス接続されている。
ＰＲＯＭ２００も、図１に示すように、一従来例として
前述したＥＥＰＲＯＭ１００と同様に、データ保持手段
である多数のメモリセル２０１を具備しており、この多
数のメモリセル２０１に複数のＸセレクトトランジスタ
２０２と複数のＹセレクトトランジスタ２０３とがマト
リクス接続されている。
【００４５】これら多数のメモリセル２０１は、二値デ
ータの一方である書込データ“１”を大電流の書込電流
が通電される第一状態である書込状態として個々に保持
するとともに、二値データの他方である消去データ
“０”を小電流の消去電流が通電される第二状態である
消去状態として個々に保持する。
ータの一方である書込データ“１”を大電流の書込電流
が通電される第一状態である書込状態として個々に保持
するとともに、二値データの他方である消去データ
“０”を小電流の消去電流が通電される第二状態である
消去状態として個々に保持する。
【００４６】本実施の形態のＥＥＰＲＯＭ２００も、第
一記録手段および第二記録手段として機能する書込消去
回路（図示せず）を具備しており、この書込消去回路
は、書込データ“１”の入力に対応してメモリセル２０
１を書込状態とし、消去データ“０”の入力に対応して
メモリセル２０１を消去状態とする。
一記録手段および第二記録手段として機能する書込消去
回路（図示せず）を具備しており、この書込消去回路
は、書込データ“１”の入力に対応してメモリセル２０
１を書込状態とし、消去データ“０”の入力に対応して
メモリセル２０１を消去状態とする。
【００４７】また、多数のメモリセル２０１には複数の
Ｙセレクトトランジスタ２０３を介してデータ再生手段
である一個のセンスアンプ２０４が接続されており、こ
のセンスアンプ２０４には基準発生手段である一個のリ
ファレンス回路２０５が接続されている。
Ｙセレクトトランジスタ２０３を介してデータ再生手段
である一個のセンスアンプ２０４が接続されており、こ
のセンスアンプ２０４には基準発生手段である一個のリ
ファレンス回路２０５が接続されている。
【００４８】センスアンプ２０４およびリファレンス回
路２０５には、前述のＥＥＰＲＯＭ１００の場合と同様
に、カレントミラー回路２０６〜２０８が設けられてい
る。このため、リファレンス回路２０５は、メモリセル
２０１の消去電流より大電流で書込電流より小電流の基
準電流を発生し、センスアンプ２０４は、メモリセル２
０１の通電電流をリファレンス回路２０５の基準電流と
比較して二値データを再生する。
路２０５には、前述のＥＥＰＲＯＭ１００の場合と同様
に、カレントミラー回路２０６〜２０８が設けられてい
る。このため、リファレンス回路２０５は、メモリセル
２０１の消去電流より大電流で書込電流より小電流の基
準電流を発生し、センスアンプ２０４は、メモリセル２
０１の通電電流をリファレンス回路２０５の基準電流と
比較して二値データを再生する。
【００４９】ただし、本実施の形態のＥＥＰＲＯＭ２０
０は前述のＥＥＰＲＯＭ１００とは相違して、第一のカ
レントミラー回路２０６に直列に接続されて基準電流を
決定するトランジスタ素子２１１〜２１３が並列に接続
された三個からなり、これらのトランジスタ素子２１１
〜２１３に基準切換手段である基準切換回路２１４が接
続されている。
０は前述のＥＥＰＲＯＭ１００とは相違して、第一のカ
レントミラー回路２０６に直列に接続されて基準電流を
決定するトランジスタ素子２１１〜２１３が並列に接続
された三個からなり、これらのトランジスタ素子２１１
〜２１３に基準切換手段である基準切換回路２１４が接
続されている。
【００５０】第一のトランジスタ素子２１１のゲート電
極にはバイアス電源２１５が直結されているが、第二第
三のトランジスタ素子２１２，２１３のゲート電極には
バイアス電源２１５が基準切換回路２１４の切換スイッ
チ２１６，２１７を介して接続されている。
極にはバイアス電源２１５が直結されているが、第二第
三のトランジスタ素子２１２，２１３のゲート電極には
バイアス電源２１５が基準切換回路２１４の切換スイッ
チ２１６，２１７を介して接続されている。
【００５１】第一の切換スイッチ２１６には一対のレジ
スタ回路２１８，２１９がナンドゲート２２０を介して
接続されており、第二の切換スイッチ２１７にはアンド
ゲート２２１を介して接続されている。一対のレジスタ
回路２１８，２１９は、下記の表１に示すように、外部
から入力される二値フラグを個々に保持するので、これ
に対応して第一第二の切換スイッチ２１６，２１７の状
態“Ａ，Ｂ”も変化する。
スタ回路２１８，２１９がナンドゲート２２０を介して
接続されており、第二の切換スイッチ２１７にはアンド
ゲート２２１を介して接続されている。一対のレジスタ
回路２１８，２１９は、下記の表１に示すように、外部
から入力される二値フラグを個々に保持するので、これ
に対応して第一第二の切換スイッチ２１６，２１７の状
態“Ａ，Ｂ”も変化する。
【００５２】
【表１】
なお、この表１の“ＳＡＴＥ”は基準電流の固定／可変
を選択する二値フラグを示し、“ＳＡＴＳＬ”は基準電
流の大／小を選択する二値フラグを示す。
を選択する二値フラグを示し、“ＳＡＴＳＬ”は基準電
流の大／小を選択する二値フラグを示す。
【００５３】従って、第一のレジスタ回路２１８に二値
フラグとして“０”が保持されている場合、第二のレジ
スタ回路２１９の保持フラグとは無関係に、第一の切換
スイッチ２１６が第二のトランジスタ素子２１２にバイ
アス電源２１５を接続するとともに、第二の切換スイッ
チ２１７が第三のトランジスタ素子２１３にアース端子
を接続する。
フラグとして“０”が保持されている場合、第二のレジ
スタ回路２１９の保持フラグとは無関係に、第一の切換
スイッチ２１６が第二のトランジスタ素子２１２にバイ
アス電源２１５を接続するとともに、第二の切換スイッ
チ２１７が第三のトランジスタ素子２１３にアース端子
を接続する。
【００５４】この場合、第一第二のトランジスタ素子２
１１，２１２がオン状態となるとともに第三のトランジ
スタ素子２１３がオフ状態となるため、これでリファレ
ンス回路２０５がセンスアンプ２０４に供給する基準電
流は従来と同一の通常電流となる。
１１，２１２がオン状態となるとともに第三のトランジ
スタ素子２１３がオフ状態となるため、これでリファレ
ンス回路２０５がセンスアンプ２０４に供給する基準電
流は従来と同一の通常電流となる。
【００５５】また、第一のレジスタ回路２１８の保持フ
ラグが“１”で第二のレジスタ回路２１９の保持フラグ
が“０”の場合、第一第二の切換スイッチ２１６，２１
７が第二第三のトランジスタ素子２１２，２１３の両方
にバイアス電源２１５を接続する。この場合、第一から
第三のトランジスタ素子２１１〜２１３の全部がオン状
態となるため、リファレンス回路２０５の基準電流は通
常電流より大電流となる。
ラグが“１”で第二のレジスタ回路２１９の保持フラグ
が“０”の場合、第一第二の切換スイッチ２１６，２１
７が第二第三のトランジスタ素子２１２，２１３の両方
にバイアス電源２１５を接続する。この場合、第一から
第三のトランジスタ素子２１１〜２１３の全部がオン状
態となるため、リファレンス回路２０５の基準電流は通
常電流より大電流となる。
【００５６】また、第一のレジスタ回路２１８の保持フ
ラグが“１”で第二のレジスタ回路２１９の保持フラグ
が“１”の場合、第一第二の切換スイッチ２１６，２１
７が第二第三のトランジスタ素子２１２，２１３の両方
をアース端子に接続する。この場合、第一のトランジス
タ素子２１１のみがオン状態となるため、これでリファ
レンス回路２０５の基準電流は通常電流より小電流とな
る。
ラグが“１”で第二のレジスタ回路２１９の保持フラグ
が“１”の場合、第一第二の切換スイッチ２１６，２１
７が第二第三のトランジスタ素子２１２，２１３の両方
をアース端子に接続する。この場合、第一のトランジス
タ素子２１１のみがオン状態となるため、これでリファ
レンス回路２０５の基準電流は通常電流より小電流とな
る。
【００５７】上述のような構成において、本実施の形態
のＥＥＰＲＯＭ２００も前述のＥＥＰＲＯＭ１００と同
様に、データ書込、データ消去、データ再生、の三つの
動作を自在に実行することができ、エンデュランステス
トが実行されてから出荷される。
のＥＥＰＲＯＭ２００も前述のＥＥＰＲＯＭ１００と同
様に、データ書込、データ消去、データ再生、の三つの
動作を自在に実行することができ、エンデュランステス
トが実行されてから出荷される。
【００５８】本実施の形態のＥＥＰＲＯＭ２００のエン
デュランステストでは、図２に示すように、最初はリフ
ァレンス回路２０５の基準電流を通常電流に設定した通
常電流検査を所定回数まで実行し(ステップＳ１，Ｓ
３)、その過程で不良が発生した場合にはＥＥＰＲＯＭ
２００は廃棄するとして作業を終了する(ステップＳ
２，Ｓ４)。
デュランステストでは、図２に示すように、最初はリフ
ァレンス回路２０５の基準電流を通常電流に設定した通
常電流検査を所定回数まで実行し(ステップＳ１，Ｓ
３)、その過程で不良が発生した場合にはＥＥＰＲＯＭ
２００は廃棄するとして作業を終了する(ステップＳ
２，Ｓ４)。
【００５９】より詳細には、上述のようにリファレンス
回路２０５に通常電流検査を実行する場合、図３に示す
ように、基準切換回路２１４の第一のレジスタ回路２１
８の保持フラグを“０”に設定して第一第二のトランジ
スタ素子２１１，２１２のみをオン状態とし、リファレ
ンス回路２０５がセンスアンプ２０４に供給する基準電
流を通常電流とする(ステップＴ１)。
回路２０５に通常電流検査を実行する場合、図３に示す
ように、基準切換回路２１４の第一のレジスタ回路２１
８の保持フラグを“０”に設定して第一第二のトランジ
スタ素子２１１，２１２のみをオン状態とし、リファレ
ンス回路２０５がセンスアンプ２０４に供給する基準電
流を通常電流とする(ステップＴ１)。
【００６０】このような状態でメモリセル２０１に書込
データ“１”を記録してから再生し(ステップＴ２，Ｔ
３)、その再生データが“１”でないと不良を判定する
(ステップＴ４)。つぎに、メモリセル２０１に消去デー
タ“０”を記録してから再生し(ステップＴ５，Ｔ６)、
その再生データが“０”でないと不良を判定する(ステ
ップＴ７)。
データ“１”を記録してから再生し(ステップＴ２，Ｔ
３)、その再生データが“１”でないと不良を判定する
(ステップＴ４)。つぎに、メモリセル２０１に消去デー
タ“０”を記録してから再生し(ステップＴ５，Ｔ６)、
その再生データが“０”でないと不良を判定する(ステ
ップＴ７)。
【００６１】図２に示すように、上述のような通常電流
検査を全部のメモリセル２０１で所定回数まで繰り返し
(ステップＳ１〜Ｓ３)、不良のメモリセル２０１が検出
されたＥＥＰＲＯＭ２００は廃棄する(ステップＳ４)。
ただし、上述の通常電流検査はメモリセル２０１のエー
ジング処理に相当するもので、従来のエンデュランステ
ストの数分の一の回数だけ繰り返される。
検査を全部のメモリセル２０１で所定回数まで繰り返し
(ステップＳ１〜Ｓ３)、不良のメモリセル２０１が検出
されたＥＥＰＲＯＭ２００は廃棄する(ステップＳ４)。
ただし、上述の通常電流検査はメモリセル２０１のエー
ジング処理に相当するもので、従来のエンデュランステ
ストの数分の一の回数だけ繰り返される。
【００６２】上述のようにメモリセル２０１の不良が検
出されることなくＥＥＰＲＯＭ２００の通常電流検査が
完了すると(ステップＳ１〜Ｓ３)、リファレンス回路２
０５の基準電流を通常電流より大小に変化させる可変電
流検査が実行される(ステップＳ５)。
出されることなくＥＥＰＲＯＭ２００の通常電流検査が
完了すると(ステップＳ１〜Ｓ３)、リファレンス回路２
０５の基準電流を通常電流より大小に変化させる可変電
流検査が実行される(ステップＳ５)。
【００６３】その場合、図４に示すように、メモリセル
２０１に書込データ“１”を記録してから(ステップＥ
１)、基準切換回路２１４の第一のレジスタ回路２１８
の保持フラグを“１”に設定するとともに第二のレジス
タ回路２１９の保持フラグを“０”に設定し、第一から
第三のトランジスタ素子２１１〜２１３の全部をオン状
態としてリファレンス回路２０５の基準電流を通常電流
より大電流とする(ステップＥ２)。このような状態でメ
モリセル２０１の保持データを再生し(ステップＥ３)、
その再生データが“１”でないと不良を判定する(ステ
ップＥ４)。
２０１に書込データ“１”を記録してから(ステップＥ
１)、基準切換回路２１４の第一のレジスタ回路２１８
の保持フラグを“１”に設定するとともに第二のレジス
タ回路２１９の保持フラグを“０”に設定し、第一から
第三のトランジスタ素子２１１〜２１３の全部をオン状
態としてリファレンス回路２０５の基準電流を通常電流
より大電流とする(ステップＥ２)。このような状態でメ
モリセル２０１の保持データを再生し(ステップＥ３)、
その再生データが“１”でないと不良を判定する(ステ
ップＥ４)。
【００６４】つぎに、メモリセル２０１に消去データ
“０”を記録してから(ステップＥ５)、基準切換回路２
１４の第一のレジスタ回路２１８の保持フラグを“１”
に設定したまま第二のレジスタ回路２１９の保持フラグ
を“１”に変更し、第一のトランジスタ素子２１１〜２
１３のみをオン状態としてリファレンス回路２０５の基
準電流を通常電流より小電流とする(ステップＥ６)。こ
のような状態でメモリセル２０１の保持データを再生し
(ステップＥ７)、その再生データが“０”でないと不良
を判定する(ステップＥ８)。
“０”を記録してから(ステップＥ５)、基準切換回路２
１４の第一のレジスタ回路２１８の保持フラグを“１”
に設定したまま第二のレジスタ回路２１９の保持フラグ
を“１”に変更し、第一のトランジスタ素子２１１〜２
１３のみをオン状態としてリファレンス回路２０５の基
準電流を通常電流より小電流とする(ステップＥ６)。こ
のような状態でメモリセル２０１の保持データを再生し
(ステップＥ７)、その再生データが“０”でないと不良
を判定する(ステップＥ８)。
【００６５】図２に示すように、上述のような可変電流
検査を全部のメモリセル２０１で所定回数まで繰り返し
(ステップＳ５〜Ｓ７)、不良のメモリセル２０１が検出
されたＥＥＰＲＯＭ２００は廃棄する(ステップＳ４)。
ただし、上述の可変電流検査も従来のエンデュランステ
ストの数分の一の回数しか繰り返されず、例えば、通常
電流検査と可変電流検査との合計した回数も従来のエン
デュランステストの数分の一である。
検査を全部のメモリセル２０１で所定回数まで繰り返し
(ステップＳ５〜Ｓ７)、不良のメモリセル２０１が検出
されたＥＥＰＲＯＭ２００は廃棄する(ステップＳ４)。
ただし、上述の可変電流検査も従来のエンデュランステ
ストの数分の一の回数しか繰り返されず、例えば、通常
電流検査と可変電流検査との合計した回数も従来のエン
デュランステストの数分の一である。
【００６６】上述のようにメモリセル２０１の不良が検
出されることなくＥＥＰＲＯＭ２００の通常電流検査と
可変電流検査とが完了すると(ステップＳ１〜Ｓ３，Ｓ
４〜Ｓ７)、基準切換回路２１４の第一のレジスタ回路
２１８の保持フラグを“０”に設定してリファレンス回
路２０５の基準電流を通常電流としてから(ステップＳ
８)、ＥＥＰＲＯＭ２００は出荷処理される(ステップＴ
９)。
出されることなくＥＥＰＲＯＭ２００の通常電流検査と
可変電流検査とが完了すると(ステップＳ１〜Ｓ３，Ｓ
４〜Ｓ７)、基準切換回路２１４の第一のレジスタ回路
２１８の保持フラグを“０”に設定してリファレンス回
路２０５の基準電流を通常電流としてから(ステップＳ
８)、ＥＥＰＲＯＭ２００は出荷処理される(ステップＴ
９)。
【００６７】本実施の形態のＥＥＰＲＯＭ２００のエン
デュランステストでは、上述のように大電流の書込電流
を再生するときには基準電流を大電流とし、小電流の消
去電流を再生するときには基準電流も小電流とする。つ
まり、電流マージンを縮小した状態でデータ再生を実行
するので不良のメモリセル２０１を迅速に検出すること
ができ、エンデュランステストの繰返回数を削減して所
用時間を短縮することができる。
デュランステストでは、上述のように大電流の書込電流
を再生するときには基準電流を大電流とし、小電流の消
去電流を再生するときには基準電流も小電流とする。つ
まり、電流マージンを縮小した状態でデータ再生を実行
するので不良のメモリセル２０１を迅速に検出すること
ができ、エンデュランステストの繰返回数を削減して所
用時間を短縮することができる。
【００６８】なお、可変電流検査ではメモリセル２０１
から書込電流と消去電流とを再生するごとに基準電流を
大小に変化させる必要があるので、一つのメモリセル２
０１の一回の検査は従来のエンデュランステストより時
間を必要とする。しかし、本実施の形態のＥＥＰＲＯＭ
２００のエンデュランステストでは、最初に従来と同様
な通常電流検査を実行してメモリセル２０１をエージン
グ処理し、これが完了してから基準電流を変化させる可
変電流検査を実行するので、より良好にエンデュランス
テストの所用時間を短縮することができる。
から書込電流と消去電流とを再生するごとに基準電流を
大小に変化させる必要があるので、一つのメモリセル２
０１の一回の検査は従来のエンデュランステストより時
間を必要とする。しかし、本実施の形態のＥＥＰＲＯＭ
２００のエンデュランステストでは、最初に従来と同様
な通常電流検査を実行してメモリセル２０１をエージン
グ処理し、これが完了してから基準電流を変化させる可
変電流検査を実行するので、より良好にエンデュランス
テストの所用時間を短縮することができる。
【００６９】しかも、基準電流を大小に変化させる基準
切換回路２１４をＥＥＰＲＯＭ２００に内蔵しているの
で、ＥＥＰＲＯＭ２００に大小の基準電流を供給する専
用の装置を用意する必要もなく、エンデュランステスト
を簡単に実行することができる。
切換回路２１４をＥＥＰＲＯＭ２００に内蔵しているの
で、ＥＥＰＲＯＭ２００に大小の基準電流を供給する専
用の装置を用意する必要もなく、エンデュランステスト
を簡単に実行することができる。
【００７０】さらに、リファレンス回路２０５の基準電
流を決定するトランジスタ素子２１１〜２１３が並列に
接続された三個からなり、基準切換回路２１４は、バイ
アス電源２１５からバイアス電圧が印加されるトランジ
スタ素子２１１〜２１３の個数を可変することで基準電
流を通常電流と大電流と小電流とに切り換えるので、簡
単な構造で確実に基準電流を所望状態に可変することが
できる。
流を決定するトランジスタ素子２１１〜２１３が並列に
接続された三個からなり、基準切換回路２１４は、バイ
アス電源２１５からバイアス電圧が印加されるトランジ
スタ素子２１１〜２１３の個数を可変することで基準電
流を通常電流と大電流と小電流とに切り換えるので、簡
単な構造で確実に基準電流を所望状態に可変することが
できる。
【００７１】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではセンスアンプ２０４がメ
モリセル２０３の保持電流をリファレンス回路２０５の
基準電流と比較して二値データを再生することを例示し
たが、センスアンプがメモリセルの保持電圧をリファレ
ンス回路の基準電圧と比較して二値データを再生するこ
とも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではセンスアンプ２０４がメ
モリセル２０３の保持電流をリファレンス回路２０５の
基準電流と比較して二値データを再生することを例示し
たが、センスアンプがメモリセルの保持電圧をリファレ
ンス回路の基準電圧と比較して二値データを再生するこ
とも可能である。
【００７２】また、上記形態ではエンデュランステスト
として通常電流検査を所定回数まで実行してから可変電
流検査を所定回数まで実行することを例示したが、エン
デュランステストとして最初から可変電流検査のみを所
定回数まで実行することも可能である。
として通常電流検査を所定回数まで実行してから可変電
流検査を所定回数まで実行することを例示したが、エン
デュランステストとして最初から可変電流検査のみを所
定回数まで実行することも可能である。
【００７３】さらに、上記形態では可変電流検査でデー
タ書込を実行してから基準電流を大電流に変化させ、デ
ータ消去を実行してから基準電流を小電流に変化させる
ことを例示したが、基準電流を大小に変化させてからデ
ータ書込／消去を実行することも可能である。
タ書込を実行してから基準電流を大電流に変化させ、デ
ータ消去を実行してから基準電流を小電流に変化させる
ことを例示したが、基準電流を大小に変化させてからデ
ータ書込／消去を実行することも可能である。
【００７４】また、上記形態ではメモリセル２０１が一
個でも不良であるとＥＥＰＲＯＭ２００を廃棄すること
を想定したが、一従来例で前述したように、メモリセル
２０１の不良の個数が許容範囲の場合には、それが使用
されないようにＥＥＰＲＯＭ２００を設定して出荷する
ことも可能である。
個でも不良であるとＥＥＰＲＯＭ２００を廃棄すること
を想定したが、一従来例で前述したように、メモリセル
２０１の不良の個数が許容範囲の場合には、それが使用
されないようにＥＥＰＲＯＭ２００を設定して出荷する
ことも可能である。
【００７５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００７６】本発明の一の不揮発性メモリでは、多数の
データ保持手段の各々が二値データを高電圧の第一電圧
および低電圧の第二電圧として個々に保持するので、こ
のデータ保持手段の保持電圧を第一記録手段が第一電圧
とすることで二値データの一方が記録され、第二記録手
段が第二電圧とすることで二値データの他方が記録さ
れ、第二電圧より高電圧で第一電圧より低電圧の基準電
圧を基準発生手段が発生するので、この基準電圧とデー
タ保持手段の保持電圧とをデータ再生手段が比較するこ
とで二値データが再生されるが、メモリ検査が実行され
るときには基準切換手段が第一電圧と比較される基準電
圧を高電圧に切り換えるとともに第二電圧と比較される
基準電圧を低電圧に切り換えることにより、これでメモ
リ検査時のデータ再生の電圧マージンを縮小することが
できるので、不良のデータ保持手段を迅速に検出してエ
ンデュランステストの繰返回数を削減することができ、
さらに、最初に従来と同様な通常電流検査を実行してデ
ータ保持手段をエージング処理し、これが完了してから
基準電流を変化させる可変電流検査を実行するので、よ
り良好にエンデュランステストの所用時間を短縮するこ
とができる。
データ保持手段の各々が二値データを高電圧の第一電圧
および低電圧の第二電圧として個々に保持するので、こ
のデータ保持手段の保持電圧を第一記録手段が第一電圧
とすることで二値データの一方が記録され、第二記録手
段が第二電圧とすることで二値データの他方が記録さ
れ、第二電圧より高電圧で第一電圧より低電圧の基準電
圧を基準発生手段が発生するので、この基準電圧とデー
タ保持手段の保持電圧とをデータ再生手段が比較するこ
とで二値データが再生されるが、メモリ検査が実行され
るときには基準切換手段が第一電圧と比較される基準電
圧を高電圧に切り換えるとともに第二電圧と比較される
基準電圧を低電圧に切り換えることにより、これでメモ
リ検査時のデータ再生の電圧マージンを縮小することが
できるので、不良のデータ保持手段を迅速に検出してエ
ンデュランステストの繰返回数を削減することができ、
さらに、最初に従来と同様な通常電流検査を実行してデ
ータ保持手段をエージング処理し、これが完了してから
基準電流を変化させる可変電流検査を実行するので、よ
り良好にエンデュランステストの所用時間を短縮するこ
とができる。
【００７７】上述のような不揮発性メモリにおいて、並
列に接続されて基準電圧を生成する三個のトランジスタ
素子のゲート電極にバイアス電源がバイアス電圧を印加
するとき、このバイアス電源からバイアス電圧が印加さ
れるトランジスタ素子の個数を基準切換手段が可変する
ことにより、基準発生手段が発生する基準電圧を基準切
換手段により通常電圧と高電圧と低電圧とに選択的に切
り換えられるので、基準電圧を簡単な構造で確実に所望
状態に設定することができる。
列に接続されて基準電圧を生成する三個のトランジスタ
素子のゲート電極にバイアス電源がバイアス電圧を印加
するとき、このバイアス電源からバイアス電圧が印加さ
れるトランジスタ素子の個数を基準切換手段が可変する
ことにより、基準発生手段が発生する基準電圧を基準切
換手段により通常電圧と高電圧と低電圧とに選択的に切
り換えられるので、基準電圧を簡単な構造で確実に所望
状態に設定することができる。
【００７８】本発明の他の不揮発性メモリでは、多数の
データ保持手段の各々が二値データを大電流が通電され
る第一状態および小電流が通電される第二状態として個
々に保持するので、このデータ保持手段を第一記録手段
が第一状態とすることで二値データの一方が記録され、
第二記録手段が第二状態とすることで二値データの他方
が記録され、第二状態の通電電流より大電流で第一状態
の通電電流より小電流の基準電流を基準発生手段が発生
するので、この基準電流とデータ保持手段の通電電流と
をデータ再生手段が比較することで二値データが再生さ
れるが、メモリ検査が実行されるときには基準切換手段
が第一状態の通電電流と比較される基準電流を大電流に
切り換えるとともに第二状態の通電電流と比較される基
準電流を小電流に切り換えることにより、これでメモリ
検査時のデータ再生の電流マージンを縮小することがで
きるので、不良のデータ保持手段を迅速に検出してエン
デュランステストの繰返回数を削減することができ、さ
らに、最初に従来と同様な通常電流検査を実行してデー
タ保持手段をエージング処理し、これが完了してから基
準電流を変化させる可変電流検査を実行するので、より
良好にエンデュランステストの所用時間を短縮すること
ができる。
データ保持手段の各々が二値データを大電流が通電され
る第一状態および小電流が通電される第二状態として個
々に保持するので、このデータ保持手段を第一記録手段
が第一状態とすることで二値データの一方が記録され、
第二記録手段が第二状態とすることで二値データの他方
が記録され、第二状態の通電電流より大電流で第一状態
の通電電流より小電流の基準電流を基準発生手段が発生
するので、この基準電流とデータ保持手段の通電電流と
をデータ再生手段が比較することで二値データが再生さ
れるが、メモリ検査が実行されるときには基準切換手段
が第一状態の通電電流と比較される基準電流を大電流に
切り換えるとともに第二状態の通電電流と比較される基
準電流を小電流に切り換えることにより、これでメモリ
検査時のデータ再生の電流マージンを縮小することがで
きるので、不良のデータ保持手段を迅速に検出してエン
デュランステストの繰返回数を削減することができ、さ
らに、最初に従来と同様な通常電流検査を実行してデー
タ保持手段をエージング処理し、これが完了してから基
準電流を変化させる可変電流検査を実行するので、より
良好にエンデュランステストの所用時間を短縮すること
ができる。
【００７９】上述のような不揮発性メモリにおいて、並
列に接続されて基準電流を生成する三個のトランジスタ
素子のゲート電極にバイアス電源がバイアス電圧を印加
するとき、このバイアス電源からバイアス電圧が印加さ
れるトランジスタ素子の個数を基準切換手段が可変する
ことにより、基準発生手段が発生する基準電流が基準切
換手段により通常電流と大電流と小電流とに選択的に切
り換えられるので、基準電流を簡単な構造で確実に所望
状態に設定することができる。
列に接続されて基準電流を生成する三個のトランジスタ
素子のゲート電極にバイアス電源がバイアス電圧を印加
するとき、このバイアス電源からバイアス電圧が印加さ
れるトランジスタ素子の個数を基準切換手段が可変する
ことにより、基準発生手段が発生する基準電流が基準切
換手段により通常電流と大電流と小電流とに選択的に切
り換えられるので、基準電流を簡単な構造で確実に所望
状態に設定することができる。
【００８０】本発明の第一のメモリ検査方法では、本発
明の不揮発性メモリに二値データの一方を第一電圧で記
憶させてから基準電圧を高電圧として再生し、二値デー
タの他方を第二電圧で記憶させてから基準電圧を低電圧
として再生することにより、電圧マージンを縮小した状
態でデータ再生を実行できるので、不良のデータ保持手
段を迅速に検出することができ、エンデュランステスト
の繰返回数を削減して所用時間を短縮することができ、
さらに、最初に従来と同様な通常電流検査を実行してデ
ータ保持手段をエージング処理し、これが完了してから
基準電流を変化させる可変電流検査を実行するので、よ
り良好にエンデュランステストの所用時間を短縮するこ
とができる。
明の不揮発性メモリに二値データの一方を第一電圧で記
憶させてから基準電圧を高電圧として再生し、二値デー
タの他方を第二電圧で記憶させてから基準電圧を低電圧
として再生することにより、電圧マージンを縮小した状
態でデータ再生を実行できるので、不良のデータ保持手
段を迅速に検出することができ、エンデュランステスト
の繰返回数を削減して所用時間を短縮することができ、
さらに、最初に従来と同様な通常電流検査を実行してデ
ータ保持手段をエージング処理し、これが完了してから
基準電流を変化させる可変電流検査を実行するので、よ
り良好にエンデュランステストの所用時間を短縮するこ
とができる。
【００８１】本発明の第二のメモリ検査方法では、本発
明の不揮発性メモリのバイアス電源からバイアス電圧が
印加されるトランジスタ素子の個数を基準切換手段で可
変して基準電圧を通常電圧と高電圧と低電圧とに選択的
に切り換え、二値データの一方を第一電圧で記憶させて
から基準電圧を高電圧として再生し、二値データの他方
を第二電圧で記憶させてから基準電圧を低電圧として再
生することにより、電圧マージンを縮小した状態でデー
タ再生を実行できるので、不良のデータ保持手段を迅速
に検出することができ、エンデュランステストの繰返回
数を削減して所用時間を短縮することができ、基準電流
の可変に必要な操作も簡単であり、さらに、最初に従来
と同様な通常電流検査を実行してデータ保持手段をエー
ジング処理し、これが完了してから基準電流を変化させ
る可変電流検査を実行するので、より良好にエンデュラ
ンステストの所用時間を短縮することができる。
明の不揮発性メモリのバイアス電源からバイアス電圧が
印加されるトランジスタ素子の個数を基準切換手段で可
変して基準電圧を通常電圧と高電圧と低電圧とに選択的
に切り換え、二値データの一方を第一電圧で記憶させて
から基準電圧を高電圧として再生し、二値データの他方
を第二電圧で記憶させてから基準電圧を低電圧として再
生することにより、電圧マージンを縮小した状態でデー
タ再生を実行できるので、不良のデータ保持手段を迅速
に検出することができ、エンデュランステストの繰返回
数を削減して所用時間を短縮することができ、基準電流
の可変に必要な操作も簡単であり、さらに、最初に従来
と同様な通常電流検査を実行してデータ保持手段をエー
ジング処理し、これが完了してから基準電流を変化させ
る可変電流検査を実行するので、より良好にエンデュラ
ンステストの所用時間を短縮することができる。
【００８２】本発明の第三のメモリ検査方法では、本発
明の不揮発性メモリに二値データの一方を第一状態とし
て記憶させてから基準電流を大電流として再生し、二値
データの他方を第二状態として記憶させてから基準電流
を小電流として再生することにより、電流マージンを縮
小した状態でデータ再生を実行できるので、不良のデー
タ保持手段を迅速に検出することができ、エンデュラン
ステストの繰返回数を削減して所用時間を短縮すること
ができ、さらに、最初に従来と同様な通常電流検査を実
行してデータ保持手段をエージング処理し、これが完了
してから基準電流を変化させる可変電流検査を実行する
ので、より良好にエンデュランステストの所用時間を短
縮することができる。
明の不揮発性メモリに二値データの一方を第一状態とし
て記憶させてから基準電流を大電流として再生し、二値
データの他方を第二状態として記憶させてから基準電流
を小電流として再生することにより、電流マージンを縮
小した状態でデータ再生を実行できるので、不良のデー
タ保持手段を迅速に検出することができ、エンデュラン
ステストの繰返回数を削減して所用時間を短縮すること
ができ、さらに、最初に従来と同様な通常電流検査を実
行してデータ保持手段をエージング処理し、これが完了
してから基準電流を変化させる可変電流検査を実行する
ので、より良好にエンデュランステストの所用時間を短
縮することができる。
【００８３】本発明の第四のメモリ検査方法では、本発
明の不揮発性メモリのバイアス電源からバイアス電圧が
印加されるトランジスタ素子の個数を基準切換手段で可
変して基準電流を通常電流と大電流と小電流とに選択的
に切り換え、二値データの一方を第一状態の通電電流で
記憶させてから基準電流を大電流として再生し、二値デ
ータの他方を第二状態の通電電流で記憶させてから基準
電流を小電流として再生することにより、電流マージン
を縮小した状態でデータ再生を実行できるので、不良の
データ保持手段を迅速に検出することができ、エンデュ
ランステストの繰返回数を削減して所用時間を短縮する
ことができ、基準電流の可変に必要な操作も簡単であ
り、さらに、最初に従来と同様な通常電流検査を実行し
てデータ保持手段をエージング処理し、これが完了して
から基準電流を変化させる可変電流検査を実行するの
で、より良好にエンデュランステストの所用時間を短縮
することができる。
明の不揮発性メモリのバイアス電源からバイアス電圧が
印加されるトランジスタ素子の個数を基準切換手段で可
変して基準電流を通常電流と大電流と小電流とに選択的
に切り換え、二値データの一方を第一状態の通電電流で
記憶させてから基準電流を大電流として再生し、二値デ
ータの他方を第二状態の通電電流で記憶させてから基準
電流を小電流として再生することにより、電流マージン
を縮小した状態でデータ再生を実行できるので、不良の
データ保持手段を迅速に検出することができ、エンデュ
ランステストの繰返回数を削減して所用時間を短縮する
ことができ、基準電流の可変に必要な操作も簡単であ
り、さらに、最初に従来と同様な通常電流検査を実行し
てデータ保持手段をエージング処理し、これが完了して
から基準電流を変化させる可変電流検査を実行するの
で、より良好にエンデュランステストの所用時間を短縮
することができる。
【図１】本発明の実施の一形態の不揮発性メモリである
ＥＥＰＲＯＭの内部構造を示す回路図である。
ＥＥＰＲＯＭの内部構造を示す回路図である。
【図２】本実施の形態のメモリ検査方法によるエンデュ
ランステストの作業手順を示すメインルーチンのフロー
チャートである。
ランステストの作業手順を示すメインルーチンのフロー
チャートである。
【図３】通常電圧検査の作業手順を示すサブルーチンの
フローチャートである。
フローチャートである。
【図４】可変電圧検査の作業手順を示すサブルーチンの
フローチャートである。
フローチャートである。
【図５】不揮発性メモリであるＥＥＰＲＯＭの全体構造
を示す回路図である。
を示す回路図である。
【図６】メモリセルアレイの部分を示す回路図である。
【図７】未使用のＥＥＰＲＯＭのメモリセルの書込／消
去時間に対する読出時のオン電流を示す特性図である。
去時間に対する読出時のオン電流を示す特性図である。
【図８】エンデュランステストにより劣化したＥＥＰＲ
ＯＭのメモリセルの書込／消去時間に対する読出時のオ
ン電流を示す特性図である。
ＯＭのメモリセルの書込／消去時間に対する読出時のオ
ン電流を示す特性図である。
【図９】ＥＥＰＲＯＭのエンデュランステストの回数に
対するメモリセルの書込／消去時のオン電流を示す特性
図である。
対するメモリセルの書込／消去時のオン電流を示す特性
図である。
２００ 不揮発性メモリであるＥＥＰＲＯＭ
２０１ データ保持手段であるメモリセル
２０４ データ再生手段であるセンスアンプ
２０５ 基準発生手段であるリファレンス回路
２１１〜２１３ トランジスタ素子
２１５ バイアス電源
２１４ 基準切換手段である基準切換回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
G11C 29/00 673
Claims (8)
- 【請求項１】 データ書込やデータ消去やデータ再生が
繰り返されるメモリ検査が実行される不揮発性メモリで
あって、 二値データを高電圧の第一電圧および低電圧の第二電圧
として個々に保持する多数のデータ保持手段と、 二値データの一方の入力に対応して前記データ保持手段
の保持電圧を第一電圧とする第一記録手段と、 二値データの他方の入力に対応して前記データ保持手段
の保持電圧を第二電圧とする第二記録手段と、 前記第二電圧より高電圧で前記第一電圧より低電圧の基
準電圧を発生する基準発生手段と、 前記データ保持手段の保持電圧を前記基準発生手段の基
準電圧と比較して二値データを再生するデータ再生手段
と、 前記メモリ検査が実行されないときには前記基準電圧を
通常電圧に切り換えて前記メモリ検査が実行されるとき
には前記第一電圧と比較される前記基準電圧を高電圧に
切り換えるとともに前記第二電圧と比較される前記基準
電圧を低電圧に切り換える基準切換手段と、 を具備しており、 前記基準切換手段は、前記基準電圧を高電圧および低電
圧に切り換えて検査を実行する以前に前記基準電圧を通
常電圧に切り換えて検査を実行する 不揮発性メモリ。 - 【請求項２】 前記基準発生手段は、並列に接続されて
基準電圧を生成する三個のトランジスタ素子と、これら
のトランジスタ素子のゲート電極にバイアス電圧を印加
するバイアス電源と、を具備しており、 前記基準切換手段は、前記バイアス電源からバイアス電
圧が印加される前記トランジスタ素子の個数を可変する
請求項１記載の不揮発性メモリ。 - 【請求項３】 データ書込やデータ消去やデータ再生が
繰り返されるメモリ検査が実行される不揮発性メモリで
あって、 二値データを大電流が通電される第一状態および小電流
が通電される第二状態として個々に保持する多数のデー
タ保持手段と、 二値データの一方の入力に対応して前記データ保持手段
を第一状態とする第一記録手段と、 二値データの他方の入力に対応して前記データ保持手段
を第二状態とする第二記録手段と、 前記第二状態の通電電流より大電流で前記第一状態の通
電電流より小電流の基準電流を発生する基準発生手段
と、 前記データ保持手段の通電電流を前記基準発生手段の基
準電流と比較して二値データを再生するデータ再生手段
と、 前記メモリ検査が実行されないときには前記基準電流を
通常電流に切り換えて前記メモリ検査が実行されるとき
には前記第一状態の通電電流と比較される前記基準電流
を大電流に切り換えるとともに前記第二状態の通電電流
と比較される前記基準電流を小電流に切り換える基準切
換手段と、 を具備しており、 前記基準切換手段は、前記基準電流を大電流および小電
流に切り換えて検査を実行する以前に前記基準電流を通
常電流に切り換えて検査を実行する 不揮発性メモリ。 - 【請求項４】 前記基準発生手段は、並列に接続されて
基準電流を生成する三個のトランジスタ素子と、これら
のトランジスタ素子のゲート電極にバイアス電圧を印加
するバイアス電源と、を具備しており、 前記基準切換手段は、前記バイアス電源からバイアス電
圧が印加される前記トランジスタ素子の個数を可変する
請求項３記載の不揮発性メモリ。 - 【請求項５】 請求項１記載の不揮発性メモリのメモリ
検査方法であって、 前記第一記録手段により前記データ保持手段の保持電圧
を第一電圧とし、 前記基準発生手段が発生する基準電圧を前記基準切換手
段により高電圧とし、 前記データ再生手段により前記データ保持手段の第一電
圧を高電圧の基準電圧と比較させて二値データを再生
し、 前記第一記録手段により前記データ保持手段の保持電圧
を第二電圧とし、 前記基準発生手段が発生する基準電圧を前記基準切換手
段により低電圧とし、 前記データ再生手段により前記データ保持手段の第二電
圧を低電圧の基準電圧と比較させて二値データを再生す
るとき、 前記基準電圧を高電圧および低電圧に切り換えて検査を
実行する以前に前記基準電圧を通常電圧に切り換えて検
査を実行するようにした メモリ検査方法。 - 【請求項６】 請求項２記載の不揮発性メモリのメモリ
検査方法であって、 前記第一記録手段により前記データ保持手段の保持電圧
を第一電圧とし、 前記バイアス電源からバイアス電圧がゲート電極に印加
される前記トランジスタ素子の個数を前記基準切換手段
により三個として基準電圧を高電圧とし、 前記データ再生手段により前記データ保持手段の第一電
圧を高電圧の基準電圧と比較させて二値データを再生
し、 前記第一記録手段により前記データ保持手段の保持電圧
を第二電圧とし、 前記バイアス電源からバイアス電圧がゲート電極に印加
される前記トランジスタ素子の個数を前記基準切換手段
により一個として基準電圧を低電圧とし、 前記データ再生手段により前記データ保持手段の第二電
圧を低電圧の基準電圧と比較させて二値データを再生す
るとき、 前記基準電圧を高電圧および低電圧に切り換えて検査を
実行する以前に前記基準電圧を通常電圧に切り換えて検
査を実行するようにした メモリ検査方法。 - 【請求項７】 請求項３記載の不揮発性メモリのメモリ
検査方法であって、 前記第一記録手段により前記データ保持手段を第一状態
とし、 前記基準発生手段が発生する基準電流を前記基準切換手
段により大電流とし、 前記データ再生手段により前記データ保持手段の第一状
態の通電電流を大電流の基準電流と比較させて二値デー
タを再生し、 前記第一記録手段により前記データ保持手段を第二状態
とし、 前記基準発生手段が発生する基準電流を前記基準切換手
段により小電流とし、 前記データ再生手段により前記データ保持手段の第二状
態の通電電流を小電流の基準電流と比較させて二値デー
タを再生するとき、 前記基準電流を大電流および小電流に切り換えて検査を
実行する以前に前記基準電流を通常電流に切り換えて検
査を実行するようにした メモリ検査方法。 - 【請求項８】 請求項４記載の不揮発性メモリのメモリ
検査方法であって、 前記第一記録手段により前記データ保持手段を第一状態
とし、 前記バイアス電源からバイアス電圧がゲート電極に印加
される前記トランジスタ素子の個数を前記基準切換手段
により三個として基準電流を大電流とし、 前記データ再生手段により前記データ保持手段の第一状
態の通電電流を大電流の基準電流と比較させて二値デー
タを再生し、 前記第一記録手段により前記データ保持手段を第二状態
とし、 前記バイアス電源からバイアス電圧がゲート電極に印加
される前記トランジスタ素子の個数を前記基準切換手段
により一個として基準電流を小電流とし、 前記データ再生手段により前記データ保持手段の第二状
態の通電電流を小電流の基準電流と比較させて二値デー
タを再生するとき、 前記基準電流を大電流および小電流に切り換えて検査を
実行する以前に前記基準電流を通常電流に切り換えて検
査を実行するようにした メモリ検査方法。
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| JP2005267821A (ja) * | 2004-03-22 | 2005-09-29 | Toshiba Corp | 不揮発性半導体メモリ |
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| CN101794613B (zh) * | 2009-02-02 | 2012-10-31 | 世界先进积体电路股份有限公司 | 感测放大器、存储器装置及感测方法 |
| US8472270B2 (en) | 2010-07-23 | 2013-06-25 | Analog Devices, Inc. | Apparatus and method for testing one-time-programmable memory |
| WO2012012720A1 (en) | 2010-07-23 | 2012-01-26 | Analog Devices, Inc. | Built-in self test for one-time-programmable memory |
| CN103839589B (zh) * | 2014-03-17 | 2017-01-18 | 上海华虹宏力半导体制造有限公司 | 比特失效检测方法 |
| DE102014210009A1 (de) * | 2014-05-26 | 2015-11-26 | Continental Teves Ag & Co. Ohg | Verfahren zur Signalverarbeitung mithilfe variabler Koeffizienten |
| US9711192B2 (en) * | 2014-11-03 | 2017-07-18 | Samsung Electronics Co., Ltd. | Memory device having different data-size access modes for different power modes |
| US10032493B2 (en) * | 2015-01-07 | 2018-07-24 | Micron Technology, Inc. | Longest element length determination in memory |
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| US5142496A (en) * | 1991-06-03 | 1992-08-25 | Advanced Micro Devices, Inc. | Method for measuring VT 's less than zero without applying negative voltages |
| US5463586A (en) | 1993-05-28 | 1995-10-31 | Macronix International Co., Ltd. | Erase and program verification circuit for non-volatile memory |
| DE69327804T2 (de) * | 1993-05-28 | 2000-08-17 | Macronix International Co. Ltd., Hsinchu | Lösch- und programmprüfungsschaltung für nichtflüchtige speicher |
| US5684739A (en) * | 1994-11-30 | 1997-11-04 | Nkk Corporation | Apparatus and method for determining current or voltage of a semiconductor device |
| EP0734024B1 (en) * | 1995-03-23 | 2000-01-26 | STMicroelectronics S.r.l. | Sensing circuit for serial dichotomic sensing of multiple-levels non-volatile memory cells |
| KR0172401B1 (ko) * | 1995-12-07 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 장치 |
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