KR0145217B1 - 더미 셀 어레이를 구비하는 반도체 메모리장치 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

반도체 메모리장치

2. 발명이 해결하려고 하는 기술적 과제

반도체 메모리장치에서 결함이 발생된 메모리셀들을 정확하게 판정할 수 있도록 메모리셀 어레이의 구조를 제공함

3. 발명의 해결 방법의 요지

제1방향으로 배치되는 비트라인들과 제2방향으로 배치되는 워드라인의 사이에 위치되는 메모리셀들이 어레이 형태로 배치되는 반도체 메모리장치에서, 노말 메모리셀들로 이루어지는 노말 메모리셀 어레이와, 결함이 발생된 노말 메모리셀들을 대체하는 리던던트 메모리셀들로 이루어지는 리던던트 메모리셀 어레이와, 상기 노말 메모리셀 어레이와 리던던트 메모리셀 어레이 분리하기 위해 상기 두 어레이들 사이에 위치되는 더미셀 어레이로 구성하여, 노말 메모리셀과 리던던트 메모리셀 간의 쇼트를 방지함으로써 테스트 수행시 결함이 발생되는 메모리셀들을 정확하게 판정함.

4. 발명의 중요한 용도

반도체 메모리장치에서 노말 메모리셀과 리던던트 메모리셀 간의 쇼트를 근본적으로 제거하여 정확하게 결함 메모리셀들을 판정할 수 있음.

Description

더미 셀 어레이를 구비하는 반도체 메모리 장치

제1도는 종래의 반도체 메모리장치에서 메모리 셀 어레이를 구성을 도시하는 도면

제2도는 제1도에서 메모리 셀의 구성을 도시하는 도면

제3도는 제1도에서 센스앰프의 구성을 도시하는 도면

제4도는 제1도와 같은 메모리 셀 어레이를 구비하는 반도체 메모리장치에서 리던던트 구현시 발생되는 문제점을 설명하기 위한 도면

제5도는 본 발명에 따른 반도체 메모리장치에서 메모리셀 어레이의 구성을 도시하는 도면

제6도는 제5도와 같은 메모리 셀 어레이를 구비하는 반도체 메모리장치에서 리던던트를 구현하는 동작을 설명하기 위한 도면

본 발명은 반도체 메모리장치의 메모리 셀 어레이에 관한 것으로, 특히 메모리 셀의 상태 검증을 효율적으로 수행할 수 있는 메모리셀 어레이에 관한 것이다.

일반적으로 반도체 메모리장치에서 메모리셀(memory cell)은 제품의 기록밀도(density)에 맞도록 단 하나의 메모리셀도 차이가 없이 정확하게 동작하여야 한다. 예를들면, 16메가 메모리장치의 경우 2²⁴개의 메모리셀들이 완벽하게 동작하여야 하고, 64메가 메모리장치의 경우 2²⁶개의 메모리셀 들이 완벽하게 동작하여야 한다. 그러나 고집적으로 제조되는 반도체 메모리장치에서는 약 10^-6㎛-10^-7㎛정도의 미세한 패턴을 형성하여야만 한다. 이와같은 고집적 반도체 메모리장치는 인접 메모리셀과의 접속 또는 연결선의 단락 등으로 인하여 메모리셀 어레이 중 일부가 정상적인 동작을 수행하지 못하거나 또는 메모리셀의 기능을 상실하는 경우가 발생된다. 상기와 같은 메모리셀의 결함을 구제하여 개발 단가를 낮추고 수율을 향상시키는 기능을 수행하는 것이 리던던트 메모리셀(redundant memory cell)이다. 상기 리던던트 메모리 셀은 정보 기억 능력을 상실한 메모리셀을 대체하는 메모리셀을 의미한다. 상기 리던던트 메모리 셀어레이는 상기 메모리셀어레이에 인접 배치하고, 이들 리던던트 메모리셀의 형태는 노말 메모리셀의 형태와 동일하다. 상기 리던던트 메모리셀은 노말 메모리셀이 정보의 기억 능력을 상실한 경우에만 대체 사용된다.

제1도는 종래의 반도체 메모리장치의 메모리셀 어레이의 구선을 도시하는 도면으로, 메모리셀들은 메트릭스 형태로 구성되는 비트라인(bit line)들과 워드라인(word line) 사이에 연결되며, 대응되는 워드라인이 선택되면 메모리셀들은 비트라인의 정보를 저장하거나 또는 비트라인으로 정보를 출력한다. 또한 상기 메모리셀들은 어레이 형태로 구성되며, 상기 메모리셀 어레이는 노말 메모리셀 어레이NMA 및 리던던트 메모리셀 어레이RMA로 이루어진다. 상기 제1도에서 비트라인BLO-BL5에 연결되는 메모리셀 M00-M55를 노말 메모리셀이라고 가정하고 비트라인BL6-BL7에 연결되는 메모리셀M60-M75를 리던던트 메모리셀이라고 가정한다. 상기 비트라인들에는 센스앰프SA1-SA4가 연결된다.

상기 노말 메모리셀 어레이NMA와 리던던트 메모리셀 어레이RMA의 메모리셀M00-M75들은 각각 매트릭스 형태의 구조를 갖는 워드라인 및 비트라인에 위치된다. 제2도는 상기 제1도와 같은 메모리셀 어레이에 위치되는 각각의 메모리셀M00-M75들의 연결 관계를 도시하는 도면으로, 메모리셀 트랜지스터CM은 비트라인BLi와 노드MD 사이에 연결되며 게이트전극이 워드라인WL에 연결된다. 메모리셀 캐패시터CC는 노드MD와 기판전압VP 사이에 연결된다. 따라서 상기 메모리셀M00-M75들은 해당하는 워드라인WLi가 하이 논리신호로 활성화되면, 메모리셀 트랜지스터CM이 온되어 메모리셀 캐패시터CC과 비트라인BLi가 연결된다. 따라서 상기 메모리셀 캐패시터CC와 비트라인BLi간에 차지셰어링(change sharing)이 발생되어 기억 중인 정보가 비트라인으로 출력된다.

그러면 상기 비트라인BLi 및 BLj에 연결된 센스앰프SAi는 차지 셰어링으로 인해 야기되는 두 비트라인BLi 및 BLj상의 미세한 전압차를 감지 증폭하여 데이터의 논리를 결정하게 된다. 즉, 상기 셴스앰프SAi는 제3도에 도시된 바와 같이 엔센스앰프NSA 및 피센스앰프PSA로 이루어지는데, 노말모드시 엔센스앰프NSA로 인가되는 /LA신호는 로우 논리 레벨이 되고 피센스앰프PSA로 인가되는 LA신호를 하이 논리 레벨이 된다. 따라서 엔센스앰프 NSA는 비트라인BLi와 BLJ의 전압차를 비교하여 낮은 전압을 갖는 비트라인을 로우 논리 레벨로 천이시키며, 피센스앰프PSA는 비트라인BLi와 BLj의 전압차를 비교하여 높은 전압을 갖는 비트라인을 하이 논리 레벨로 천이시킨다. 따라서 상기 비트라인BLi 및 BLj는 각각 완전한 하이논리 레벨 및 로우 논리 레벨로 천이되어 출력된다.

상기와 같은 메모리셀 어레이는 제조 후 테스트 과정을 수행하여 노말 메모리셀 어레이NMA에서 결함이 발생된 메모리셀을 검증하고, 결함이 있는 메모리셀을 리던던트 메모리셀 어레이RMA의 메모리셀로 대체하게 된다. 제4도는 메모리셀 어레이 제조후 테스트 장비를 이용하여 메모리셀의 결함 여부를 판정하는 과정을 설명하기 위한 도면이다. 이때 제조시 두 개의 인접한 메모리셀들이 노드MD가 접속(short)되면, 메모리셀의 기능이 상실된다. 제4도에서는 노말 메모리셀 어레이NMA의 메모리셀 M31과 메모리셀M40이 쇼트되고, 노말 메모리셀 어레이NSA의 메모리셀 M51과 리던던트 메모리셀 어레이RMA의 메모리셀 M60이 쇼트된 상태를 가정하여 설명한다.

먼저 전체의 노말 메모리셀M00-M55에 데이터 0을 라이트시킨다. 상기 노말 메모리셀M00-M55에 데이터를 라이트/리드하는 순서는 외부로부터 출력되는 칼럼 어드레스에 의해 각각의 비트라인BL0-BL5로 출력되는 데이터가 센스앰프SA1-SA3을 통해 라이트/리드되도록 로우 어드레스를 인가하여 하나의 워드라인을 선택한다. 이렇게 전체의 노말 메모리셀에 데이터 0를 라이트한 후, 상기 노말 메모리셀 들에 데이터0가 기억되어 있는지를 확인하기 위하여 데이터들을 리드한다. 이때에는 각각 메모리셀들을 선택하면서 데이터 0를 리드한 후, 해당하는 메모리셀에 다시 데이터 1을 라이트하면서 전체의 노말 메모리셀 M00-M55에 대해 리드 0 및 라이트 1을 반복 진행한다. 이런 테스트 과정에서 특정 메모리셀에서 데이터 0가 리드되지 않는다면 해당하는 메모리셀은 결함 메모리셀로 판명된다.

상기 제4도를 참조하여 상기 메모리셀의 테스트 과정을 살펴보면, 먼저 센스앰프 SA1을 경유하여 비트라인BL0-BL1에 데이터가 실리도록 외부에서 칼럼 어드레스를 입력하고, 이후 입력되는 로우 어드레스에 의해 워드라인WL0가 선택되면서 메모리셀M00에 데이터를 라이트/리드한다. 이후 또 다시 입력되는 로우 어드레스에 의해 메모리셀 M11에 데이터를 라이트 리드 동작을 수행한다. 상기와 같은 테스트 과정을 반복 수행하면서 노드MD가 메모리셀M40과 연결된 메모리셀M31까지 진행된다. 이 때 메모리셀 M31에 데이터 0를 리드하면 메모리셀M40도 이미 데이터 0를 라이트하고 있기 때문에 메모리셀M31에서는 데이터 0를 리드하게 된다. 이 때 문제는 데이터 0의 리드 후 테스트 순서에 따라 다시 데이터 1을 라이트할 때, 메모리셀M31 뿐만 아니라 메모리셀 M40에도 데이터 1이 동시에 라이트된다. 이 때 상기 메모리셀 M31은 리드 0- 라이트 1이 정상적으로 이루어지므로 결함 메모리셀로 판정되지는 않는다. 이후 계속해서 다음 메모리셀 M32도 리드 0-라이트1이 반복수행된다. 이렇게 테스트 과정을 수행하면, 상기 메모리셀 M31과 쇼트된 메모리셀 M40까지 테스트 동작이 진행된다. 이때 다른 메모리셀과 마찬가지로 메모리셀 M40도 리드0를 하게 되는데, 이 때 상기 메모리셀 M40은 상기 메모리셀 M31에 의해 데이터1이 라이트되어 있는 상태이므로, 상기 메모리셀M40의 리드 동작에서는 데이터1이 리드된다. 따라서 상기 메모리셀 M40은 결함 메모리셀로 판정된다. 이후 나머지 노말 메모리셀들의 테스트 동작을 상기한 과정과 동일한 방식으로 수행한다.

상기와 같이 리드 0-라이트1의 동작을 전체 노말 메모리셀 M00-M55에 대해 실행한 후, 다시 처음의 노말 메모리셀M00부터 리드1-라이트 0을 시작한다. 이 때 상기 메모리셀 M31의 리드1-라이트0를 수행할 시 상기 메모리셀 M41 역시 데이터1을 가지고 있었기 때문에 상기 메모리셀31에서 데이터1이 리드되어 결함 메모리셀로 판정되지 않는다. 이후 상기 메모리셀M31에 데이터0를 라이트하게 되는데, 상기 메모리셀31과 동시에 상기 메모리셀M40에도 데이터0를 라이트하게 된다. 이후 상기 메모리셀 M40에 리드 1-라이트0를 수행할 때, 이미 상기 메모리셀 M30에 의해 데이터0가 라이트되어 있기 때문에 리드1을 하지 못하게 되어 메모리셀 M40이 결함 메모리셀로 판정된다. 상기와 같이 모든 노말 메모리셀M00-M55에 대하여 리드 1-라이트0를 동작을 완료하면, 마지막으로 리드0동작을 모든 노말 메모리셀 M00-M55에 대하여 진행하므로서, 노말 메모리셀들의 테스트를 완료한다.

그런데 상기와 같은 방식으로 테스트 동작을 종료하면, 서로 쇼트가 발생된 두 개의 노말 메모리셀 M31 및 M40 중에서 메모리셀M40만이 결함 메모리셀로 판정된 상태이다. 따라서 상기와 같이 최초 노말 메모리셀 M00에서 마지막 노말 메모리셀 M55의 순으로 시작된 위와 같은 테스트 수행동작을 역순으로 수행한다. 즉, 두 번째 테스트과정에서 마지막 노말 메모리셀M55에서부터 최초 노말 메모리셀 M00까지 순차적으로 선택하면서, 상기한 바와 같이 리드0-라이트1을 수행한 후 다시 리드 1-라이트0 동작을 반복 수행한다. 이런 두 번째의 테스트 동작 과정을 수행하면, 노말 메모리셀 M40과 쇼트 상태인 노말 메모리셀 M31도 결함 메모리셀로 판정된다.

따라서 상기와 같은 순서로 두 번의 테스트 동작을 수행하면 쇼트 상태의 두 개의 노말 메모리셀들이 결함 메모리셀로 판명되며, 이런 두 개의 결함 메모리셀들은 리던던트 메모리셀 어레이RMA의 리던던트 메모리셀M60-M75로 대체된다. 위와 같은 동작은 리던던트 메모리셀 어레이RMA의 리던던트 메모리셀M60-M75에서도 동일한 방법으로 검증 동작이 수행된다.

상기와 같이 노말 메모리셀 M00-M55의 쇼트 상태를 검증하여 결함 메모리셀들을 판정하였는데, 이런 경우에는 노말 메모리셀 어레이NMA의 노말 메모리셀과 리던던트 메모리셀 어레이 RMA의 리던던트 메모리셀이 쇼트된 상태는 판정할 수 없게 된다. 이는 상기한 바와 같이 노말 메모리셀 어레이 NMA와 리던던트 메모리셀 어레이RMA에 대해 별도로 테스트 동작이 수행되기 때문이다. 즉, 제4도에 도시된 바와 같이 노말 메모리셀M51과 리던던트 메모리셀M60이 서로 쇼트된 상태로 가정하는 경우, 노말 메모리셀어레이NMA를 테스트할 시 노말 메모리셀M51에 라이트되는 데이터는 리던던트 메로리셀M60에 영향을 미칠 뿐이고 노말 메모리셀M51은 자신이 가져야 할 데이터를 완벽하게 리드-라이트한다. 노말 메모리셀 어레이NMA를 테스트하는 과정에서 노말 메모리셀M51에 의해 리던던트 메모리셀M60이 데이터가 1인 경우, 리던던트 메모리셀 테스트를 진행하면 노말 메모리셀 테스트와 마찬가지로 처음에 모든 리던던트 메모리셀에도 데이터0를 라이트하기 때문에 리던던트 메모리셀M60도 전혀 결함 메모리셀로 판정하지 목하게 된다.

이런 반도체 메모리장치를 실제 사용하는 경우, 리던던트 메모리셀M60이 결함 메모리셀과 대체되면(제4도에서 M31 또는 M40과 대체되면), 해당하는 결함 메모리셀의 데이터가 상기 리던던트 메모리셀M60에 저장되며, 이 때 상기 리던던트 메모리셀M60에 저장되는 데이터는 다시 쇼트 상태인 노말 메모리셀M51에도 동일하게 저장된다. 또한 상기 노말 메모리셀M51에 데이터를 저장하는 경우, 이는 동일하게 상기 리던던트 메모리셀M60에 저장된다. 이런 경우 상기 두 메모리셀 M51 및 M60에 저장하고자 하는 데이터가 서로 다른 논리를 갖는 데이터일 경우에는 문제가 발생된다. 즉, 상기 리던던트 메모리셀M60에 데이터1(또는 0)을 라이트한 상태에서 상기 노말 메모리셀M51에 데이터0(또는 1)을 라이트하면, 상기 리던던트 메모리셀M60에는 데이터0(또는 1)이 동일하게 저장된다. 이 때 상기 리던던트 메모리셀 M60의 저장 데이터를 리드하면 원래의 데이터와 다른 논리를 갖는 데이터를 리드하게 된다. 이는 노말 메모리셀 M55에서도 동일한 결과를 초래한다.

따라서 본 발명의 목적은 반도체 메모리장치에서 노말 메모리셀과 리던던트 메모리셀의 쇼트(short)를 방지하여 결함 메모리셀을 정확하게 판정할 수 있는 메모리셀 어레이 회로를 제공함에 있다.

본 발명의 다른 목적은 반도체 메모리장치에서 노말 메모리셀 어레이와 리던던트 메모리셀 어레이 사이에 더미셀 어레이를 배치하여 정확하게 결함 메모리셀을 판정할 수 있는 메모리셀 어레이 회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명의 반도체 메모리장치는, 제1방향으로 배치되는 비트라인들과 제2방향으로 배치되는 워드라인들 사이에 위치되는 메모리셀들이 어레이 형태로 배치되는 반도체 메모리장치에서, 노말 메모리셀들로 이루어지는 노말 메모리셀 어레이와, 결함이 발생된 노말 메모리셀들을 대체하는 리던던트 메모리셀들로 이루어진는 리던던트 메모리셀 어레이와, 상기 노말 메모리셀 어레이와 리던던트 메모리셀 어레이 분리하기 위해 상기 두 어레이들 사이에 위치되는 더미셀 어레이로 구성된 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들 중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

여기에서 사용되는 제1방향이라는 용어는 비트라인이 배치되는 행(row) 방향을 나타낸다. 제2방향이라는 용어는 워드라인이 배치되는 열(column)방향을 나타낸다. 제1영역은 메모리셀 어레이에서 노말 메모리셀들이 위치되는 영역을 의미한다. 제2영역은 메모리셀 어레이에서 더미셀들이 위치되는 영역을 의미한다. 제3영역은 메모리셀 어레이에서 리던던트 메모리셀들이 위치되는 영역을 의미한다. 따라서 본 발명의 더미 메모리셀 어레이는 노말 메모리셀 어레이와 리던던트 메모리셀 어레이 사이에 더미셀 어레이가 배치되는 구조를 갖는다.

제5도는 본 발명에 따른 반도체 메모리장치의 메모리셀 어레이 구조를 도시하면 도면으로서, 노말 메모리셀 어레이NMA는 상기 제1영역에 위치되는 노말 메모리셀들M00-M55로 구성된다. 노말 센스앰프SA1-SA3은 상기 노말 메모리셀들M00-M55의비트라인들ML0-ML5에 연결되어 비트라인 사이의 미세 전압차를 감지 및 증폭하여 출력한다. 더미셀 어레이DMA는 제2영역에 위치되는 더미셀들DM00-DM15로 구성되며, 상기 더미셀들DM00-DM15의 비트라인들 DBL0-DBL1이 전원전압을 출력하는 전원선에 연결된다. 리던던트 메모리셀 어레이RMA는 제3영역에 위치되는 리던던트 메모리셀들 M60-M75로 구성되며, 결함이 발생된 노말 메모리셀들을 대체하는 기능을 수행한다. 리던던트 센스앰프SA4는 상기 리던던트 메모리셀들 M60-M75의 비트라인들BL6-BL7에 연결되어 비트라인 사이의 미세 전압 감지 및 증폭하여 출력한다. 따라서 상기 노말 메모리셀 어레이NMS 및 리던던트 메모리셀 어레이RMA 사이에 더미셀 어레이DMA가 배치되어 두 어레이 NMA 및 RMA를 분리시키는 구조를 갖는다.

여기서 상기 제5도는 메모리셀 어레이의 일부 구성을 도시하고 있음은 상기한 바와 같다. 상기 제5도에서 더미셀 어레이DMA는 2개의 비트라인DBL0-DBL1에 연결되는 더미셀DM00-DM15들로 구성되는 상태를 도시하였지만 다수개의 비트라인으로 구성할수 있다. 상기 더미셀 어레이DMA는 노말 메모리셀어레이NMA와 리던던트 메모리셀어레이RMA 사이에 배치되어 노말 메모리셀과 리던던트 메모리셀이 직접 쇼트되는 것을 방지하는 기능을 수행한다. 상기 더미셀 DM0-DM15는 상기 노말 메모리셀 및 리던던트 메모리셀들과 동일한 구성을 갖는 메모리셀로 구현하여, 더미셀로 인하여 늘어날 수 있는 면적을 최소화시킨다. 그리고 더미셀 DBL0-DBL1에는 항상 일정한 전압 레벨을 가지는 전원선을 연결하므로서, 외부에서 인가되는 정보에 따라 그 내용이 바뀌는 노말 메모리셀 또는 리던던트 메모리셀과는 달리 변하지 않는 일정한 레벨의 데이터를 가지게하여 더미셀과 노말메모리셀 또는 더미셀과 리던던트 메모리셀 사이에 쇼트가 발생될 시 이를 판정할 수 있도록 한다. 본 발명에서는 상기 더미셀들이 연결되는 비트라인들이 전원선에 연결되는 것으로 예를 들었지만, 일정한 전압 레벨을 갖는 다른 라인을 연결하여도 됨은 이 분야의 통상의 지식을 가진자에게는 쉽게 이해될 수 있을 것이다.

제6도는 본 발명에 따라 노말 메모리셀 어레이NMA와 리던던트 메모리셀 어레이RMA사이에 더미셀 어레이DMA를 배치하여 노말 메모리셀과 리던던트 메모리셀 간의쇼트를 방지하는 과정을 설명을 하기 위한 도면이다.

먼저 노말 메모리셀M51과 더미셀 DM00 사이에 쇼트가 발생되었다고 가정하여, 노말 메모리셀의 테스트 과정을 살펴본다. 노말 메모리셀 M00-M55의 테스트 동작은 상기한 바와 같은 과정으로 동일하게 수행된다. 이 때 상기 노말 메모리셀M00-M55는 외부에서 인가되는 데이터의 내용에 따라 가변되지만, 상기 더미셀DM00-DM15는 비트라인 DBL0-DBL1에 연결된 전원선의 레벨을 항상 유지한다. 따라서 상기 더미셀DM00는 상기 전원선의 레벨을 항상 유지하지만, 상기 노말 메모리셀M51은 외부에 인가되는 정보의 내용에 따라 가변되지 않고 상기 더미셀DM00의 전압 레벨을 유지하게 된다. 왜냐하면 더미 메모리셀에 연결된 전원선은 강력한 구동 회로나 전원선에 연결되어 있기 때문에 노말이나 리던던트 메모리셀에 공급되는 전하(charge)에 비해 엄청난 크기의 전하를 공급받는다.

즉, 노말이니 리던던트의 전하량만으로는 더미 메모리셀의 내용을 바꿀수 없고, 또한 노말이나 리던던트는 더미 메모리 셀에 의해 쉽게 그 내용이 바뀌게 된다. 이 때 상기 테스트 과정에서 상기 전압레벨이 데이터0로 인식되었다면, 상기 노말 메모리셀M51에서 데이터0를 리드할 때는 문제가 발생되지 않지만, 데이터1을 리드하면 데이터0가 리드되므로 상기 노말 메모리셀M51은 결함 메모리셀로 판정된다. 반대로 상기 더미셀DM00가 연결된 비트라인 DBL0의 전압이 데이터1로 인식되었다면, 위와 반대의 상태에서 상기 노말 메모리셀M51은 결함 메모리셀로 판정된다.

상기 리던던트 메모리셀M64와 더미셀DM15 사이에 쇼트가 발생되었다고 가정하여, 리던던트 메모리셀의 테스트 과정을 살펴본다. 상기 리던던트 메모리셀M60-M75의 테스트 동갖고 역시 상기한 바와 같은 과정으로 동일하게 수행된다. 이 때 상기 리던던트 메모리셀M60-M75는 외부에서 인가되는 데이터의 내용에 따라 가변되지만, 상기 더미셀DM00-DM15는 비트라인DBL0-DBL1에 연결된 전원선의 레벨을 항상 유지한다. 따라서 상기 더미셀 DM15는 상기 전원선의 레벨을 항상 유지하지만, 상기 리던던트 메모리셀M64는 외부에 인가되는 정보의 내용에 따라 가변되지 않고 상기 더미셀DM15의 전압 레벨을 유지하게 된다. 따라서 상기 비트라인DBL1의 전압에 따라 리던던트 메모리셀M64에서 데이터0 또는 데이터1을 리등하면 결함 메모리셀임을 판정할수 있다.

상술한 바와 같이 본 발명에 의한 메모리셀 어레이의 구성은 노말 메모리셀 어레이와 리던던트 메모리셀 어레이의 사이에 더미셀 어레이를 추가 배치하여 노말 메모리셀들과 리던던트 메로리셀 간의 쇼트를 방지하고, 또한 상기 더미셀 들이 항상 일정한 데이터만을 저장할 수 있도록 상기 더미셀과 연결되는 비트라인들에 일정한 전압 레벨을 가지는 전원선과 연결하므로써 메로리셀 테스트시 노말 메모리셀과 리던던트 메모리셀 간의 쇼트에 의한 결함 메모리셀들을 정확하게 판정할 수 있는 효과가 있다.

Claims (8)

1. 제1방향으로 배치되는 비트라인들과 제2방향으로 배치되는 워드라인들 사이에 위치되는 메모리셀들이 어레이 형태로 배치되는 반도체 메모리 장치에 있어서, 노말 메모리셀들로 이루어지는 노말 메모리셀 어레이와, 결함이 발생된 노말 메모리셀들을 대체하는 리던던트 메모리셀들로 이루어지는 리던던트 메모리셀 어레이와, 상기 노말 메모리셀 어레이와 리던던트 메모리셀 어레이 분리하기 위해 상기 두 어레이들 사이에 위치되는 더미셀 어레이로 구성된 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 더미셀이 상기 노말 메모리셀과 동일한 구조의 메모리셀인 것을 특징으로 하는 반도체 메모리장치.
3. 제2항에 있어서, 상기 더미셀이 상기 리던던트 메모리셀과 동일한 구조의 메모레셀인 것을 특징으로 하는 메모리장치.
4. 제1방향으로 배치되는 비트라인들과 제2방향으로 배치되는 워드라인들 사이에 위치되는 제1영역-제3영역에 메모리셀들이 어레이 형태로 배치되는 반도체 메모리 장치에 있어서, 상기 제1영역에 위치되는 노말 메모리셀들로 구성되는 노말 메모리셀 어레이와, 상기 노말 메모리셀들의 비트라인들에 연결되어 비트라인 사이의 미세 전압차를 감지 및 증폭하여 출력하는 노말 센스앰프들과, 제2영역에 위치되는 더미셀들로 구성되며, 상기 더미셀들의 비트라인들이 미리 설정된 소정 레벨의 신호에 연결되는 더미셀 어레이와, 제3영역에 위치되는 리던던트 메모리셀들로 구성되며, 결함이 발생된 노말 메모리셀들을 대체하는 리던던트 메모리셀 어레이와, 상기 리던던트 메모리셀들의 비트라인들에 연결되어 비트라인 사이의 미세 전압차를 감지 및 증폭하여 출력하는 리던던트 센스앰프들로 구성되어, 상기 더미셀 어레이가 상기 노말 메모리셀 어레이와 리던던트 메모리셀 어레이를 분리할 수 있도록 배치된 것을 특징으로 하는 반도체 메모리장치.
5. 제4항에 있어서, 상기 더미셀들의 비트라인으로 공급되는 전압이 전원전압 및 전원전압 인가후 항상 일정한 레벨을 유지하는 전원선인 것을 특징으로 하는 반도체 메모리장치.
6. 제5항에 있어서, 상기 더미셀어레이가 다수개의 비트라인들과 워드라인들 사이에 위치되는 상기 더미셀들로 구성되는 것을 특징으로 하는 반도체 메모리장치.
7. 제6항에 있어서, 상기 더미셀이 상기 노말 메모리셀과 동일한 구조의 메모리셀인 것을 특징으로 하는 반도체 메모리장치.
8. 제6항에 있어서, 상기 더미셀이 상기 리던던트 메모리셀과 동일한 구조의 메모리셀인 것을 특징으로 하는 반도체 메모리장치.