RU2084972C1 - Способ записи данных при тестировании устройства памяти и устройство для проверки памяти - Google Patents

Способ записи данных при тестировании устройства памяти и устройство для проверки памяти Download PDF

Info

Publication number
RU2084972C1
RU2084972C1 SU904830256A SU4830256A RU2084972C1 RU 2084972 C1 RU2084972 C1 RU 2084972C1 SU 904830256 A SU904830256 A SU 904830256A SU 4830256 A SU4830256 A SU 4830256A RU 2084972 C1 RU2084972 C1 RU 2084972C1
Authority
RU
Russia
Prior art keywords
data
input
unit
mos transistors
inputs
Prior art date
Application number
SU904830256A
Other languages
English (en)
Inventor
Чой Хун
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Application granted granted Critical
Publication of RU2084972C1 publication Critical patent/RU2084972C1/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

Изобретение имеет средства записи данных, средства проверки данных и схему управления. Способ записи данных при тестировании устройства памяти содержит этапы генерирования разности напряжений между парой битовых линий B/L и
Figure 00000001
и прямого запоминания данных на конденсаторе ячейки памяти. Прямая запись на битовых линиях может быть возможна по данному изобретению. Кроме того, каждая ячейка памяти может быть полностью проверена за один цикл, и время проверки может быть значительно снижено. 2 с. 2 з.п. ф-лы, 1 ил.

Description

Изобретение относится к устройству памяти, такому, как оперативная память (DRAM), а точнее к способу, который может снизить время проверки устройства памяти с высокой плотностью и высокой степенью интеграции, и к схеме которая может испытывать устройства памяти.
Устройство памяти, интегрированное в процессах производства полупроводниковых устройств, требует применения различных прецизионных операций соответственно увеличению степени интеграции при производстве устройств памяти. В ходе этих процессов следует избегать попадания пыли или загрязнений. Но с увеличением плотности размещения элементов также возрастает и количество дефектов. Соответственно устройство памяти имеет внутреннюю схему для испытания устройства памяти. Если даже проверка устройства памяти ведется внутренними средствами, время проверки удлиняется пропорционально плотности интеграции.
То есть при обычном контроле устройств памяти проверка идет по битам (х4, х8, х16) с использованием тестовых сигналов. Потраченное на это время увеличивается с плотностью интеграции х битов.
Соответственно чем выше степень интеграции, тем больше время проверки, так как запись и считывание данных осуществляются х-битныи блоком через линии ввода-вывода и данные сравнивают друг с другом, чтобы найти ошибку.
Целью данного изобретения является предложить способ записи в оперативное запоминающее устройство (ОЗУ) (DRAM), который может проверить нормальность или дефектность данных, а также уменьшить время проверки посредством записи и сравнения данных прямо на паре битовых линий без использования линий ввода-вывода при записи и считывании данных.
Другой целью изобретения является предложить схему для испытания ОЗУ, выполненную согласно способу.
Чтобы достичь вышепоставленных целей, данное изобретение заключается в способе записи данных при испытании устройства памяти. Способ содержит этапы генерации разности напряжений между парой битовых линий посредством выбора МОП-транзистора из схемы управления для прямой записи данных на пару битовых линий без использования линий ввода-вывода и прямого запоминания этих данных в конденсаторе ячейки памяти, выбранной линией слов.
Данное изобретение далее заключается в способе записи данных при испытании устройства памяти. Способ содержит этапы прямого генерирования разности напряжений между парой битовых линий посредством выбора по меньшей мере одного МОП-транзистора из схемы управления, развития пары линий с уровнем напряжения питания (Vcc) или уровня земли (GND) посредством усилителя считывания и запоминания данных на конденсаторе ячейки памяти, выбранной посредством линии слова.
Данное изобретение еще далее заключается в схеме для испытаний, включающей множество усилителей считывания, соединенных с парой битовых линий, множество ячеек памяти, соединенных с битовыми линиями и линией слова, множество МОП-транзисторов, включаемых в проводящее состояние выбором столбца в ответ на указанное множество ячеек памяти, чтобы подключить линии ввода-вывода к паре битовых линий соответственно, содержащее средства записи данных для записи данных, тогда как паре битовых линий сообщают уровень Vcc и уровень земли (GND) при использовании МОП-транзисторов, прямо соединенных с парой битовых линий, средства проверки данных, соединенные с выходом усилителя считывания для проверки данных, и схему управления для управления средствами записи данных и средствами проверки.
По данному изобретению возможна прямая запись на битовые провода. Кроме того, каждая ячейка памяти может быть полностью проверена за один цикл, и время испытания может быть сильно снижено, так как данные записываются в каждую ячейку памяти, соединенную с выбранной линией слов, а ошибки проверяются на каждой битовой линии.
Изобретение иллюстрируется чертежом, на котором изображена схема исполнения по этому изобретению.
Подробное описание предпочтительного исполнения.
Данное изобретение теперь будет подробнее описано по сопровождающей схеме. Как показано на чертеже, усилитель считывания 2 находится между парой битовых линий B/L и
Figure 00000004
чтобы обнаружить разность напряжений на битовых линиях. Ячейка памяти 5 включена между битовой линией B/L и линией слова B/L. Ячейка памяти имеет транзистор типа n-МОП М11 и конденсатор с 1. Также к битовой линии B/L подключен транзистор p-МОП М1 и n-МОП М2, чтобы поддерживать на ней уровень Vcc и уровень земли (GND) соответственно.
Подобным же образом p-МОП транзистор М 3 для уровня Vcc и n-МОП транзистор М 4 для уровня земли (GND) соединены с блоком (схемой) управления 1 через узлы А-Г соответственно. Дополнительно n-МОП транзисторов М5 и М6 подключены соответственно к паре битовых линий B/L и
Figure 00000005
и расположены позади усилителя считывания 2. Затворы транзисторов М5 и М6 также соединены со схемой управления 1 через узлы Е и Г соответственно (по схеме "узлы" Е и Г соединены не с затворами, а с другими электродами транзисторов М5 и М6.
Транзистор типа n-МОП М7, присоединенный к линии RESET (обнуление, сброс), соединен с общим узлом H транзисторов типа n-МОП М5 и М6, а линия индикации дефекта TQ соединена через n-МОП транзистор М8, чтобы образовать схему проверки. После этой схемы проверки транзисторы типа n-МОП М9 и М10, включаемые на проводимость сигналом столбца COL, соединены с линиями ввода/вывода 1/0 так, что битовые линии и линии 1/0 соединяются друг с другом. Линия DIN определяет сигналы состояний, которые выдаются на каждый "узел" А-Г в качестве входных данных схемы управления 1, когда данные записываются и считываются.
Операции, отвечающие техническим требованиям изобретения, те же, что и обычном оперативном устройстве памяти (DRAM), и в это время МОП-транзисторы М1 М4 заперты.
При работе обычного ОЗУ (DRAM) МОП-транзисторы М9 и М10 включаются на проводимость сигналом выбора столбца COL для выбора линий ввода/вывода 1/0, тогда линии 1/0 соединяются с парой битовых линий В/L и
Figure 00000006
и усилителем считывания 2. Усилитель считывания 2 заряжает конденсатор С1 ячеек ОЗУ, выбранных линией слова W/L и линией выбора столбца COL через битовые линии и МОП-транзистор М11. Затем для операции считывания МОП-транзистор 11 переводится в проводящее состояние линией слова B/L и заряд, хранимый в конденсаторе C1, разряжается на битовую линию B/L. Усилитель считывания 2 обнаруживает и усиливает сигнал состояния битовой линии, чтобы выдать сигнал состояния на линии ввода-вывода 1/0. Это работа такая же, как работа ОЗУ (DRAM). Напротив, данное изобретение не использует линии ввода-вывода 1/0 для быстрой проверки ОЗУ, так что транзисторы М9 и М10, соединяющие линии ввода-вывода 1/0, заперты.
Проверить ОЗУ значит записать данные в ОЗУ и сравнивать два набора данных после считывания записанных данных. Проверка ОЗУ может быть разделена на два способа данного изобретения, то есть один использует усилитель считывания 2 при операции считывания, тогда как другой не использует усилитель считывания 2.
Сначала будет описан способ без использования усилителя считывания 2. При этой операции данные прямо задаются на битовую линию B/L, чтобы запомнить данные в конденсаторе С1 ячейки ОЗУ в процессе записи. После того, как желаемая линия слов B/L выбрана, схема управления 1 держит выходной узел А на низком уровне, p-МОП-транзистор М1 при этом открывается и подает напряжение питания Vcc на битовую линию B/L. Когда напряжение питания Vcc подано на битовую линию B/L, МОП-транзистор М11, выбранный линией слов B/L, включается на проводимость для заряда конденсатора С1. Здесь, хотя на чертеже показан лишь один МОП-транзистор М11 и один конденсатор С1, большое количество МОП-транзисторов и конденсаторов для памяти может быть параллельно подключено к линии слова. Также напряжение питания, соответствующее данным, приложено для заряда ячейки ОЗУ, выбранной линией слов B/L. В это время, так как данные на битовой линии B/L зафиксированы схемой управления 1 и нагружены на узлы Е и Г во время операции считывания быстрой проверки, усилитель считывания 2 не работает в этом способе записи.
Теперь опишем способ, использующий усилитель считывания 2.
Когда схема управления выдает сигналы состояния высокого уровня и низкого уровня на узлы D и А соответственно, чтобы включить в проводящее состояние МОП-транзисторы М1 и М4, эти транзисторы отключаются и возникает разность напряжений между парой битовых линий D/L и
Figure 00000007
После этого усилитель считывания 2 обнаруживает и усиливает эту разность напряжений и заряжает данные в конденсатор С1 посредством привязки битовой линии к уровню Vcc или уровню земли (GND).
С другой стороны, сравнительный порядок работы для сравнения двух наборов данных после считывания данных, запомненных в ячейке ОЗУ при использовании двух способов записи, таков:
Во-первых, схема управления 1 выдает сигнал состояния высокого уровня на узлы А и С и сигнал состояния низкого уровня на узлы В и D, чтобы запереть МОП-транзисторы М1, М2, М3 и М4. Затем, если данные, запомненные в ОЗУ, являются "1" и МОП-транзистор М11 включен на проводимость линией слов B/L, заряд, запасенный в конденсаторе С1, разряжается на битовую линию B/L. Усилитель считывания 2 обнаруживает это напряжение, так что битовая линия B/L становится высокого уровня, тогда как битовая линия
Figure 00000008
становится низкого уровня. Пока этот уровень не установится, оба узла Е и F поддерживают низкий уровень. После этого схема управления 1 выдает сигналы состояния низкого и высокого уровня на узлы Е и F соответственно, так что данные проверяются в блоке проверки данных (схеме проверки) 3 (в случае "1" данных). То есть сигнал низкого уровня на битовой линии
Figure 00000009
подается на затвор МОП-транзистора М5, тогда как сигнал высокого уровня битовой линии B/L подается на затвор МОП-транзистора М6, тогда МОП-транзистор М5 запирается, а МОП-транзистор М6 включается на проводимость, так что состояние низкого уровня передается на узел H, и МОП-транзистор М8 непрерывно заперт.
Поэтому линия индикации дефекта TQ, предварительно заряженная до высокого уровня, сохраняет высокий уровень во время операции считывания быстрого испытания и указывает, что ячейка памяти, проходящая проверку, является нормальной. Если имеется ошибка при считывании данных, запомненных в ячейке, сигнал высокого уровня попадает на узел H, чтобы открыть МОП-транзистор М8, так что линия индикации дефекта TQ переходит на нижний уровень и указывает на наличие дефекта. Таким образом, когда одна из многих ячеек памяти с дефектом, или каждая ячейка с дефектом общий узел H принимает высокий уровень, как описано выше, и указывает на наличие дефекта в ОЗУ, проходящем проверку.
МОП-транзистор М7, соединенный с клеммой обнуления RESET, возвращает узел H на потенциал земли для следующей операции проверки. А именно, во время операции записи и считывания схема управления 1 предварительно определяет данные (1 или 0), хранимые в ячейке памяти, как выходы узлов А-F и выдает сигнал проверки на узлы Е и Г схемы проверки 3 для проверки нормы или дефекта в ОЗУ.
Как упомянуто выше, данное изобретение проверяет, нормальные ли данные или нет в схеме проверки 3, посредством прямой записи и считывания данных на битовых линиях без использования линий ввода-вывода 1/0. Операция записи данных в каждую из ячеек памяти, соединенных с выбранной линией слов, возможна во время одного цикла, и считывание и проверка данных, запомненных в каждой из ячеек памяти, также возможны в течение одного цикла, значительно снижая за этот счет время проверки ОЗУ.
Изобретение никоим образом не ограничивается описанным выше примером исполнения. Различные модификации описанного исполнения, так же как и другие исполнения изобретения, будут очевидны специалистам в этой области после просмотра описания изобретения. Поэтому считаем, что приложенная формула изобретения покроет любые такие модификации или исполнения, которые подпадают под истинный объем изобретения.

Claims (4)

1. Устройство для проверки памяти, содержащее усилитель считывания, ячейки памяти, блок управления, блок записи данных, причем информационные входы устройства подключены к входу блока управления, с первого по четвертый выходы которого подключены к первому, второму, третьему и четвертому входам признака состояния блока записи данных, первый выход которого подключен к информационному входу ячейки памяти, первый вход усилителя считывания является информационным входом-выходом блока записи данных и соединен с первой битовой линией устройства, входы питания и нулевого потенциала блока записи данных соединены с входами питания и нулевого потенциала устройства соответственно, вход управления ячейки памяти подключен к входу линии слов устройства, отличающееся тем, что устройство дополнительно содержит блок проверки данных, первый и второй информационные входы которого подключены к первому и второму выходам усилителя считывания соответственно, вход сброса устройства подключен к входу обнуления блока проверки данных, управляющий вход которого подключен к входу индикации дефекта устройства, выходы блока проверки данных подключены к информационным входам блока адресации столбца, управляющий вход которого подключен к входу выбора столбца устройства, выхода блока адресации столбца подключены к линии ввода-вывода устройства, пятый и шестой выходы блока управления соединены с первым и вторым соответственно входами признака состояния блока проверки данных, вторая битовая линия устройства через блок записи данных подключена к второму входу усилителя считывания.
2. Устройство по п. 1, отличающееся тем, что блок записи данных содержит четыре МОП-транзистора, причем два из них являются р МОП-транзисторами, истоки которых подключены к шине напряжения питания блока, а стоки первого и второго р-МОП-транзисторов подключены к первой и второй битовым линиям устройства соответственно, которые подключены к истокам первого и второго n - МОП-транзисторов, стоки которых подключены к шине нулевого потенциала блока, затворы первого и второго р МОП-транзисторов подключены к первому и третьему входам признака состояния блока, второй и четвертый входы признака состояния которого подключены к затворам первого и второго n МОП-транзисторов.
3. Устройство по п. 1, отличающееся тем, что блок проверки данных содержит два n МОП-транзистора, а затворы которых соединены с первым и вторым информационными входами блока соответственно, первый и второй управляющие входы блока соединены с истоками первого и второго n - МОП-транзисторов, стоки которых объединены и подключены к стоку третьего и затвору четвертого n МОП-транзисторов, сток которого подключен к шине нулевого потенциала блока и стоку третьего n МОП-транзистора, затвор которого соединен с входом обнуления блока, исток четвертого n - МОП-транзистора подключен к управляющему входу блока.
4. Способ записи данных при тестировании устройства памяти, заключающийся в том, что формируют электрический сигнал, пропорциональный разности напряжений пары битовых линий, путем выбора по крайней мере одного МОП-транзистора из множества первой группы МОП-транзисторов, над которыми осуществляют управление с помощью управляющих сигналов, которые формируют с помощью блока управления, на вход которого поступают сигналы входных данных, запись данных осуществляют в ячейку памяти при подаче соответствующего сигнала на выбранную линию слов, считывание данных из ячейки памяти осуществляют, используя усилитель считывания, отличающийся тем, что на каждую битовую линию подают либо потенциал питающего напряжения, либо потенциал земли и осуществляют прямую запись данных в ячейку памяти, после чего осуществляют считывание данных из ячейки памяти, в блоке управления фиксируют входные данные, под действием управляющих сигналов сравнивают считанные данные с зафиксированными в блоке управления с помощью по крайней мере одного МОП-транзистора второй группы, с помощью МОП-транзистора по результатам сравнения формируют суждение о наличии или отсутствии ошибки.
SU904830256A 1989-06-10 1990-06-08 Способ записи данных при тестировании устройства памяти и устройство для проверки памяти RU2084972C1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019890008002A KR920001080B1 (ko) 1989-06-10 1989-06-10 메모리소자의 데이타 기록 방법 및 테스트 회로
KR89-8002 1989-06-10

Publications (1)

Publication Number Publication Date
RU2084972C1 true RU2084972C1 (ru) 1997-07-20

Family

ID=19286971

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904830256A RU2084972C1 (ru) 1989-06-10 1990-06-08 Способ записи данных при тестировании устройства памяти и устройство для проверки памяти

Country Status (10)

Country Link
JP (1) JP3101953B2 (ru)
KR (1) KR920001080B1 (ru)
CN (1) CN1019243B (ru)
DE (1) DE4003132A1 (ru)
FR (1) FR2648266B1 (ru)
GB (1) GB2232496B (ru)
IT (1) IT1248750B (ru)
NL (1) NL194812C (ru)
RU (1) RU2084972C1 (ru)
SE (1) SE512452C2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2681344C1 (ru) * 2015-03-09 2019-03-06 Тосиба Мемори Корпорейшн Полупроводниковое запоминающее устройство

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05128899A (ja) * 1991-10-29 1993-05-25 Mitsubishi Electric Corp 半導体記憶装置
CN100431056C (zh) * 2002-02-26 2008-11-05 Nxp股份有限公司 非易失存储器测试结构和方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59185097A (ja) * 1983-04-04 1984-10-20 Oki Electric Ind Co Ltd 自己診断機能付メモリ装置
JPS62229599A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
EP0253161B1 (en) * 1986-06-25 1991-10-16 Nec Corporation Testing circuit for random access memory device
EP0263312A3 (en) * 1986-09-08 1989-04-26 Kabushiki Kaisha Toshiba Semiconductor memory device with a self-testing function
JPS6446300A (en) * 1987-08-17 1989-02-20 Nippon Telegraph & Telephone Semiconductor memory
JPH01113999A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 不揮発性メモリのストレステスト回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Заявка Японии N 60-47666, кл. G 11 C 11/34, 1985. Заявка Японии N 60 - 34200, кл. G 11 C 29/00, 1988. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2681344C1 (ru) * 2015-03-09 2019-03-06 Тосиба Мемори Корпорейшн Полупроводниковое запоминающее устройство

Also Published As

Publication number Publication date
KR920001080B1 (ko) 1992-02-01
NL194812B (nl) 2002-11-01
NL194812C (nl) 2003-03-04
SE9002030L (sv) 1990-12-11
GB2232496A (en) 1990-12-12
SE9002030D0 (sv) 1990-06-06
JP3101953B2 (ja) 2000-10-23
SE512452C2 (sv) 2000-03-20
IT9020566A0 (ru) 1990-06-07
DE4003132C2 (ru) 1992-06-04
DE4003132A1 (de) 1990-12-20
IT1248750B (it) 1995-01-27
GB9002396D0 (en) 1990-04-04
FR2648266B1 (fr) 1993-12-24
GB2232496B (en) 1993-06-02
CN1019243B (zh) 1992-11-25
CN1048463A (zh) 1991-01-09
FR2648266A1 (fr) 1990-12-14
JPH0312100A (ja) 1991-01-21
NL9000261A (nl) 1991-01-02
IT9020566A1 (it) 1991-12-07
KR910001779A (ko) 1991-01-31

Similar Documents

Publication Publication Date Title
US7136316B2 (en) Method and apparatus for data compression in memory devices
US5457696A (en) Semiconductor memory having internal test circuit
US4654849A (en) High speed concurrent testing of dynamic read/write memory array
JP3076606B2 (ja) 半導体記憶装置およびその検査方法
US5377152A (en) Semiconductor memory and screening test method thereof
US4868823A (en) High speed concurrent testing of dynamic read/write memory array
US4866676A (en) Testing arrangement for a DRAM with redundancy
US5436911A (en) Semiconductor memory device comprising a test circuit and a method of operation thereof
US5140553A (en) Flash writing circuit for writing test data in dynamic random access memory (dram) devices
EP0920032A2 (en) Ferroelectric random access memory device having short-lived cell detector available for life test for ferroelectric capacitor and method for testing ferroelectric memory cells
US6421797B1 (en) Integrated circuit memory devices and methods for generating multiple parallel bit memory test results per clock cycle
KR100249641B1 (ko) 집적 회로 테스트에서 번인 시간을 단축시키고 초기 고장을 유도하는 방법
US4670878A (en) Column shift circuitry for high speed testing of semiconductor memory devices
US5088063A (en) Semiconductor memory device having on-chip test circuit
RU2084972C1 (ru) Способ записи данных при тестировании устройства памяти и устройство для проверки памяти
KR19980013923A (ko) 반도체 메모리장치의 스트레스 전압 인가장치
JPH02137185A (ja) ダイナミック型半導体記憶装置およびそのテスト方法
US5371710A (en) Semiconductor memory device having test mode
JPH0589700A (ja) 高速並列テストの機構
JPH03120483A (ja) 半導体メモリ装置のテスト方法
KR20040014155A (ko) 메모리 셀로부터의 데이터의 판독 또는 기록의 테스트,또는 센스 앰프 성능의 테스트에 필요한 시간을 단축한반도체 기억 장치
US20020040989A1 (en) Semiconductor storage device and method of testing the same
KR100399450B1 (ko) 반도체메모리장치의검사방법
US5197031A (en) Method for writing data in testing memory device and circuit for testing memory device
KR0145217B1 (ko) 더미 셀 어레이를 구비하는 반도체 메모리장치

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20090609

REG Reference to a code of a succession state

Ref country code: RU

Ref legal event code: MM4A

Effective date: 20090609