KR19980013923A - 반도체 메모리장치의 스트레스 전압 인가장치 - Google Patents

Abstract

본 발명은 여분의 트랜지스터(Transistor)로서 워드라인(Word Line)의 인에이블(Enable)과 디세이블(Disable)을 제어함으로써 최소의 핀(Pin)수로 다양한 모드(Mode)의 테스트(Test)를 실시할 수 있는 스트레스전압(Stress Voltage) 인가장치에 관한 것이며, 본 발명의 목적은 최소한의 핀을 이용하여 레이아웃 면적의 손실없이 메모리 셀에 스트레스전압을 인가하여 위크 비트를 스크린할 수 있는 스트레스전압 인가장치 및 그 인가방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 셀들과, 상기 메모리 셀에 데이타를 기입 또는 독출하는 동작을 제어하기 위한 메모리 셀 트랜지스터들과, 상기 메모리 셀들의 게이트에 각기 접속된 다수개의 워드라인들과, 상기 비트라인과 상보비트라인을 센싱 증폭하여 디벨롭하기 위한 다수의 비트라인 센스앰프들과, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 등화트랜지스터들을 구비하는 반도체 메모리 장치의 스트레스전압 인가장치는 상기 등화트랜지스터들의 일측에 접속된 패드와, 상기 게이트 신호들을 조합하여 웨이퍼 번인모드와 노말모드에 대한 제어신호를 출력하는 논리회로를 구비하여 웨이퍼상태에서 워드라인들중 짝수번째 워드라인과 홀수번째 워드라인을 번갈아 가며 상기 게이트신호를 통해 인에이블하고 상기 패드를 통해 스트레스전압을 상기 메모리 셀에 인가하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 스트레스전압 인가장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 여분의 트랜지스터(Transistor)로서 워드라인(Word Line)의 인에이블(Enable)과 디세이블(Disable)을 제어함으로써 최소의 핀(Pin)수로 다양한 모드(Mode)의 테스트(Test)를 실시할 수 있는 스트레스전압(Stress Voltage) 인가장치에 관한 것이다.

최근, 반도체 메모리 장치에 대한 전반적인 기술의 발전으로 인하여 회로의 디자인 룰(Design Rule)등이 점점 작아지게 되었고, 작은 면적 내에 더 많은 메모리 쎌(Memory Cell)들을 배치하게 되었다. 이러한 디자인 룰의 축소로 인해, 상기 모든 메모리 쎌이 올바른 동작을 수행하는 최고 양질의 다이(Prime Good Die)의 비율이 적어지게 되었고, 이에 리던던시 쎌(Redundancy Cell)을 준비하여 페일(Fail)된 메모리 쎌과 대치하는 방법을 사용하고 있다. 상기 최고 양질의 다이 또는 치유가능한 양질의 다이(Repairable Good Die)는 여러가지 테스트를 거쳐 하나의 완성된 패키지(Package)로 만들어지는데, 이때, 웨이퍼(Wafer)상태에서 양질의 다이(Good Die)가 테스트된 후 불량 다이(Bad Die)가 되는 경우가 종종 발생하게 된다. 이러한 패키지를 분석하여보면 주로 발생되는 페일의 원인이 워드라인과 워드라인, 비트라인(Bit Line)과 비트라인, 비트라인쌍(Bit Line Pair)과 비트라인쌍, 쎌과 쎌간에 단락(Short) 또는 마이크로 브리지(Micro Bridge)등으로 인한 페일이 주종을 이루고 있다.

전술한 패키지 단계 이후에 양질의 셀이 불량 셀(Bad Cell)로 판명되는 것을 미리 스크린하기 위한 방법이 연구되고 있는데, 그 중의 하나가 웨이퍼 번인(Wafer Burn-in)으로써, 이 웨이퍼 번인은 모든 워드라인을 동시에 인에이블 또는 디세이블함으로써 패키지 번인에 비해 짧은 시간에 메모리 셀에 스트레스를 가해 위크 비트(Weak Bit)를 스크린(Screen)하는 방법이 사용되어지고 있다.

그러나, 웨이퍼상에서 테스트를 수행하기 위해서는 테스트전에 미리 메모리 셀에 백그라운드 라이트(Background Write)를 수행해야하므로 모든 핀(Pin)이 필요하게되어 일정 시간내에 많은 양의 다이(Die)를 테스트하지 못하게 된다.

도 1은 종래 기술에 따라 메모리 쎌을 테스트하기 위해 구성된 스트레스 전압 인가장치의 구성도이다.

도 1을 참조하면, 메모리 셀 어레이내에 구비되는 메모리 쎌들 (106)(110)은 워드라인 WL1WLn과 비트라인쌍 BLm,이 교차하는 곳에 각각 게이트(Gate)와 드레인(Drain)이 접속된 트랜지스터 T1과, 상기 트랜지스터 T1의 소오스에 접속된 캐패시터 C1를 가진다. 또한 상기 캐패시터 C1의 타단에는 플레이트 전압(Plate Voltage)가 인가된다. 그리고 상기 메모리 셀들을 구동하기 위한 회로는 비트라인쌍 BLm과사이에 위치하고, 상기 메모리 쎌들(106)(110)로 부터 독출(Read)된 데이타 또는 외부에서 상기 메모리 쎌들에 기입(Write)하기 위한 데이타를 센싱하기 위한 피형 센스앰프(104) 및 엔형 센스앰프(105)와, 전술한 센싱동작후 비트라인 BLm과 상보비트라인을 프리차아지(Precharge) 하기위한 등화 트랜지스터(Equalize Transistor, 103)를 구비하고 있다. 이때, 상기 비트라인 BLm과 상보비트라인을 프리차아지 하기위한 트랜지스터(103)와, 상기 비트라인쌍 BLm,의 전압레벨(Voltage Level)을 프리차아지 하기 위한 프리차아지 전압 VBL 즉 외부전원전압의 절반정도의 전압레벨로 설정하기 위한 트랜지스터들(101,102)의 게이트에 인가되는 신호(Gate Signal)로써 등화제어신호 PEQ가 사용되며, 상기 신호 PEQ가 인에이블되면 상기 비트라인쌍 BLm,에 제공되는 프리차아지 전압 VBL에 의하여 상기 비트라인 BLm 및 상보비트라인 BLmB는 상기 프리차아지 전압 VBL의 레벨로 프리차아지하게 된다.

또한, 각 워드라인 WL의 일측에는 트랜지스터들(111)∼(115)을 구비하여, 상기 각 트랜지스터들(111)∼(115)의 게이트와 소오스에는 외부 패드(Extra Pad)에 인가되는 스트레스전압 Vstress와 게이트 신호 Vg가 입력됨에 의해 동시에 전 워드라인 WL을 선택한다.

전술한 구조에서 자주 발생하는 페일로서는 쎌과 쎌, 워드라인과 워드라인, 비트라인과 비트라인간의 쇼트 브리지(Short Bridge)이다. 종래 기술에 따른 구성방법에서는 테스트 전에 메모리 쎌에 데이타 1 또는 데이타 0을 백그라운드 기입하기 위하여 모든 핀을 사용하여야 하므로 일정한 시간내에 많은 양의 다이를 웨이퍼 번인 테스트를 통하여 수행하는데는 제약이 따르게 된다. 이러한 제약을 해결하기 위해 제안된 기술이 도 2에 도시되어 있다.

도 2는 종래의 기술에 따라 메모리 셀들을 테스트하기 위해 구성된 스트레스전압 인가장치를 나타낸 도면이다.

도 2의 구성을 살펴보면, 도 1에서 설명된 회로와 동일한데, 다른점은 상기 워드라인 WL들의 일측에 접속된 상기 트랜지스터들(111)∼(115)의 소오스들은 각기 다른 라인들 L1L4에 접속되며, 이 라인들 L1L4을 통해 게이트신호 PWBE0PWBE4가 유기된다. 또한 상기 트랜지스터들(111)∼(115)의 게이트는 신호 WLC에 접속된다.

도 2에서의 메모리 셀에 백그라운드 데이타 1을 인가하는 방법은 하이레벨의 신호 WLC를 인가하여 전 워드라인들 WL의 일측에 연결되어 있는 트랜지스터들(111)∼(115)을 모두 인에이블시키고 등화제어신호 PEQ는 계속 로우레벨을 유지하게 한다. 상기 게이트 신호 PWBE0, PWBE3는 하이레벨로 상기 게이트 신호 PWBE1, PWBE2는 로우레벨로 인가함으로써 상기 트랜지스터들(111)∼(115)과 연결된 전 워드라인들 WL을 하이레벨과 로우레벨로 각기 차아지시킨다. 이어서 등화제어신호 PEQ를 인에이블시켜서 비트라인쌍 BLm,에 연결된 등화트랜지스터들(101,102)을 통하여 전압 VBL에 하이레벨의 바이어스를 인가함으로써 메모리 셀들(106,109,110)에 데이타 1이 기입되도록 한후 피형 센스앰프(104)와 엔형 센스앰프(105)를 구동시켜 비트라인 BLm이 하이레벨이 되고 상보비트라인이 로우레벨이 되게 하여 비트라인 BLm에 연결되어 있는 메모리 셀에 대하여 셀 스트레스를 수행하게 되며, 아울러 이렇게 함으로써 비트라인쌍 BLm,간의 전압 레벨이 큰 차이를 보이게 되어 바트라인쌍 BLm,간에 존재할 수 있는 단락 브리지등을 발견할 수 있으며, PWBE1PWBE4의 여러가지 조합에 의하여 종래의 방식에서 수행할 수 없었던 다양한 패턴의 테스트를 적은 수의 핀으로 가능하게 된다.

하지만, 도 2에 도시된 회로도에서도 5개의 더미 패드가 요구되며, 4개의 부가적인 라인 L1L4이 필요하게 되는등 레이아웃의 면적에 있어 크나큰 손실이 아닐수 없다. 특히 스플릿(Splited) 워드라인 구동방식에서는 칩 사이즈의 증가가 커서 네트 다이(Net Die)의 감소를 초래하게 된다.

따라서, 발명의 목적은 최소한의 핀을 이용하여 레이아웃 면적의 손실없이 메모리 셀에 스트레스전압을 인가하여 위크 비트를 스크린할 수 있는 스트레스전압 인가장치 및 그 인가방법을 제공함에 있다.

본 발명의 다른 목적은 일정한 시간내에 많은 양의 다이를 테스트할 수 있을 뿐만아니라 다양한 모드의 테스트를 실시할 수 있는 스트레스전압 인가장치 및 그 인가방법을 제공함에 있다.

도 1은 종래 기술의 제1실시예에 따라 메모리 셀에 스트레스전압을 인가하기 위한 회로도.

도 2는 종래 기술의 제2실시예에 따라 메모리 셀에 스트레스전압을 인가하기 위한 회로도.

도 3a,3b,3c는 본 발명의 실시예에 따라 메모리 셀에 백그라운드 기입을 실시하기 위해 요구되는 제어신호들을 나타낸 회로 블록도.

도 4는 본 발명의 제1실시예에 따라 구성된 워드라인 드라이버의 구체회로도.

도 5는 본 발명의 제2실시예에 따라 구성된 웨이퍼 번-인 제어신호를 제공하기 위한 논리회로도.

도 6은 본 발명의 제3실시예에 따라 등화신호를 제공하기 위한 등화신호 발생기의 구체회로도.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

본 발명에 대하여 설명하기 전에 우선, 메모리 셀 관점에서 어떠한 테스트 패턴이 가장 효과적으로 위크 비트(Week Bit)를 스크린할 수 있는지를 알아야 하며, 지금까지 알려진 바로는 인접 메모리 쎌의 데이타가 전부 반대인 로우 스트라이프 패턴(Row Stripe Pattern)이 가장 효과적으로 위크 비트를 스크린할 수 있다. 따라서, 본 발명에서는 어드레스 핀없이 메모리 셀에 로우 스트라이프 패턴을 기입하기 위하여 상기 프리차아지전압 VBL을 통해 메모리 셀에 데이타를 기입하는 방법을 실시예로 하여 기술할 것이다.

도 3a∼도 3c는 본 발명의 실시예에 따라 메모리 셀에 백그라운드 기입을 실시하기 위해 요구되는 제어신호들을 나타낸 회로 블록도이다.

도 3a,3b,3c을 참조하여 동작을 살펴보면, 홀수게이트신호 PWBE-O에 VPP가 인가되면, 홀수번째 워드라인들 WL1, WL3, WL5 ,...이 인에이블되고 등화제어신호 PEQ에 VPP가 전달되어 VBL 패드를 통하여 데이타 1을 선택된 메모리 셀에 기입하게 된다. 이후 짝수게이트신호 PWBE-E에 VPP를 인가하면 짝수번째 워드라인 WL이 인에이블되고 등화제어신호 PEQ에 VPP가 전달되어 VBL 패드를 통하여 데이타 0을 선택된 메모리 셀에 기입하게 된다. 그러면, 전체 메모리 셀에 로우 스트라이프 패턴이 기입되어 메모리 셀을 효과적으로 스크린하게 된다. 이러한 동작은 도 3A와 도 3B에 나타낸 바와 같이 홀수번째와 짝수번째 워드라인 WL을 번갈아 가며 반복적으로 인에이블하여 상기 메모리 셀에 충분히 스트레스를 가한 후 단락 브리지를 스크린하기 위해 리프레쉬(Refresh)동작을 수행시킨다.

전술한 바와 같이 어드레스 핀의 사용없이 메모리 셀에 로우 스트라이프 패턴을 기입하기 위해서는 더미 패드를 통해 유입되는 상기 게이트신호들 PWBE-E, PWBE-O이외에 이 신호들 PWBE-E, PWBE-O의 조합에 의한 신호들 PWBE-M, PWBE-C, PWBE-P이 요구되는데, 그것은 도 5에 도시되어 있다. 그리고 메모리 셀에 스트레스전압을 가하기 위해서는 워드라인과 비트라인을 제어하여야 하며 이를 위해 워드라인 드라이버와 등화신호 발생기와 비트라인 전압 VBL을 제공하기 위한 비트라인전압 발생기등이 요구된다. 따라서, 상기 PWBE-E, PWBE-O중 하나만이 선택되면 PWBE-M이 인에이블되고 짝수번째 혹은 홀수번째 워드라인이 인에이블되어 워드라인을 스트레스하게 되며, 비트라인 프리차아지를 제어하여 메모리 셀의 스폴리 브리지(Spoly Bridge)와 유전체 결함(Dielectric defect)를 스트레스하게 된다. 스트레스동작시 비트라인 전압 VBL 레벨의 하락(Drop)없이 메모리 셀에 전달하기 위해 프리차아지를 제어하는 등화제어신호 PEQ를 VPP-Vtn(엔모오스 트랜지스터의 문턱전압(Threshold))까지 승압하게 된다.

도 4는 본 발명의 실시예에 따라 구성된 워드라인 드라이버의 구체회로도이다.

도 4를 참조하여 구성을 살펴보면, 노말(Normal) 모드에서 워드라인을 그라운드레벨로 유지시키는 역할을 하는 엔모오스 트랜지스터(403)을 이용하여 워드라인 WL에 스트레스전압을 인가하게 된다. 도면중 신호 NWEi는 로우 디코딩신호이며, 신호 PXi는 부스팅된 로우 디코딩신호이고, 신호는 상기 신호 PXI의 반전된 신호이다.

도 5를 참조하면, 상기 두 신호 PWBE-E, PWBE-O를 입력으로 하는 배타적 논리합(501)을 통해 출력되는 신호 PWBE-M은 웨이퍼 번-인시 워드라인 드라이버와 등화제어신호 발생기 및 비트라인전압 발생기를 제어하기 위한 신호이고, 상기 두 신호 PWBE-E, PWBE-O를 입력으로 하는 앤드게이트(502)을 통해 출력되는 신호 PWBE-C는 웨이퍼 번-인시 CBR 논리를 제어하기 위한 신호이고, 상기 두 신호 PWBE-E, PWBE-O를 입력으로 하는 노아게이트(503)을 통해 출력되는 신호 PWBE-P는 웨이퍼 번-인시 컬럼 어드레스 스트로우브신호를 입력으로 하는 버퍼와 기타 DC 회로를 제어하기 위한 신호이다.

도 6은 본 발명의 다른 실시예에 따라 구성된 등화제어신호 발생기의 구체회로도이다.

신호 PWBE-M의 레벨이 하이레벨일때, 즉 VPP를 등화제어신호 PEQ로써 제공하기 위한 회로도이다.

상기한 바와 같이 본 발명에 따르면, 최소한의 핀을 이용하여 레이아웃 면적의 손실없이 메모리 셀에 스트레스전압을 인가하여 위크 비트를 스크린할 수 있는 이점을 가진다. 또한 본 발명은 일정한 시간내에 많은 양의 다이를 테스트할 수 있을 뿐만아니라 다양한 모드의 테스트를 실시할 수 있는 이점을 가진다.

Claims (7)

1. 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 셀들과, 상기 메모리 셀에 데이타를 기입 또는 독출하는 동작을 제어하기 위한 메모리 셀 트랜지스터들과, 상기 메모리 셀들의 게이트에 각기 접속된 다수개의 워드라인들과, 상기 비트라인과 상보비트라인을 센싱 증폭하여 디벨롭하기 위한 다수의 비트라인 센스앰프들과, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 등화트랜지스터들을 구비하는 반도체 메모리 장치의 스트레스전압 인가장치에 있어서:

   상기 등화트랜지스터들의 일측에 접속된 패드와, 상기 게이트 신호들을 조합하여 웨이퍼 번인모드와 노말모드에 대한 제어신호를 출력하는 논리회로를 구비하여 웨이퍼상태에서 워드라인들중 짝수번째 워드라인과 홀수번째 워드라인을 번갈아 가며 상기 게이트신호를 통해 인에이블하고 상기 패드를 통해 스트레스전압을 상기 메모리 셀에 인가하는 것을 특징으로 하는 반도체 메모리 장치의 스트레스전압 인가장치.
2. 제1항에 있어서, 상기 스트레스전압인가시 상기 등화트랜지스터의 게이트로 인가되는 신호는 전원전압과 프로그램전압사이의 전압값을 가지는 신호임을 특징으로 하는 반도체 메모리 장치의 스트레스전압 인가장치.
3. 제1항에 있어서, 상기 게이트신호들은 상기 홀수번째 워드라인을 인에이블하기위한 홀수게이트신호와 상기 짝수번째 워드라인을 인에이블하기 위한 짝수게이트신호로 나뉘어짐을 특징으로 하는 반도체 메모리 장치의 스트레스전압 인가장치.
4. 제3항에 있어서, 상기 논리회로는 상기 홀수게이트신호와 상기 짝수게이트신호를 각기 두 입력으로 하여 상기 웨이퍼 번인 테스트시 요구되는 각종 제어신호들을 출력하는 배타적 논리합과 앤드게이트 및 노아게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 스트레스전압 인가장치.
5. 제1항에 있어서, 상기 스트레스전압은 전원전압의 1.4배에서 2배의 값을 가지는 전압임을 특징으로 하는 반도체 메모리 장치의 스트레스전압 인가장치.
6. 제1항에 있어서, 상기 메모리 셀들중 상기 홀수번째 워드라인에 접속된 메모리 셀들에는 하이레벨의 데이타가 차아지되고, 상기 짝수번째 워드라인에 접속된 메모리 셀들에는 로우레벨의 데이타가 차아지되는 것을 특징으로 하는 반도체 메모리 장치의 스트레스전압 인가장치.
7. 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 셀들과, 상기 메모리 셀들의 게이트에 각기 접속된 다수개의 워드라인들과, 상기 비트라인과 상보비트라인을 센싱 증폭하여 디벨롭하기 위한 다수의 비트라인 센스앰프들과, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 등화트랜지스터들과, 상기 등화트랜지스터의 일측에 접속된 패드를 통해 비트라인레벨을 제어하는 게이트신호을 구비하는 반도체 메모리 장치의 웨이퍼 상태에서의 스트레스전압 인가방법에 있어서:

   상기 워드라인들중 짝수번째 워드라인과 홀수번째 워드라인을 번갈아 가며 상기 게이트신호를 통해 서로 상보되는 데이타를 차아지하는 과정과,

   상기 게이트신호를 통하여 스트레스전압을 상기 메모리 셀에 인가하는 과정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 스트레스전압 인가장치.