KR0157292B1 - 비트라인에 스트레스전압을 인가하는 웨이퍼번인 테스트방법 - Google Patents

비트라인에 스트레스전압을 인가하는 웨이퍼번인 테스트방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 : 본 발명은 비트라인에 스트레스전압을 인가하여 웨이퍼번인 테스트 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 : 반도체 메모리장치의 집적화가 가속화됨에 따라 메모리장치의 불량에서 비트라인쌍의 결함에 따른 불량률이 늘어나고 있으며, 이는 워드라인에 테스트전압을 인가하는 것만으로는 부족하다.
메모리셀의 액세스동작시 선택된 비트라인쌍의 디벨로프(develop)되고, 상기 디벨로프된 비트라인쌍에 인가되는 전압에 의해 인접하는 비트라인쌍의 영향을 받아 오동작을 수행할 개연성이 있게 된다.
이러한 비트라인쌍의 불량여부를 검색하여 수율을 높이는 것이 본 발명의 과제이다.
3. 발명의 해결방법의 요지 : 다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리셀과, 비트라인쌍사이에 접속되고 프리차아지상태에서 비트라인쌍을 프리차아지 및 등화시키는 프리차아지 및 등화회로와, 액티브상태에서 선택된 메모리셀과 접속된 비트라인쌍의 전압을 디벨로프하는 비트라인 센스앰프를 구비하는 반도체 메모리장치의 웨이퍼번인 테스트방법에 있어서, 제어신호를 출력하는 소정의 제1패드와, 상기 제1패드에서 출력되는 제어신호에 응답하여 소정의 제1테스트전압을 출력하는 제2패드를 구비하며, 소정의 테스트동작시 상기 제2패드에서 소정의 테스트전압을 상기 비트라인쌍으로 인가하여 비트라인쌍의 불량 및 비트라인쌍간의 영향을 검증함을 특징으로 하는 반도체 메모리장치의 웨이퍼번인 테스트방법을 제공 함으로써 상기 비트라인쌍의 불량여부를 테스트하게 된다.
4. 발명의 중요한 용도 : 수율이 향상죈 반도체 메모리장치.

Description

비트라인에 스트레스전압을 인가하는 웨이퍼번인 테스트방법.
제1도는 비트라인에 스트레스전압을 인가하여 테스트하는 본 발명의 일실시예에 따른 반도체 메모리장치를 보여주는 도면.
제2도는 비트라인에 스트레스전압을 인가하여 테스트하는 본 발명의 다른 실시예에 따른 반도체 메모리장치를 보여주는 단면.
본 발명은 반도체 메모리장치의 웨이퍼 번인 테스트에 관한 것으로, 특히 비트라인에 스트레스전압을 인가하여 웨이퍼번인 테스트방법에 관한 것이다.
반도체 메모리장치의 공정 및 회로설계상의 비약적인 발전에 힘입어 반도체 메모리장치의 집적화는 가속화되고 있다.
이에 따라 집적화된 소자들의 불량여부를 알아보기 위한 테스트동작은 반도체 메모리장치의 완성을 위한 필수적인 과정이 되고 있다.
통상적인 반도체 메모리장치에서 대부분의 결합은 싱글비트불량이고, 상기 싱글비트불량은 워드라인에 고전압레벨의 테스트전압을 인가하므로써 발견가능하다.
상기 발견된 결함 메모리셀은 리던던트 메모리셀로 대체하여 사용하면 결함없는 메모리장치로 동작하게 된다.
반도체 메모리장치 특히, 디램에서 리드동작은 다음과 같이 수행된다.
즉, 소정의 워드라인이 활성화되어 소정의 메모리셀이 선택되면, 상기 메모리셀에 지정된 데이타가 지닌 전하와 비트라인에 발생되는 기생캐패시터에 저장된 전하간에는 차아지셰어링동작이 수행된다.
상기 차아지셰어링동작으로 인하여 한쌍의 비트라인간에는 소정의 전위차가 발생되는데, 이러한 전위차는 미세하다.
상기 미세한 전위차는 상기 비트라인쌍사이에 접속된 비트라인 센스앰프가 동작되므로써 디벨로프(develop)된다.
그후 컬럼선택게이트들로 컬럼선택신호가 전달되면 상기 디벨로프된 비트라인쌍의 신호는 입출력라인쌍과 소정의 출력관련회로들 및 출력패스를 통하여 칩외부로 전송된다.
라이트동작시에는 상술한 리드동작의 경우와 반대의 과정을 거쳐 칩외부에서 입력되는 데이터가 소정의 메모리셀에 저장된다. 이와 같은 과정을 거쳐 한비트의 데이터를 액세스하는 동작을 수행하게 된다.
상술한 것과 같이 집적화의 가속화에 따라 메모리장치의 불량에서 비트라인쌍의 결함에 따른 불량률이 늘어나고 있으며, 이는 워드라인에 테스트전압을 인가하는 것만으로는 부족하다. 메모리셀의 액세스동작시 선택된 비트라인쌍은 디벨로프(develop)되고, 상기 디벨로프된 비트라인쌍에 인가되는 전압에 의해 인접하는 비트라인쌍이 영향을 받아 오동작을 수행할 개연성이 있게 된다.
따라서 본 발명의 목적은 비트라인을 이용한 웨이퍼번인 테스트를 실시하는 반도체 메모리장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리셀과, 비트라인쌍사이에 접속되고 프리차아지상태에서 비트라인쌍을 프리차아지 및 등화시키는 프리차아지 및 등화회로와, 액티브상태에서 선택된 메모리셀과 접속된 비트라인쌍의 전압을 디벨로프하는 비트라인 센스앰프를 구비하는 본 발명에 따른 반도체 메모리장치는, 제어신호를 출력하는 소정의 제1패드와,
상기 제1패드에서 출력되는 제어신호에 응답하여 소정의 제1테스트전압을 출력하는 제2패드를 구비하며, 소정의 테스트동작시 상기 제2패드에서 소정의 테스트전압을 상기 비트라인쌍으로 인가하여 비트라인쌍의 불량 및 비트라인쌍간의 영향을 검증함을 특징으로 한다.
제1도는 비트라인에 스트레스전압을 인가하여 테스트하는 본 발명의 일실시예에 따른 반도체 메모리장치를 보여주는 도면이다.
제1도에서 메모리셀과 51과 센스앰프 50사이의 비트라인쌍사이에는 등화 및 프리차아지회로 1-3가 접속된다.
또, 상기 메모리셀 51과 센스앰프 50사이의 비트라인쌍상에는 분리게이트들 4, 5이 각각 접속된다.
메모리셀 52과 센스앰프 50사이의 비트라인쌍상에는 분리게이트들 9, 10이 각각 접속된다.
트랜지스터들 1-3의 게이트들에는 등화신호 PEQBL이 접속된다.
트랜지스터들 1, 2는 비트라인쌍 BL1,사이에 채널들이 직렬접속되고, 상기 트랜지스터들 1, 2사이의 접속점은 프리차아지전압을 공급하는 소정의 제2패드 100과 접속된다.
트랜지스터 3은 비트라인쌍 BL1, BL1사이에 채널이 직렬접속된다. 트랜지스터들6-8의 게이트들에는 등화신호 PRQBR이 접속된다.
트랜지스터들 6, 7는 비트라인쌍 BL11,사이에 채널들이 직렬접속되고, 상기 트랜지스터들 6, 7사이의 접속점은 프리차아지전압을 공급하는 소정의 제2패드 100과 접속된다.
트랜지스터 8은 비트라인쌍 BL11,사이에 채널이 직렬접속된다. 상기 제2패드 100의 출력단은 상기 제2패드 100의 출력을 제어하는 소정의 제1패드 105의 출력단과 접속된다. 제1도에는 상기 메모리셀과 51과 센스앰프 50사이의 회로들 및 메모리셀 52와 센스앰프 50사이의 회로들이 연속적으로 배치된 구성이다.
본 실시예에서 메모리장치는 인접하는 메모리블럭에서 비트라인쌍이 하나의 센스앰프를 공유하여 사용하는 공유센스엠프구조이다. 예를 들어 메모리블럭 MAL과 메모리블럭 MAR을 구성하는 메모리셀 41과 메모리셀 42는 센스앰프 40을 공유하여 사용한다.
노멀모드동작에 대해서는 당분야에 널리 알려져 있고 상기에서 개략적으로 설명한 바 있다.
테스트모드에서, 상기 제1패드 105에서는 제어신호 VBLE가 출력된다.
또, 상기 제2패드 100에서는 테스트전압이 출력된다. 상기 테스트전압은 외부전원전압레벨 혹은 전지전압레벨이다.
상기 제2패드 100에서 출력되는 테스트전압은 비트라인쌍사이에 접속된 프리차아지 트랜지스터들을 통하여 모든 비트라인쌍에 인가된다.
이에 따라 비트라인쌍은 테스트전압레벨로 충전되고 이러한 텍스트전압의 충전에 따른 비트라인쌍의 불량여부와 비트라인쌍 상호간의 영향여부를 검증하게 된다.
만약 비트라인쌍이 불량에 따라 누설전류가 생기거나, 비트라인쌍의 전압레벨에 의해 인접한 비트라인쌍이 영향을 받게 될 때 상기 비트라인쌍의 전압레벨은 상기 테스트전압으로 충전되지 않는다.
이러한 비트라인쌍의 전압레벨을 감지하므로써 불량한 비트라인쌍을 발견하거나, 인접한 비트라인쌍의 전압에 영향을 받는 비트라인쌍을 발견할시 리던던트 컬럼으로 대체하여 사용하면 이상없는 반도체 메모리장치가 된다.
이상과 같은 테스트를 실시하므로써 집적화에 따라 발생되는 비트라인쌍의 이상유무 및 비트라인쌍 상호간의 영향정도를 파악하여 반도체 메모리장치의 불량을 검증하게 된다.
이에 따라 불량이 발생된 비트라인쌍은 리던던트 컬럼으로 대체하여 사용하면 반도체 메모리장치의 수율을 높일 수 있게 된다.
제2도는 비트라인에 스트레스전압을 인가하여 테스트하는 본 발명의 다른 실시예에 따른 반도체 메모리장치를 보여주는 단면이다.
제2도에서 소정의 제3패드 110가 더 구비되고 상기 제2패드 및 제3패드 100, 110의 출력단이 기수번째 비트라인쌍 및 서수번째 비트라인쌍과 접속된 점을 제외하면 제1도의 구성과 동일하다.
상기 제2도에서 제2패드에는 외부전원전압레벨을 테스트전압으로 출력하고, 제3패드에는 접지전압레벨을 테스트전압으로 출력하게 된다.
이러한 동작 다음으로 상기 제2패드와 제3패드에는 반대로 전지전압레벨과 외부전원전압을 테스트전압으로 출력하게 된다.
이렇게 하여 상기 제2패드와 제3패드에 서로 다른 전압레벨을 인가하므로써 비트라인쌍 상호간의 영향을 다양하게 체크할 수 있게 된다.

Claims (7)

  1. 다수의 워드라인과 다수의 비트라인쌍사이에 접속된 복수개의 메모리 셀과, 비트라인쌍사이에 접속되고 프리차아지상태에서 비트라인쌍을 프리차아지 및 등화시키는 프리차아지 및 등화회로와, 액티브상태에서 선택된 메모리셀과 접속된 비트라인쌍의 전압을 디벨로프하는 비트라인 센스앰프를 구비하는 반도체 메모리장치의 웨이퍼번인 테스트방법에 있어서, 제어신호를 출력하는 소정의 제1패드와, 상기 제1패드에서 출력되는 제어신호에 응답하여 소정의 제1테스트 전압을 출력하는 제2패드를 구비하며, 소정의 테스트동작시 상기 제2패드에서 소정의 테스트전압을 상기 비트라인쌍으로 인가하여 비트라인쌍의 불량 및 비트라인쌍간의 영향을 검증함을 특징으로 하는 반도체 메모리장치의 웨이퍼번인 테스트방법.
  2. 제1항에 있어서, 상기 제1패드가 상기 제1테스트전압의 출력을 제어하는 인에이블패드임을 특징으로 하는 반도체 메모리장치의 웨이퍼번인 테스트방법.
  3. 제1항에 있어서, 상기 제1테스트전압이 외부전원전압레벨 및 접지전압레벨임을 특징으로 하는 반도체 메모리 장치의 웨이퍼번인 테스트방법.
  4. 제1항에 있어서, 상기 반도체 메모리장치가 상기 제1패드에서 출력되는 제어신호에 응답하여 소정의 제2테스트 전압을 출력하는 제3패드를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 및 제2 테스트전압이 각각 외부전원저압레벨 및 접지전압레벨임을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제1 및 제 2테스트전압이 각각 접지전압레벨 및 외부전원전압레벨임을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 또는 제4항에 있어서, 상기 제2패드 및 제3패드가 기수번째 비트라인쌍 및 서수번째 비트라인쌍에 교차접속됨을 특징으로 하는 반도체 메모리장치의 웨이퍼번인 테스트방법.
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