KR970030584A - 반도체 기억장치 - Google Patents
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Abstract
센스앰프(2)에는 입출력회로(7)이 접속되고, 센스앰프(2) 사이에서 입력데이타의 수수(授受, 주고받음)를 실행하고, 입출력회로(7)에는 어드레스 스크램블회로(address scramble circuit)(8)이 접속되어 있고, 또 입출력회로(7)은 데이타 입출력단자(DIO)에 접속되어 외부와의 데이타의 수수를 실행하고, 어드레스 스크램블회로(8)은 데이타 입출력단자(DIO)에서 인가되는 입력데이타(INTDQ)를 받아 이를 메모리어레이(1)의 셀 배치에 맞는 라이트데이타(WD)로 변환하는 회로로서, 어드레스 키회로(9)에서 출력되는 번인모드신호(BIT) 및 로우어드레스버퍼(6)에서 출력되는 로우어드레스 퍼스트신호(row address first signal)(RAF)를 받아 동작한다. 상기와 같은 구성에 의해, 번인테스트(burn-in test)에 있어서도 단순한 데이타의 입력만으로 내부회로에 소정의 어드레스를 부가할 수 있는 반도체 기억장치를 제공함과 동시에 번인모드로 들어가 있는지 들어가 있지 않은지의 검증이 외부에서 가능한 반도체 기억장치를 제공할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은 본 발명에 관한 반도체 기억장치의 실시예 1의 구성을 설명하는 블럭도.
Claims (10)
- 반도체 기억장치에 있어서, 상기 반도체 기억장치는 입력데이타의 전위와 동일한제1전위의 제1신호를 제1비트선에 인가함과 동시에 상기 입력데이타의 전위와는 반전된 제2전위의 제2신호를 제2비트선에 인가하는 입력수단, 우수번 및 기수번중의 어느 한쪽의 워드선인 제1종의 워드선과 상기 제l비트선과의 교차부에 마련된 제1메모리셀 및 상기 제1종과는 반대의 제2종의 워드선과 상기 제2비트선과의 교차부에 마련된 제2메모리셀을 포함하고, 상기 제1종의 워드선 및 상기 제1비트선이 선택된 경우에는 상기 제1메모리셀에 상기 제1신호가 라이트되고, 상기 제2종의 워드선 및 상기 제2비트선이 선택된 경우에는 상기 제2신호가 상기 제2메모리셀에 라이트되며, 상기 반도체장치는, 번인테스트시에 활성상태로 되는 번인모드신호를 출력하는 번인모드신호 출력수단과 상기 입력수단의 전단에 마련되어 상기 번인모드신호를 받고, 상기 번인모드신호의 활성기간에 상기 제2종의 워드선이 선택되는 경우에는 상기 입력데이타를 자동적으로 반전시키는 입력데이타 반전수단을 더 포함하는 반도체 기억장치.
- 제1항에 있어서, 상기 입력데이타 반전수단은 상기 번인모드신호 및 소정의 로우어드레스단자에서 입력되어 상기 제2종의 워드선이 선택되는 경우에 활성상태로 되는 로우어드레스신호를 받고, 상기 번인모드신호 및 상기 로우어드레스신호가 활성상태로 된 경우에 활성상태로 되는 반전지시신호를 출력하는 반전지시수단과 상기 반전지시신호 및 상기 입력데이타를 받고 상기 반전지시신호의 활성기간에 입력되는 상기 입력데이타를 반전해서 출력하는 신호반전수단을 포함하는 반도체 기억장치.
- 제2항에 있어서, 상기 반전지시수단은 상기 번인모드신호와 로우어드레스신호를 받는 제1NAND회로와 상기 제1 NAND회로의 출력을 받고 이 출력을 반전해서 출력하는 제1인버터회로를 포함하고, 상기 신호반전수단은 상기 입력데이타를 받는 제2인버터회로, 상기 제2인버터회로에 직렬로 접속된 제3인버터회로, 상기 반전지시신호를 받는 제4인버터회로, 상기 제3 및 제4인버터회로의 출력을 받는 제1AND회로, 상기 제2인버터회로의 출력 및 상기 입력데이타를 받는 제2 AND 회로, 상기 제1 및 제2 AND회로의 출력을 받는 NOR회로, 상기 NOR회로의 출력을 반전해서 출력하는 제5인버터회로를 포함하는 반도체 기억장치.
- 제1항에 있어서, 상기 번인모드신호를 받고 상기 번인모드신호의 활성기간에 상기 제1 및 제2 메모리셀의 셀플레이트 전위를 상기 제2 전위로 전환하는 셀 플레이트 전위전환수단을 더 포함하는 반도체 기억장치.
- 제4항에 있어서, 상기 제1전위는 고전위이고, 상기 제2전위는 저전위인 반도체 기억장치.
- 제4항에 있어서, 상기 제1전위는 저전위이고, 상기 제2 전위는 고전위인 반도체 기억장치.
- 반도체 기억장치에 있어서, 번인테스트시에 소정의 타이밍에서 인가되는 컬럼어드레스 스트로브신호, 로우어드레스 스트로브신호, 라이트인에이블신호, 여러개의 어드레스단자에서 입력되는 여러개의 어드레스신호 및 상기 여러개의 어드레스단자와는 별도의 특정 어드레스단자에 인가되는 통상의 고전위신호의 레벨보다 높은 전원전압에 응답해서 활성상태로 되는 번인모드신호를 출력하는 번인모드신호 출력수단과 상기 특정 어드레스단자와 접지전위 사이에 마련되어 활성상태에 있는 상기 번인모드신호에 응답해서 상기 특정 어드레스단자와 접지전위사이에 누설전류를 흐르게 하는 것에 의해 상기 반도체 기억 장치가 번인 모드로 들어가 있는지 들어가 있지 않은지를 검증하는 번인모드 검증수단을 포함하는 반도체 기억장치.
- 제7항에 있어서, 상기 번인모드 검증수단은 한쪽의 전극이 상기 특정 어드레스단자에 접속됨과 동시에 자체의 제어전극에도 접속되어 다이오드접속으로 된 제1트랜지스터, 다이오드접속되어 상기 제1트랜지스터에 직렬로 접속된 여러개의 제2트랜지스터 및 상기 여러개의 제2트랜지스터의 최종단의 트랜지스터와 접지전위 사이에 개재되어 상기 번인모드신호출력수단에 제어전극이 접속된 제3트랜지스터를 포함하는 반도체 기억장치.
- 제8항에 있어서, 상기 여러개의 제2트랜지스터는 각각의 한쪽의 전극과 다른쪽의 전극 사이에 병렬로 마련되고, 소정의 조건하에서 상기 한쪽의 전극과 다른쪽의 전극을 단락 접속하는 단락수단을 더 포함하는 반도체 기억장치.
- 제7항에 있어서, 상기 번인모드신호 출력수단은 상기 통상의 고전위신호의 레벨보다 높은 전원전압이 인가되고 있는지 인가되고 있지 않은지를 검출하고, 상기 통상의 고전위신호의 레벨보다 높은 전원전압이 인가되고 있는 경우에 활성상태로 되는 전압검출신호를 출력하는 전원전압 검출수단, 상기 라이트 인에이블신호 및 상기 컬럼어드레스 스트로브신호가 하강한 후에 상기 로우어드레스 스트로브신호가 하강한 경우에 활성상태로 되는 WCBR검출신호를 출력하는 WCBR검출수단, 상기 여러개의 어드레스신호, 상기 전압검출신호 및 WCBR검출신호의 조합에 의해서 번인모드신호를 활성상태 또는 비활성상태로 설정하는 모드선택수단을 포함하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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