KR930022384A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR930022384A
KR930022384A KR1019930006104A KR930006104A KR930022384A KR 930022384 A KR930022384 A KR 930022384A KR 1019930006104 A KR1019930006104 A KR 1019930006104A KR 930006104 A KR930006104 A KR 930006104A KR 930022384 A KR930022384 A KR 930022384A
Authority
KR
South Korea
Prior art keywords
control signal
generating
normal operation
circuit means
memory cell
Prior art date
Application number
KR1019930006104A
Other languages
English (en)
Other versions
KR970007103B1 (ko
Inventor
마사끼 오기하라
Original Assignee
사또오 후미오
가부시기가이샤 도시바
오카모토 세이시
도시바 마이크로 일렉트로닉스 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사또오 후미오, 가부시기가이샤 도시바, 오카모토 세이시, 도시바 마이크로 일렉트로닉스 가부시기가이샤 filed Critical 사또오 후미오
Publication of KR930022384A publication Critical patent/KR930022384A/ko
Application granted granted Critical
Publication of KR970007103B1 publication Critical patent/KR970007103B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명의 목적은 번인 시험의 신뢰성을 향상시키는 동시에 번인 시험 기간을 대폭으로 단축하는 것이다. 오어회로(17)에는 번인 시험의 동작 모드를 설정하는 제어 신호BI가 공급되는 동시에, 어드레스 신호(Ai)가 공급되고, 번인 시험시에 있어서는 오어회로(17)에서 출력되는 제어 신호(BI)에 의해 로 디코터(11), 센스 앰프(12), 컬럼 디코더(13)가 어드레스 신호에 의해 제어되지 않게 된다. 따라서, 복수의 워드선(WL)을 동시에 액세스할 수 있기 때문에 메모리셀의 트랜스퍼 트랜지스터에 전압 스트레스가 인가되는 빈도를 높일 수 있다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예를 나타낸 구성도.
제2도는 본 발명의 제2의 실시예를 나타낸 구성도.

Claims (16)

  1. 복수의 메모리셀을 포함하는 메모리셀 어레이(10)와, 이 메모리셀 어레이의 워드선(WL)을 선택하는 디코드 수단(12,13)과, 번인 시험시에 번인 시험을 나타내는 제어 신호에 따라 상기 디코드 수단을 제어하여, 통상 동작시보다 많은 워드선을 선택시키는 회로 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 복수의 메모리셀을 포함하는 복수의 메모리셀 어레이(10)와, 이들 메모리셀 어레이의 워드선을 선택하는 디코드 수단(12,13)과, 번인 시험시에 번인 시험을 나타내는 제어신호(BI)에 따라, 상기 디코드 수단을 제어하여, 통상 동작시보다 많은 메모리셀 어레이를 선택시키는 회로수단을 구비한 것을 특징으레 하는 반도체 기억장치.
  3. 복수의 메모리셀을 포함하는 메모리셀 어레이(10)와, 이 메모리셀 어레이의 워드선(WL)을 선출한는 디코드수단(12,13)과, 번인 시험시에 번인 시험을 나타내는 제어 신호(BI)에 따라, 상기 디코드 수단을 제어하여, 메모리셀 어레이중의 복수의 워드선을 선택시키는 회로 수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 디코드 수단은 하나의 센스 앰프(S/A)에 접속되는 비트선쌍(BL0,BL1,BL2,BL3)중 한 쪽의 비트선에 접속된 메모리셀만을 선택하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 회로 수단은 상기 메모리셀 어레이를 제어하는 복수의 입력 신호가 공급되고, 이들 신호가 통상 동작과는 다른 시퀸스일 경우 상기 제어 신호를 생성하는 생성 수단(21)을 갖는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 회로 수단은 전원이 공급되고, 이 전원의 전압이 통상 동작시의 전압과 다를 경우, 상기 제어 신호를 생성하는 생성 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 회로 수단은 전원이 공급되고, 이 전원의 전압이 통상 동작시의 전압과 다를 경우, 제1의 제어 신호를 생성하는 제1의 생성수단(22)과, 상기 메모리셀 어레이를 제어하는 복수의 입력 신호가 공급되고, 이들의 신호가 통상 동작과는 다른 시퀸스일 경우, 상기 제2의 제어 신호를 생성하는 제2의 생성 수단(21)과, 이들 제1, 제2의 생성 수단에서 상기 제1, 제2의 제어 신호가 출력되었을 경우, 상기 제어 신호를 출력하는 제3의 생성수단(23)을 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제어 수단을 외부에서 끌어들이기 위한 단자(25,27)를 갖는 것을 특징으로 하는 반도체 기억 장치.
  9. 제2항에 있어서, 상기 회로 수단은 상기 메모리셀 어레이를 제어하는 복수의 입력 신호가 공급되고, 이들 신호가 통상 동작과는 다른 시퀸스일 경우, 상기 제어 신호를 생성하는 생성 수단(21)을 갖는 것을 특징으로 하는 반도체 기억 장치.
  10. 제2항에 있어서, 상기 회로 수단은 전원이 공급되고, 이 전원의 전압이 통상 동작시의 전압과 다를 경우, 상기 제어 신호를 생성하는 생성 수단(22)을 갖는 것을 특징으로 하는 반도체 기억 장치.
  11. 제2항에 있어서, 상기 회로 수단은 전원이 공급되고, 이 전원의 전압이 통상 동작시의 전압과 다를 경우, 제1의 제어 신호를 생성하는 제1의 생성 수단(22)과, 상기 메모리셀 어레이를 제어하는 복수의 입력 신호가 공급되고, 이들 신호가 통상 동작과는 다른 시퀸스일 경우, 상기 제2의 제어 신호를 생성하는 제2의 생성 수단(21)과, 이들 제1, 제2의 생성 수단에서 상기 제1, 제2의 제어 신호가 출력되었을 경우, 상기 제어 신호를 출력하는 제3의 생성수단(23)을 갖는 것을 특징으로 하는 반도체 기억 장치.
  12. 제2항에 있어서, 상기 회로 수단은 상기 제어 신호를 외부에서 끌어들이기 위한 단자(25,27)를 갖는 것을 특징으로 하는 반도체 기억 장치.
  13. 제3항에 있어서, 상기 회로 수단은 상기 메모리셀 어레이를 제어하는 복수의 입력 신호가 공급되고, 이들 신호가 통상 동작과는 다른 시퀸스일 경우, 상기 제어 신호를 생성하는 생성 수단(21)을 갖는 것을 특징으로 하는 반도체 기억 장치.
  14. 제3항에 있어서, 상기 회로 수단은 전원이 공급되고, 이 전원의 전압이 통상 동작시의 전압과 다를 경우, 상기 제어 신호를 생성하는 생성수단(22)을 갖는 것을 특징으로 하는 반도체 기억 장치.
  15. 제3항에 있어서, 상기 회로 수단은 전원이 공급되어 이 전원의 전압이 통상 동작시의 전압과 다를 경우,제1의 제어 신호를 생성하는 제1의 생성 수단(22)과, 상기 메모리셀 어레일를 제어하는 복수의 입력 신호가 공급되고, 이들 신호가 통상 동작과는 다른 시퀸스일 경우 상기 제2의 제어 신호를 생성하는 제2의 생성수단(21)과, 이들 제1, 제2의 생성수단에서 상기 제1, 제2의 제어 신호가 출력되었을 경우, 상기 제어 신호를 출력하는 제3의 생성 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  16. 제3항에 있어서, 상기 회로 수단은 상기 제어 신호를 외부에서 끌어들이기 위한 단자(25,27)를 갖는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930006104A 1992-04-16 1993-04-13 반도체 기억 장치 KR970007103B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4096339A JP2557594B2 (ja) 1992-04-16 1992-04-16 半導体記憶装置
JP92-096339 1992-04-16

Publications (2)

Publication Number Publication Date
KR930022384A true KR930022384A (ko) 1993-11-24
KR970007103B1 KR970007103B1 (ko) 1997-05-02

Family

ID=14162262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930006104A KR970007103B1 (ko) 1992-04-16 1993-04-13 반도체 기억 장치

Country Status (4)

Country Link
US (1) US5371710A (ko)
EP (1) EP0566153A3 (ko)
JP (1) JP2557594B2 (ko)
KR (1) KR970007103B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970010658B1 (ko) * 1993-11-26 1997-06-30 삼성전자 주식회사 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법
KR100214466B1 (ko) * 1995-12-26 1999-08-02 구본준 반도체 메모리의 셀프 번인회로
US5883844A (en) * 1997-05-23 1999-03-16 Stmicroelectronics, Inc. Method of stress testing integrated circuit having memory and integrated circuit having stress tester for memory thereof
US6079037A (en) * 1997-08-20 2000-06-20 Micron Technology, Inc. Method and apparatus for detecting intercell defects in a memory device
KR100308120B1 (ko) * 1998-11-26 2001-10-20 김영환 스테이틱번-인테스트회로를구비한반도체메모리장치
JP2001067898A (ja) 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
US6453258B1 (en) 1999-12-17 2002-09-17 International Business Machines Corporation Optimized burn-in for fixed time dynamic logic circuitry
CN1509475B (zh) * 2002-01-11 2010-05-26 索尼公司 存储设备、运动矢量检测器、和运动补偿预测编码器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3176810D1 (en) * 1980-12-23 1988-08-18 Fujitsu Ltd Electrically programmable non-volatile semiconductor memory device
JPS59107493A (ja) * 1982-12-09 1984-06-21 Ricoh Co Ltd テスト回路付きｅｐｒｏｍメモリ装置
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
US5157629A (en) * 1985-11-22 1992-10-20 Hitachi, Ltd. Selective application of voltages for testing storage cells in semiconductor memory arrangements
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JPS6366798A (ja) * 1986-09-08 1988-03-25 Toshiba Corp 半導体記憶装置
JPS6386200A (ja) * 1986-09-30 1988-04-16 Toshiba Corp 半導体記憶装置
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory
JP2904276B2 (ja) * 1987-02-24 1999-06-14 沖電気工業株式会社 半導体集積回路装置
JPH01113999A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 不揮発性メモリのストレステスト回路
JP2901152B2 (ja) * 1987-11-02 1999-06-07 三菱電機株式会社 半導体メモリ装置
FR2623652A1 (fr) * 1987-11-20 1989-05-26 Philips Nv Unite de memoire statique a plusieurs modes de test et ordinateur muni de telles unites
US4969124A (en) * 1989-03-07 1990-11-06 National Semiconductor Corporation Method for vertical fuse testing
JPH0387000A (ja) * 1989-08-30 1991-04-11 Mitsubishi Electric Corp 半導体記憶装置
US5072138A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
JPH04225182A (ja) * 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US5371710A (en) 1994-12-06
JPH0628893A (ja) 1994-02-04
EP0566153A3 (en) 1994-09-07
EP0566153A2 (en) 1993-10-20
JP2557594B2 (ja) 1996-11-27
KR970007103B1 (ko) 1997-05-02

Similar Documents

Publication Publication Date Title
KR920013456A (ko) 반도체 기억장치
KR920013449A (ko) 개선된 기록 구동기를 가지는 판독/기록 메모리
KR920006982A (ko) 전력-온 리세트 제어 방식의 래치형 행 라인 리피터를 구비한 반도체 메모리
KR920006978A (ko) 순차 래치형 행 라인 리피터를 가진 반도체 메모리
KR920006980A (ko) 메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리
KR940004654A (ko) 다이나믹 메모리 장치
KR950020740A (ko) 불휘발성 반도체 메모리장치
KR920013457A (ko) 반도체 기억장치
KR960005900B1 (ko) 반도체 다이내믹 랜덤 억세스 메모리 디바이스
KR100286913B1 (ko) 번인 테스트 기능을 갖는 반도체 메모리 장치
KR910001744A (ko) 반도체 기억장치
KR960009093A (ko) 반도체 장치
KR930022384A (ko) 반도체 기억 장치
KR920013454A (ko) 반도체 기억장치
KR940007888A (ko) 반도체 기억장치
KR920013440A (ko) 열 디코드에 의한 비트 라인 등화 기능을 구비한 반도체 메모리
KR19980058194A (ko) 페이지 카피 모드를 갖는 디램
KR970030584A (ko) 반도체 기억장치
JP2511910B2 (ja) 半導体記憶装置
US5561639A (en) Semiconductor memory device with high speed detect function
KR950010084A (ko) 반도체 메모리 장치
US4896299A (en) Static semiconductor memory device having function of resetting stored data
US4758991A (en) Rewritable semiconductor memory device having a decoding inhibit function
KR100333536B1 (ko) 센스앰프를이용하여테스트를수행하는메모리소자
KR100253354B1 (ko) 반도체 메모리의 동작 검사장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080725

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee