KR920006982A - 전력-온 리세트 제어 방식의 래치형 행 라인 리피터를 구비한 반도체 메모리 - Google Patents

전력-온 리세트 제어 방식의 래치형 행 라인 리피터를 구비한 반도체 메모리 Download PDF

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Abstract

내용 없음

Description

전력-온 리세트 제어방식의 래치형 행 라인 리피터를 구비한 반도체메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따라 구성된 메모리의 블럭 회로도,
제2도는 제1도에 도시된 메모리 내의 행 라인과 그의 래치형 리피터(latched repeater)를 함께 개략적으로 나타낸 회로도.

Claims (19)

  1. 행렬로 배열된 복수의 메모리 셀과; 행 어드레스 값에 따라 하나의 행 라인에 전압을 공급하여 메모리 셀의 한 행을 선택하기 위한 행 디코더와; 전원 단자에 접속됨과 아울러 상기한 전원 단자의 전압이 한계 레벨 미만의 크기를 갖는 것에 응답하여 제1논리 상태를 제공하는 반면에 상기한 전원 단자의 전압이 한계 레벨 이상의 크기를 갖는 것에 응답하여 제2논리 상태를 제공하는 출력을 구비한 전력-온 리세트 회로와; 상기한 전력-은 리세트 회로의 출력이 상기한 제1논리 상태로 되는 것에 응답하여 상기한 행 라인의 전압 공급을 중지시키는 회로로 구성됨을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기한 메모리 셀들은 제1 및 제2서브-어레이로 그룹화되어 있고; 각각 그의 입력에서 상기한 행 레코더로부터 하나의 행 라인을 수취하여, 그의 출력에서 상기한 제1서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제1국부 행 라인을 제공하는 복수의 제1행 라인 리피터들과; 각각 그의 입력에서 제1국부행 라인을 수취하여 그의 출력에서 상기한 제2서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제2국부 행라인을 제공하는 복수의 제2행 라인 리피터들과; 열 어드레스 값의 일부분에 의해 하나의 서브-어레이를 선택하며, 상기한 복수의 제1행 라인 리피터에 접속되는 제1리세트 라인과 상기한 복수의 제2행라인 리피터에 접속되는 제2리세트 라인을 구비하되 상기한 제1및 제2리세트 라인은 각각 제 1및 제2서브-어레이가 선택되지 않은 것을제1논리 상태로써 표시하도록 되어 있는 열 디코더로 구성됨을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기한 메모리 셀들은 제1및 제2서브-어레이로 그룹화되어 있고; 상기한 전압 공급 중지회로는, 각각 그의 입력에서 상기한 행 디코더로부터 하나의 행 라인을 수취하여 그의 출력에서 상기한 제1서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제1국부 행 라인을 제공하는 복수의 제1행 라인 리티퍼들과; 각각 그의 입력에서 제1국부 행 라인을 수취하여 그의 출력에서 상기한 제2서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제2국부 행 라인을 제공하는 복수의 제2행 라인 리피터들로 구성되며; 상기한 제1및 제2행 라인 리피터들은 상기한 전력-온 리세트 회로의 출력에 결합되어, 상기한 전력-온 리세트 회로의 출력이 그의 제1논리 상태로 되는 것에 응답하여 상기한 제1 및 제2국부 행 라인의 전압 공급이 중지되며; 상기한 전압 공급 중지회로는 또한, 열 어드레스 값의 일부분에 의해 하나의 서브-어레이를 선택하며, 상기한 복수의 제1행 라인 리피터에 접속되는 제1리세트 라인과 상기한 복수의 제2행라인 리피터에 접속되는 제2리세트 라인을 구비하되 상기한제1및 제2리세트 라인은 각각 제1및 제2서브-어레이가 선택되지 않은 것을 제1논리 상태로써 표시하도록 되어 있는 열디코더를 부가적으로, 포함함을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기의 리세트 라인이 관련 서브-어레이의 비선택된 것을 표시하는 것에 응답하여, 행 디코더에 의해 선택된 행과 관련한 행 라인 리피터가 그 출력에 있는 국부 행 라인의 전압 공급을 중지하도록 된 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 제2국부 행 라인이 선택 행에 대하여 전압 공급을 받은 이후에 상기한 열 디코더가 비선택 서브-어레이와 관련된 리세트 라인을 구동하도록 된 것을 특징으로 하는 반도체 메모리.
  6. 제4항에 있어서, 상기 반도체 메모리는, 하나의 선택 라인을 구동하는 출력을 가진 타이밍 제어 회로를 부가적으로 포함하는 한편, 상기한 선택 라인이 제1논리 레벨로 되는 것에 응답하여 상기한 각각의 행라인 리피터는 그의 입력으로부터 차단되며, 제2국부 행 라인이 선택 행에 대하여 전압 공급을 받은 이후에 상기한 타이밍 제어회로가 상기한 선택라인을 상기한 제1논리 레벨로 구동하도록 된 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기한 각각의 행 라인 리피터는, 그의 소스-드레인 통로의 일측이 행 라인 리피터의 입력에 접속되고, 그의 게이트가 상기한 선택 신호에 의해 제어되도록 되어 있는 하나의 통과 트랜지스와; 그의 입력이 상기한 통과 트랜지스터의 타측에 결합되고 그의 출력이 상기한 행 라인 리피터의 출력에 결합되어 있는 래치와; 그의 소스-드레인 통로가 래치의 입력과 기준 전압 마디 사이에 접속되고 그의 게이트는 행라인 리피터와 관련된 리세트 라인에 의해 제어되며, 그의 게이트에 접속된 리세트 라인이 제1논리 상태에 있을 때 도통되도록 되어 있는 방전 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리.
  8. 제4항에 있어서, 상기한 각각의 제1행 라인 리피트들은, 제1마디와 방전 마디 사이에 접속되는 도전 통로를 구비함과 아울러 하나의 행 라인에 결합되는 제어 단자를 구비한 제1트랜지스터와; 상기한 제1마디에 접속되는 입력을 구비함과 아울러 제1국부 행 라인을 구동하는 출력을 구비한 제1래치와; 바이어스 전압과 상기한 제1마디사이에 접속되는 도전통로를 구비하며, 상기한 리세트 신호를 수신하기 위한 제어 단자를 구비하고, 상기한 리세트 신호의 제1논리 레벨에 응답하여 도통되며, 상기한 바이어스 전압 레벨은, 상기한 제1래치의 입력에 인가될 때 상기한 제1국부 행 라인이 그 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제1의 비선택 트랜지스터와; 상기한 방전 마디를 기준 전압에 접속시키며, 상기한 기준 전압의 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제1국부 행 라인이 그 관련 메모리 셀의 선택을 동작구동시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제1접속 수단으로 구성되며; 상기한 각각의 제2행 라인 리피터들은, 제2마디의 제2방전 마디 사이에 접속되는 도전 통로를 구비함과 아울러 제1국부 행 라인에 결합되는 제어단자를 구비한 제2트랜지스터와; 상기한 제2마디에 접속되는 입력을 구비함과 아울러 제2국부 행 라인을 구동하는 출력을 구비한 제2래치와; 바이어스 전압과 상기한 제2마디 사이에 접속되는 도전 통로를 구비하며, 상기한 제2리세트 라인에 결합되는 제어 단자를 구비하고, 상기한 제2리세트 라인의 제1논리 레벨에 응답하여 도통되며, 상기한 바이어스 전압 레벨은 상기한 제2래치의 입력에 인가될 때 상기한 제2국부 행 라인이 그 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제2의 비선택 트랜지스터와; 상기한 제2방전 마디를 기준 전압에 접속시키며, 상기한 기준 전압의 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제2국부 행 라인이 그 관련 메모리 셀의 선택을 동작구동시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제2접속 수단으로 구성됨을 특징으로 하는 반도체 메모리.
  9. 제4항에 있어서, 상기한 메모리 셀들은 제1, 제2, 제3 및 제4서브-어레이로 그룹화되어 있으며; 전술한 구성 요소와 더불어 각각 그의 입력에서 제2국부 행라인을 수취하여 그의 출력에서 상기한 제3서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제3국부 행 라인을 제공하는 복수의 제3행 라인 리피터들과; 각각 그의 입력에서 제3국부 행 라인을 수취하여, 그의 출력에서 상기한 제4서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 복수의 제4국부 행 라인 리피터들을 부가적으로 구성되는 한편, 상기한 열 디코더는 상기한 복수의 제3행 라인 리피터에 접속되는 제3리세트 라인과 상기한 복수의 제4행 라인 리피터에 접속되는 제4리세트 라인을 구비하되 상기한 제3및 제4서브-어레이가 선택되지 않은 것을 제1논리 상태로써 표시하도록 된 것을 특징으로 하는 반도체 메모리.
  10. 제1항에 있어서, 상기한 메모리 셀들은 등속도 호출 메모리 셀인 것을 특징으로 하는 반도체 메모리.
  11. 제4항에 있어서, 선택 행내의 메모리 셀들은 각각 그의 국부 행 라인에 공급이 이루어진 것에 응답하여 비트라인에 접속되는 한편, 비트 라인 상의 데이터 상태를 감지 및 래치시키는 감지 증폭기를 부가적으로 포함함을 특징으로 하는 반도체 메모리.
  12. 제10항에 있어서, 상기한 감지 증폭기가 비트 라인상의 데이터 상태를 래치하는 것에 응답하여 선택 어레이와 관련된 리세트 라인이 그의 제1논리 레벨로 구동됨을 특징으로 하는 반도체 메모리.
  13. 행렬로 배열된 메모리 셀의 어레이를 구비하며 하나의 행 라인에 의해 메모리 셀의 한 행을 선택할 수 있게 한 메모리 집적 회로의 제어 방법으로서, 전원 단자의 전압이 한계 범위 이상의 크기를 갖는지의 여부를 검출하는단계와; 전원 단자의 전압이 한계 범위 미만의 크기를 갖는 것으로 검출되는 것에 응답하여 상기한 메모리 어레이 내부의 모든 행 라인의 전압공급을 중지하는 단계와; 전원 단자의 전압이 한계 범위 이상의 크기를 갖는 것으로 검출되는 것에 응답하여 행 어드레스 신호의 값에 대응하는 행 라인에 전압을 공급하는 단계로 구성됨을 특징으로 하는 메모리 집적 회로의 제어 방법.
  14. 제13항에 있어서, 상기한 메모리 셀들은 제1및 제2서브-어레이로 그룹화되어 있는 한편, 각각의 행 라인은 상기한 제1및 제2서브-어레이에 각각 대응하는 제1및 제2부분으로 구성됨을 특징으로 하는 메모리 집적회로의 제어 방법.
  15. 제14항에 있어서, 상기 제어 방법은, 열 어드레스 신호의 일부분을 디코딩하는 단계와; 상기한 행 라인의 전압 공급 단계 이후에 열 어드레스 신호의 디코딩 부분에 해당하지 않는 서브-어레이에 있어서 행 어드레스 신호의 값에 대응하는 행 라인의 부분에의 전압 공급을 중지시키는 단계를 부가적으로 포함함을 특징으로 하는 메모리 집적 회로의 제어방법.
  16. 제15항에 있어서, 상기 제어 방법은 상기한 전압 공급 단계 이후 열 어드레스 신호의 디코딩 부분에 해당하는 서브-어레이에 있어서, 행 어드레스 신호의 값에 대응하는 행 라인을 전압 공급 상태로 유지하는 단계를 부가적으로 포함함을 특징으로 하는 메모리 집적 회로의 제어방법.
  17. 제16항에 있어서, 상기 제어 방법은 상기한 제어 전압 공급 단계 이후, 각각의 행라인에 대하여, 제1서브-어레이와 관련된 부분으로부터 제2서브-어레이와 관련된 부분을 격리시키는 단계를 부가적으로 포함함을 특징으로 하는 메모리 집적회로의 제어방법.
  18. 제17항에 있어서, 상기 제어 방법은 상기한 전압 공급 단계 이후 상기한 격리 단계를 수행하기에 앞서서 행 라인의 각 부분에 있어서의 상태를 래치시키는 단계를 부가적으로 포함함을 특징으로 하는 메모리 집적 회로의 제어 방법.
  19. 제18항에 있어서, 상기한 행 라인의 일부분에의 전압 공급 단계는 상기한 격리 단계 이후에 열 어드레스 신호의 디코딩 부분에 해당하지 않는 서브-어레이에 있어서 행 어드레스 신호의 값에 대응하는 행 라인의 부분에 대한 래치 상태를 변경시키는 과정을 포함함을 특징으로 하는 메모리 집적 회로의 제어 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910016845A 1990-09-26 1991-09-25 전력-온 리세트 제어 방식의 래치형 행 라인 리피터를 구비한 반도체 메모리 KR920006982A (ko)

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