KR910005314A - 반도체 기억장치 - Google Patents

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KR910005314A
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아오이 죠이치
가부시키가이샤 도시바
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C16/00—Erasable programmable read-only memories
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    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체기억장치의 제1의 실시예를 나타낸 회로도.
제4도는 본 발명의 반도체기억장치의 제2의 실시예를 나타낸 회로도.

Claims (5)

  1. 복수개의 메모리셀(MC11~MCℓmxn)이 행렬상에 배열된 메모리셀 어레이와 이 메모리셀 어레이중의 메모리셀을 선택적으로 구동하는 행선(WL1)과 행선에 따라서 선택적으로 구동된 메모리셀로부터 데이터를 받는 열선(BL1), 이 열선과 전원간에 접속되는 제1의 부하트랜지스터를 가지고 상기 열선의 바이어스전위를 결정하는 제1의 바이어스수단(10)과, 더미셀(DMC)과 이 더미셀의 드레인전극과 전원간에 접속되어 상기 제1의 부하트랜지스터보다 작은 부하저항인 제2의 부하트랜지스터 가지고 상기 더미셀의 드레인 전극에 인가되는 바이어스전위를 결정하는 제2의 바이어스수단(24), 레퍼런스셀(RMC)과 이 레퍼런스셀의 드레인전극과 전원간에 접속되어 상기 제1의 부하트랜지스터를 거의 같은 부하저항인 제3의 부하트랜지스터를 가지고 상기 레퍼런스셀의 드레인전극에 인가되는 바이어스전위를 결정하는 제3의 바이어스수단(22), 이 제3의 바이어스수단의 출력인 제3의 부하트랜지스터의 출력전위가 상기 제2의 바이어스수단의 출력인 제2의 부하트랜지스터의 출력전위와 같게 되도록 상기 레퍼런스셀의 게이트전극에 인가되는 전위를 제어하는 제어수단(26), 상기 제1의 바이어스수단의 출력인 제1의 부하트랜지스터의 출력전위와 상기 제3의 바이어스수단의 출력인 제3의 부하트랜지스터의 출력전위를 비교하여 상기 선택적으로 구동된 메모리셀의 기억 데이터를 검출하는 데이터 검출수단(30)을 갖추고 있는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 제1의 바이어수단(10)은 전류통로의 일단이 상기 열선에 접속되는 제1의 트랜스퍼게이트 트랜지스터(78)와, 상기 열선의 전압에 응답하고, 상기 제1의 트랜스퍼게이트 트랜지스터의 게이트전압을 제어하는 제1의 인버터회로(INV2), 상기 제1의 트랜지스퍼게이트 트랜지스터의 전류통로의 다른단과 전원간에 접속된 제1의 부하트랜지스터(T9)를 가지고, 상기 제2의 바이어스수단(24)은 전류통로의 일단이 상기 더미셀의 드레인전극에 접속되는 제2의 트렌스퍼게이트 트랜지스터(T8)와 상기 더미셀의 드레인전압에 응답해서 상기 제2의 트랜스퍼게이트 트랜지스터의 게이트전압을 제어하는 제2의 인버터회로(INV2), 상기 제2의 트랜스퍼게이트 트랜지스터의 전류통로의 다른 단과 전원간에 접속되어 상기 제1의 부하트랜지스터보다도 부하저항이 적은 제2의 부하트랜지스터(T101)를 가지고, 상기 제3의 바이어스수단(22)은 전류통로의 일단이 상기 레퍼런스셀의 드레인 전극에 접속되는 제3의 트랜스퍼게이트 트랜지스터(T8)와 상기 레퍼렌스셀의 드레인전압에 응답해서 상기 제3의 트랜스퍼게이트 트랜지스터의 게이트전압을 제어하는 제3의 인버터회로(INV2)와 상기 제3의 트랜스퍼게이트 트랜지스터의 전류통로의 다른 단과 전원간에 접속되어 상기 제1의 부하트랜지스터의 부하저항에 거의 같은 부하저항인 제3의 부하트랜지스터(T100)를 가지고 있는 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 제2 및 제3의 인버터회로는 상기 제1의 인버터회로의 복제회로이고, 상기 제2 및 제3의 트랜스퍼게이트 트랜지스터는 상기 제1의 트랜스퍼게이트 트랜지스터의 복제 트랜지스터이고, 또 상기 더미셀 및 레퍼런스셀은 상기 메모리셀의 복제 트랜지스터인 것을 특징으로 하는 반도체기억장치.
  4. 복수개의 메모리셀(MC11~MCℓmxn)이 행렬상에 배열된 메모리셀 어레이와 이 메모리셀 어레이중의 메모리셀을 선택적으로 구동하는 행선(WL1)과 행선에 따라서 선택적으로 구동된 메모리셀로부터 데이터를 받는 열선(BL1), 이 열선과 전원간에 접속되는 제1의 부하회로를 가지고 상기 열선의 바이어스전위를 결정하는 제1의 바이어스수단(10)과, 레퍼런스셀(RMC)과 이 레퍼런스셀로부터 데이터를 받는 더미열선, 이 더미열선과 전원간에 접속되는 제2의 부하회로를 가지고 상기 레퍼런스셀의 드레인 전극에 인가되는 바이어스전위를 결정하는 제2의 바이어스수단(22), 상기 레퍼런스셀의 게이트전극에 전압을 공급하는 공급수단, 상기 제1의 바이어스수단의 출력인 메모리셀로부터의 데이터와 상기 제2의 바이어스수단의 출력인 레퍼런스셀로부터의 데이터를 비교해서 상기 메모리셀에 기억되어 있는 데이터를 검출하는 데이터 검출수단(30)을 갖추고 있는 반도체기억장치에 있어서, 상기 공급수단(20, R, C1, DDi, WDi)은 상기 제1의 부하회로보다도 부하저항이 작은 부하회로를 상기 제1의 부하회로 대신에 상기 열선에 접속한 경우에, 상기 메모리셀이 도통상태일 때의 상기 열선에 나타내는 전위의 전원전압 의존성이 상기 열선에 나타나는 전위의 전원전압 의존성에 같게 되도록 상기 레퍼런스셀의 게이트전압을 제어하는 것을 특징으로 하는 반도체기억장치.
  5. 복수개의 메모리셀(MC11~MCℓmxn)이 행렬상에 배열된 메모리셀 어레이와 이 메모리셀 어레이중의 메모리셀을 선택적으로 구동하는 행선(WL1)과 행선에 따라서 선택적으로 구동된 메모리셀로부터 데이터를 받는 열선(BL1), 이 열선과 전원간에 접속되는 제1의 부하회로를 가지고 상기 열선의 바이어스전위를 결정하는 제1의 바이어스수단(10)과, 제1의 레퍼런스셀(RMC)과 이 제1의 레퍼런스셀로부터 데이터를 받는 제1의 더미열선, 이 제1의 더미열선과 전원간에 접속되는 제2의 부하회로를 가지고 상기 제1의 레퍼런스셀의 드레인 전극에 인가되는 바이어스전위를 결정하는 제2의 바이어스수단(22), 제2의 레퍼런스셀(DMC)과 이 제2의 레퍼런스셀로부터 데이터를 받는 제2의 더미열선과 이 더미열선과 전원간에 접속되어 상기 제1의 부하회로보다도 부하저항이 작은 부하저항인 제3의 부하회로를 가지고 상기 제2의 레퍼런스셀의 드레인전극에 인가되는 바이어스전위를 결정하는 제3의 바이어스수단(24), 상기 제1의 더미열선에 나타나는 전위의 전원전압 의존성이 상기 제2의 더미열선에 나타내는 전위의 전원전압 의존성에 같게 되도록 상기 제1의 레퍼런스셀의 게이트전압을 제어하는 제어수단(26), 상기 제1의 바이어스수단의 출력인 메모리셀로부터의 데이타와 상기 제2의 바이어스수단의 출력인 제1의 레퍼런스셀로부터의 데이터를 비교하여 상기 메모리셀에 기억되어 있는 데이터를 검출하는 검출수단(30)을 갖추고 있는 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900012665A 1989-08-18 1990-08-17 반도체 기억장치 KR940008203B1 (ko)

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JP21217789A JPH0752592B2 (ja) 1989-08-18 1989-08-18 半導体記憶装置

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