KR950006869A - 반도체 기억장치 - Google Patents

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Abstract

반도체기억장치에 관한 것으로써 리드동작의 고속화와 저소비전력화를 실현하기 위해, 센스앰프로써 CMOS래치회로를 사용하면서 그 입출력과 데이터선 또는 비트선간에 스위치회로를 마련해서 센스앰프의 증폭동작의 직전 또는 직후에 스위치회로를 오프상태로 한다.
이러한 반도체 기억장치를 이용하는 것에 의해, 센스앰프의 실질적인 증폭동작에 있어서는 다수의 기억트랜지스터가 접속되는 것에 의해서 큰 기생용량을 갖는 데이터선 또는 비트선이 분리되고 센스앰프는 그 입출력의 기생용량만을 구동하면 좋으므로 고속화와 저소비전력화를 도모할 수 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도(A) 및(B)는 본 발명에 관한 반도체기억장치에 사용되는 센스앰프의 동작의 개략을 설명하기 위한 기본적 구성도.
제2도는 본 발명에 의한 일괄소거형 EEPROM의 센스앰프의 메모리어레이의 1실시예를 도시한 회로도.
제7도는 본 발명에 관한 일괄소거형 EEPROM의 1실시예를 도시한 블록도.
제8도는 상기 메모리매트와 그 주변부의 1실시예를 도시한 개략적인 회로도.

Claims (21)

  1. 각각이 그 기억정보에 다라서 제1 및 제2임계값 전압중의 1개를 취하는 다수의 기억트랜지스터, 상기 다수의 기억트랜지스터가 결합된 데이터선, 1쌍의 입력단자를 갖고, 그 한쪽의 입력단자에 소정의 전압이 인가되는 센스앰프, 및 상기 데이터선과 상기 1쌍의 입력단자중의 다른쪽의 입력단자간에 결합되고, 상기 다수의 기억트랜지스터중의 1개의 기억트랜지스터에서 기억정보가 상기 데이터선을 거쳐서 상기 센스앰프의 다른쪽의 입력단자로 공급된 후, 상기 데이터선과 상기 다른쪽의 입력단자간을 전기적으로 분리하는 스위치수단을 포함하는 반도체기억장치.
  2. 제1항에 있어서, 상기 센스앰프는 상기 1쌍의 입력단자에 결합된 1쌍의 입력단자를 갖는 플립플롭회로 및 상기 플립플롭회로에 결합되고 상기 플립플롭회로의 활성화를 제어하는 제어수단을 포함하는 반도체기억장치.
  3. 제2항에 있어서, 상기 스위치수단은 상기 플립플롭회로가 활성화되기 전에 상기 데이터선과 상기 다른쪽의 입력단자간을 전기적으로 분리하는 반도체기억장치.
  4. 제2항에 있어서, 상기 스위치수단은 상기 플립플롭회로가 활성화된 후에, 상기 데이터선과 상기 다른쪽의 입력단자간을 전기적으로 분리하는 반도체기억장치.
  5. 제1항에 있어서, 상기 센스앰프는 상기 1쌍의 입력단자에 결합된 1쌍의 입출력 단자를 갖는 플립플롭회로, 상기 플립플롭회로를 활성화시키기 위해서 상기 플립플롭회로에 제1전압을 공급하는 제어회로를 갖고, 상기 스위치수단은 게이트전극, 상기 데이터선에 결합되어 제1의 전극 및 상기 다른쪽의 입력단자에 결합되어 제2의 전극을 갖는 스위치 MISFET을 포함하고, 상기 플립플릅회로에서 상기 데이터선에 공급되는 전압에 의해 상기 기억트랜지스터의 기억정보가 변환되는 것을 방지하는 전압값을 갖는 소정의 전압이 상기 게이트전극에 공급되는 반도체기억장치.
  6. 제5항에 있어서, 상기 스위치 MISFET은 상기 기억트랜지스터의 기억정보를 변화시키는 전압이 상기 데이터선에 인가되기 전에 오프상태로 되는 반도체기억장치.
  7. 제6항에 있어서, 상기 플립플롭회로는 CMOS래치회로인 반도체기억장치.
  8. 제3항에 있어서, 상기 플립플롭회로는 CMOS래치회로인 반도체기억장치.
  9. 제4항에 있어서, 상기 플립플롭회로는 CMOS래치회로인 반도체기억장치.
  10. 매트릭스형상으로 배치되고, 각각이 그 기억정보에 따라서 제1 및 제2임계값전압중의 1개를 취하는 다수의 기억트랜지스터, 상기 매트릭스에 있어서의 각행에 각각 배치된 데이터선, 상기 매트릭스에 있어서의 각열에 각각 배치된 워드선, 각각 1쌍의 입력단자를 갖는 다수의 센스앰프 및 각각 상기 데이터선에 있어서 서로 쌍을 형성하는 데이터선쌍과 상기 센스앰프의 1쌍의 입력단자간에 결합되고, 기억트랜지스터로부터의 기억정보가 상기 데이터선쌍의 한쪽을 거쳐서 상기 센스앰프의 한쪽의 입력단자로 공급된 후, 상기 데이터선쌍과 상기 한쪽의 입력단자간을 전기적으로 분리하는 다수의 스위치수단을 포함하는 반도체기억장치.
  11. 제10항에 있어서, 상기 센스앰프의 각각은 상기 1쌍의 입력단자에 결합된 1쌍의 입력단자를 갖는 플립플롭회로를 포함하고, 상기 반도체기억장치는 상기 플립플롭회로에 결합되고, 상기 플립플롭회로의 활성화를 제어하는 제어수단을 포함하는 반도체기억장치.
  12. 제11항에 있어서, 상기 스위치수단은 상기 플립플릅회로가 활성화되기 전에 상기 데이터선과 상기 한쪽의 입력단자간을 전기적으로 분리하는 반도체기억장치.
  13. 제11항에 있어서, 상기 스위치수단은 상기 플립플롭회로가 활성화된후에, 상기 데이터선과 상기 한쪽의 입력단자간을 전기적으로 분리하는 반도체기억장치.
  14. 제10항에 있어서, 상기 센스앰프의 각각은 상기 1쌍의 입력단자에 결합된 1쌍의 입출력단자를 갖는 플립플롭회로를 포함하고, 상기 반도체기억장치는 상기 플립플롭회로를 활성화시키기 위해서 상기 플립플롭회로에 제1전압을 공급하는 제어회로를 갖고, 상기 스위치수단은 게이트전극, 상기 데이터선에 결합되고 제1의 전극 및 상기 다른쪽의 입력단자에 결합되어 제2의 전극을 갖는 스위치 MISFET을 포함하고, 상기 플립플롭회로에서 상기 데이터선에 공급되는 전압에 의해 상기 기억트랜지스터의 기억정보가 변화되는 것을 방지하는 전압값을 갖는 소정의 전압이 상기 게이트전극에 공급되는 반도체기억장치.
  15. 제10항에 있어서, 상기 매트릭스에 있어서, 서로 인접해서 배치된 데이터선에 대응한 센스앰프는 교대로 동작되는 반도체기억장치.
  16. 제10항에 있어서, 상기 매트릭스의 배치되는 상기 다수의 데이터선중, 기수번째의 데이터선에 대응한 다수의 센스앰프와 우수번째의 데이터선에 대응한 다수의 센스앰프는 교대로 동작가능하게 되는 반도체기억장치.
  17. 제10항에 있어서, 상기 데이터선의 각각과 소정의 전압간에 결합된 프리챠지용 MISFET 및 상기 프리챠지용 MISFET의 게이트에 리드용프리챠지전압과 기준전압용프리챠지전압을 선택적으로 공급하는 프리챠지전압공급수단을 또 포함하고, 상기 기준전압용프리챠지전압을 받는 프리챠지용 MISFET 및 프리챠지된 데이터선의 전압을 참조전압으로써 상기 센스앰프는 기억트랜지스터의 기억정보를 센스하는 반도체기억장치.
  18. 제10항에 있어서, 상기 기억트랜지스터의 각각은 워드선에 결합된 콘트롤게이트, 데이터선에 결합된 드레인, 플로팅게이트를 갖고, 상기 플로팅게이트의 전하의 주입/방출에 의해 임계전압값을 변화시켜서 정보를 기억시키는 반도체기억장치.
  19. 제18항에 있어서, 상기 다수의 기억트랜지스터의 각각의 드레인은 1개의 스위치 MISFET을 거쳐서 1개의 데이터선에 결합되고, 상기 다수의 기억트랜지스터의 각각의 소오스는 1개의 스위치 MISFET을 거쳐서 소정의 전압에 결합되는 반도체기억장치.
  20. 제1항에 있어서, 상기 기억트랜지스터의 각각은 워드선에 결합된 콘트롤게이트, 데이터선에 결합된 드레인, 플로팅게이트를 갖고 상기 플로팅게이트로의 전하의 주입/방출에 의해 임계값전압을 변화시켜서 정보를 기억시키는 반도체기억장치.
  21. 제20항에 있어서, 상기 기억트랜지스터의 각각의 드레인 1개의 스위치 MISFET을 거쳐서 1개의 데이터선에 결합되고 상기 다수의 기억트랜지스터의 각각의 소오스는 1개의 스위치 MISFET을 거쳐서 소정의 전압에 결합되는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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