JP2507529B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2507529B2
JP2507529B2 JP7872288A JP7872288A JP2507529B2 JP 2507529 B2 JP2507529 B2 JP 2507529B2 JP 7872288 A JP7872288 A JP 7872288A JP 7872288 A JP7872288 A JP 7872288A JP 2507529 B2 JP2507529 B2 JP 2507529B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に関し、特にデー
タの読み出し速度を向上させた不揮発性半導体記憶装置
に関する。
（従来の技術） 一般に、EPROM等の不揮発性半導体記憶装置において
は、メモリセルが接続されているビット線の電位と、ダ
ミーセルを利用して生成される基準電位とを比較し、そ
の比較結果に応じて“1"または“0"のデータを読み出す
ように構成されている。
ビット線の電位は、メモリセルに記憶されているデー
タ内容に応じて変化される。すなわち、メモリセルにデ
ータ“0"が記憶されている場合は、ビット線電位は負荷
回路によって充電された所定の高レベル電位のまま変化
されないが、データ“1"が記憶されている場合にはその
セルトランジスタによる放電によって低レベル電位に設
定される。基準電位の値は、ビット線の高レベル電位と
低レベル電位の中間に設定される。したがって、メモリ
セルに記憶されているデータ内容に応じて、ビット線電
位と基準電位との比較結果が異なり、これによってデー
タ“0"または“1"が読み出される。
しかしながら、このようなデータ読み出し方式の記憶
装置では、データ“1"を読み出す場合に、ビット線電位
をセルトランジスタによる放電のみによって高レベル電
位から基準電位よりも低い電位にまで引き落とさなけれ
ばならないため、データ読み出しに時間がかかる欠点が
ある。
そこで、データ読み出し速度を向上させるために第５
図に示すように不揮発性半導体記憶装置が考えられてい
る。この記憶装置は、文献（“Ａ Programmable 1Mb
CMOS EPROM"、ISSCC Digest of Technical Paper
s、P176〜177、1985.）に記載されているもので、中間
電位発生回路10によってビット線BLを中間電位に所定期
間プリチャージし、その後にビット線BLの電位とダミー
ビット線DBLの電位とをセンスアンプ20によって比較す
る構成である。
この場合、実際にはビット線BLとセンスアンプ20間、
およびダミービット線DBLとセンスアンプ20間にはそれ
ぞれ図示のように電位分離用のトランスファゲートトラ
ンジスタQ1およびQ2が接続されるので、センスアンプ20
では本体回路側からのセンス入力信号Sinの電位とダミ
ーセル側の基準電位Vrefとを比較することになる。
また、このEPROMでは、プリチャージ信号PCの発生の
ために、アドレス遷移検出回路（ATD）10aが用いられて
いる。つまり、ATD10aによってアドレス信号の遷移が検
出されると、遅延回路10bとナンドゲート10cによって所
定パルス幅のパルス信号を発生し、このパルス信号をプ
リチャージ信号PCとして使用する構成である。
このように、ビット線BLを中心電位に設定する構成に
すると、データ“1"を読み出す場合にその中間電位から
ビット線BLの電位を引き落とせばよいので、高レベル電
位から引き落とす構成に比べデータの読み出し速度を速
めることができる。
しかしながら、このEPPROMでは、プリチャージ信号PC
が解除された後しばらくは第６図および第７図に示され
ているようにセンス入力信号Sinにゆらぎが生じ、読み
出しデータが確定するまでに時間がかかる欠点がある。
第６図はメモリセルMCにデータ“1"が記憶されている
場合の動作波形を示すもので、本来ならばプリチャージ
信号PCが“1"から“0"レベルに切替わった時点からセン
ス入力信号Sinが下降すべきであるが、実際には図示の
ように期間T1においてセンス入力信号Sinにゆらぎが生
じ、その電位は一旦上昇した後に下降し始める。したが
って、読み出しデータが確定するのは、プリチャージ信
号PCの立下がりから期間T1だけ経過した後になる。
また、第７図に示されているように、メモリセルMCに
データ“0"が記憶されている場合でも、センス入力信号
Sinはプリチャージ信号PCの立下がりから期間T2の間で
変動する。
このようなセンス入力信号Sinのゆらぎは、ビット線B
Lを中間電位に設定したことによって生じる問題であ
る。
（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、従来で
はビット線を中間電位にプリチャージし、メモリセルの
記憶データに応じて読み出し時にその電位を上昇または
下降させる構成であるのでセンス入力信号にゆらぎが生
じてしまいデータの読み出し速度が遅れる点を改善し、
センス入力信号にゆらぎが発生しない構成にしてデータ
を高速に読み出すことができる不揮発性半導体記憶装置
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による不揮発性半導体記憶装置は、ビット線
と、プリチャージ信号により制御され、前記ビット線を
プリチャージ期間に所定電位に充電する第１のプリチャ
ージ回路と、記憶されているデータ内容に応じて前記ビ
ット線の電位を保持、または放電して低下させる不揮発
性メモリセルと、前記ビット線と第１ノード間に接続さ
れ、ゲートに所定値のバイアス電圧が印加されている第
１のトスファゲートトランジスタと、前記第１ノードと
電源電位供給端子との間にソースおよびドレインが接続
されたＰチャネル型の第１のトランジスタと、ダミービ
ット線と、前記プリチャージ信号により制御され、前記
ダミービット線をプリチャージ期間に所定電位に充電す
る第２のプリチャージ回路と、不揮発性メモリセルと同
一特性のセルトランジスタから構成され、前記ダミービ
ット線の電位を放電して低下させるダミーセルと、前記
ダミービット線と第２ノード間にソースおよびドレイン
が接続され、ゲートがそのドレインと前記第１のトラン
ジスタのゲートに接続され、前記第１のトランジスタよ
りも電流供給能力が高く設定されたＰチャネル型の第２
のトランジスタと、前記プリチャージ信号により制御さ
れ、前記プリチャージ期間に前記第１ノードの電位と前
記第２ノードの電位を平衡化する平衡化回路と、前記第
１ノードの電位と前記第２ノードの電位がそれぞれのゲ
ートに入力される一対の差動トランジスタを含み、それ
ら第１および第２ノードの電位を比較してその電位差を
増幅して出力するカレントミラー型センスアンプとを具
備することを特徴とする。
（作用） 前記構成の不揮発性半導体記憶装置は、ビット線とダ
ミービット線の電位差をカレントミラー型センスアンプ
とカレントミラー型負荷回路とによって２段増幅して読
み出すという読み出し方式のEPROMを前提としたもので
あり、このような方式のEPROMは、ラッチ型センスアン
プや、カレントミラー型負荷回路を持たない１段増幅型
のセンスアンプを使用したものに比べ、ビット線とダミ
ービット線の電位差を高速に検知および増幅して読み出
すことができるという特徴を持つ。しかし、その反面、
このような方式のEPROMでは、例えばビット線側の信号
電位が一旦低下された後に上昇すると行った電位の後戻
り現象が引き起こされてしまい、これによってデータ読
み出し速度が低下されてしまうという不具合がある。こ
のような現象は、従来では、プリチャージ期間にダミー
ビット線の電位を規定するプリンチャージ回路が設けら
れてないため、カレントミラー型負荷回路による帰還ル
ープが作用してビット線側の信号電位の値がそれ自体に
フィードバックされてしまうことなどに起因して生じる
ものであり、２段増幅してデータを読み出す方式のEPRO
M固有の問題である。本願発明では、このようなビット
線とダミービット線の電位差をカレントミラー型センス
アンプとカレントミラー型負荷回路とによって２段増幅
して読み出すという読み出し方式のEPROMにおいて、前
述したビット線側の信号電位の後戻り現象を防止するこ
とを目的とし、そのためにプリンチャージ期間にダミー
ビット線の電位をビット線と同一電位にプリチャージす
るダミービット線用プリチャージ回路を設けることによ
って信号電位（Sin）が基準電位（Vref）と同一電位に
設定された状態から読み出し動作を開始できるように
し、且つカレントミラー型負荷回路を構成する２つの負
荷トランジスタのコンダクタンスに差をつけて、そのカ
レントミラー型負荷回路を、データ読み出し速度の高速
化と、ビット線とダミービット線の電位差を生じさせる
という双方の目的達成のために共用できるようにしてい
る。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例としてEPROMの構成を示
す。このEPROMは、第５図の従来のEPROMと同様に本体回
路側のメモリセルに記憶されているデータ内容に対応す
るセンス入力信号Sinの電位と、ダミーセルを利用して
生成される基準電位Vrefとをセンスアンプ60で比較し、
その相対的な大きさの差によってメモリセルのデータ内
容を判断する構成であるが、プリチャージ期間にビット
線およびダミービット線を中間電位でなくそれぞれ所定
の高レベル電位に設定すると共にそれらを平衡化し、デ
ータ読み出し時に基準電位Vrefを下降させながらセンス
入力信号Sinと基準電位Vrefの相対的な大きさの差を比
較する構成になっている。以下にその詳細を説明する。
本体回路側には、Ｎ本のビット線BL1〜BLnとＭ本のワ
ード線WL1〜WLmとの交差位置にそれぞれ不揮発性メモリ
セルMC11〜MCmnが設けられている。これらメモリセル
は、例えば２層ゲート構造のMOSトランジスタから構成
されるものである。
ビット線BL1〜BLnには、列選択用のＮ型MOSトランジ
スタQ11〜Q1nがそれぞれ直列に挿入されている。そし
て、これらトランジスタQ11〜Q1nのゲートには、図示し
ない列デコーダから出力されるデコード信号CD1〜CDnが
それぞれ供給されている。
Ｐ型MOSトランジスタQ21およびＮ型MOSトランジスタQ
22は、ビット線BL1〜BLnに対する負荷回路を構成するも
のであり、ビット線BL1〜BLnの共通の一端すなわちノー
ドN1と電源Vcc端子間に直列接続されている。トランジ
スタQ21のゲートには、プリチャージ期間に“0"レベル
となるプリチャージ信号▲▼が供給され、トランジ
スタQ22のゲートには電源Vccよりも値の小さなバイアス
電圧VBが供給されている。
プリチャージ信号▲▼が“0"レベルとなるプリチ
ャージ期間にはトランジスタQ21はオン状態であるの
で、ビット線BL1〜BLnはプリチャージ期間にトランジス
タQ21,Q22によって充電されて所定の高レベル電位に設
定される。この値は、例えば電源電位Vccを5V、バイア
ス電圧VBを3V、トランジスタQ22のしきい値電圧Vthを1V
とすると、原理的には2V（＝VB−Vth）程度となるが、
実際には基板バイアス効果等の影響により1V程度とな
る。
ノードN1とセンスアンプ60の入力ノードN2との間に
は、電位分離用のトランスファゲートとしてＮ型MOSト
ランジスタQ23が接続されており、このトランジスタQ23
のゲートにもバイアス電圧VBが供給されている。また、
ノードN2と電源Vcc端子間には常にオン状態に制御され
るＰ型MOSトランジスタQ51が接続されており、これはノ
ードN1を充電する負荷として作用する。
一方、基準電位Vrefを生成するダミーセル側におい
て、ダミービット線DBLに、１本のビット線BLに接続さ
れるメモリセルと同数つまりｍ個のダミーセルDMC1〜DM
Cmが接続されている。これらダミーセルはメモリセルと
同様に例えば２層ゲート構造のMOSトランジスタから構
成することができる。
ダミーセルDMC1〜DMCmはそれぞれそのフローティング
ゲートに電子が注入されてない状態のトランジスタであ
って、これらトランジスタのうちDMC1〜DMCm−１の各ゲ
ートは接地電位に結合され、DMCmは電源Vcc端子に接続
されている。したがって、ダミーセルDMCmだけが常にオ
ン状態に制御され、他のダミーセルDMC1〜DMCm−１は常
にオフ状態に制御される。
ダミービット線DBLには、ゲートが電源Vcc端子に結合
され常にオン状態に制御されるＮ型MOSトランジスタQ31
が挿入されており、そのダミービット線DBLの一端つま
りノードN3にはＮ型MOSトランジスタQ32〜Q3nが接続さ
れている。これらトランジスタQ32〜Q3nは、それぞれの
ゲートが接地端子に結合されているとで常にオフ状態に
制御される。したがって、ダミービット線DBLに付加さ
れる容量は、列デコーダにより選択された１本のビット
線に付加される容量とほぼ等しくなる。
ノードN3と電源Vcc端子間には、ダミービット線DBLに
対する負荷回路としてＰ型MOSトランジスタQ41およびＮ
型MOSトランジスタQ42が直列接続されている。トランジ
スタQ41のゲートにはプリチャージ期間に“0"レベルと
なるプリチャージ信号▲▼が供給され、トランジス
タQ42のゲートには電源Vccよりも値の小さなバイアス電
圧VBが供給されている。
プリチャージ信号▲▼が“0"レベルとなるプリチ
ャージ期間にはトランジスタQ41はオン状態であるの
で、ダミービット線DBLはそのプリチャージ期間にトラ
ンジスタQ41,Q42によって充電されて所定の高レベル電
位に設定される。
ノードN3とセンスフアンプ60の他方の入力ノードN4と
の間には、電位分離用のトランスファゲートとしてＮ型
MOSトランジスタQ43が接続されており、このトランジス
タQ43のゲートにもバイアス電圧VBが供給されている。
また、ノードN4と電源Vcc端子間には常にオン状態に制
御されるＰ型MOSトランジスタQ52が接続されており、こ
れはノードN4を充電する負荷として作用する。このトラ
ンジスタQ52は、前述したノードN2を充電するためのト
ランジスタQ51よりも電流供給能力が大きく設定されて
おり、またこれらトランジスタQ51,Q52のゲートはトラ
ンジスタQ52ドレインに共通接続されている。
ノードN2とN4間にはＰ型MOSトランジスタQ53が接続さ
れており、このトランジスタQ53のゲートにはプリチャ
ージ信号PCが供給されている。したがって、ノードN2と
ノードN4の電位は、プリチャージ期間にトランジスタQ5
3によって平衡化される。
センスアンプ60はノードN2の電位をセンス入力信号Si
nとし、この信号SinとノードN4の電位つまり基準電位Vr
efとを比較し、その相対的な大きさの差に応じた出力信
号Soutを出力する。
すなわち、センスアンプ60は、例えば図示のようにＰ
型MOSトランジスタQ61,Q62、およびＮ型MOSトランジス
タQ63,Q64,Q65を含む通常の差動増幅器で構成すること
ができる。この差動増幅器の電流源として作用するトラ
ンジスタQ65のゲートには、チップイネーブル信号CEが
供給されているが、これはチップイネーブル信号がアク
ティブ状態になっている期間のみセンスアンプ60を駆動
し、他の期間ではその動作を停止して電源端子間の貫通
電流を防ぐためである。
また、プリチャージ信号▲▼の発生には、第５図
で説明したようにアドレス遷移検出回路を利用すること
が好ましい。つまり、このEPROMに、外部から供給され
るアドレス信号の変化を検知するアドレス遷移検出回路
と、この検出回路からの出力に応答して所定のパルス幅
のパルス信号を発生するパルス発生回路とを備えて、そ
のパルス信号をプリチャージ信号として使用する。この
ようにすれば、行デコーダおよび列デコーダによってア
ドレス信号のデコード動作が実行されている期間に、プ
リチャージ動作を自動的に行なうことができるので、デ
ータを読み出す時のアクセスタイムを短くすることがで
きる。
次に第２図および第３図を参照してこのEPROMのデー
タ読み出し動作を説明する。
第２図には、記憶データが“1"のメモリセルが選択さ
れた場合の動作波形が示されている。プリチャージ信号
PCが“1"レベルになるプリチャージ期間（▲▼は
“0"レベル）では、トランジスタQ53によってセンス入
力信号Sinと基準電位Vrefは平衡化されて同電位とな
る。したがって、この期間ではセンスアンプ60の出力信
号Soutは“1"レベルと“0"レベルのほぼ中間電位になっ
ている。
プリチャージ期間が終了すると、トランジスタQ21,Q2
2によるビット線の充電が停止され、またトランジスタQ
41.Q42によるダミービット線の充電が停止される。した
がって、ノードN1の電位は選択されたメモリセルによる
放電よって低下され、ノードN3の電位はダミーセルDMCm
による放電によって低下される。
ノードN1およびノードN3の各電位の低下に伴い、セン
ス入力信号Sinおよび基準電位Vrefもそれぞれ電位低下
される。この場合、前述したようにトランジスタQ51よ
りもトランジスタQ52の方がその電流供給能力が大きい
ので、基準電位Vrefの電位の下降よりもセンス入力信号
Sinの電位の下降の方が早くなる。したがって、センス
入力信号Sinと基準電位Vrefとの相対的な電位の差が、
図示のようにプリチャージ期間が終了した時点から生
じ、データ読み出しを高速に行なうことが可能になる。
また、ビット線は中間電位でなく高レベル電位にプリチ
ャージし、それをメモリセルで放電しているだけてある
ので、従来のようにその電位が一旦上昇してから低下す
ると云うセンス入力信号のSinのゆらぎは発生しなくな
る。
第３図には、記憶データが“0"のメモリセルが選択さ
れた場合の動作波形が示されている。プリチャージ信号
PCが“1"レベルのプリチャージ期間（▲▼は“0"レ
ベル）では、トランジスタQ53によってセンス入力信号S
inと基準電位Vrefは平衡化されて同電位となる。そし
て、プリチャージ期間が終了すると、トランジスタQ21,
Q22によるビット線の充電が停止され、またトランジス
タQ41,Q42によるダミービット線の充電が停止される。
選択されたメモリセルの記憶データが“0"なのでノード
N1の電位はそのまま保持され、またノードN3の電位はダ
ミーセルDMCmによる放電よって低下される。したがっ
て、センス信号Sinの変動を招くことなくセンス入力信
号Sinと基準電位Vrefとの相対的な電位の差が図示のよ
うに生じ、この場合にもデータ読み出しを高速に行なう
ことが可能になる。
第４図はこの発明を１セル２トランジスタのEPROMに
適用した場合が示されている。この場合には、対を成す
ビット線間の電位差を比較することになるので、ビット
線BL11はＮ型MOSトランジスタQ71を介してノードN1に接
続され、またビット線▲▼はＮ型MOSトランジ
スタQ72を介してノードN3に接続される。これらトラン
ジスタQ71,Q72は共にデコード信号CD1によってスイッチ
制御される。同様に、２列目のビット線BL12はＮ型MOS
トランジスタQ73を介してノードN1に、またビット線▲
▼はＮ型MOSトランジスタQ74を介してノードN3
にそれぞれ接続される。これらトランジスタQ73,Q74
は、共にデコード信号CD2によってスイッチ制御され
る。
メモリセルMC1は、図示のように各々の制御ゲートが
ワード線WL1に共通接続された２個の２層ゲート構造のM
OSトランジスタT1,T2より構成され、そのトランジスタT
1のドレインはビット線BL11に、またトランジスタT2の
ドレインはビット線▲▼に接続されている。し
たがって、トランジスタT2が第１図のダミーセルに対応
することになるので、このトランジスタのフローティン
グゲートには電子を注入せずデータ“1"を記憶した状態
にしておく。メモリセルMC2もMC1と同様の構成である。
このように１セル２トランジスタ構成にすると、ノー
ドN1に付加される容量とノードN3に付加される容量を完
全に同一にすることができるので、第１図の構成よりも
さらにその読み出し時におけるセンス入力信号Sinの電
位変化が安定しゆらぎを制御することができる。
尚、ここでは周辺回路をCMOS回路で構成した場合につ
いて説明したが、同様にしてNMOSの回路で周辺回路を構
成することも可能である。
［発明の効果］ 以上のようにこの発明によれば、センス入力信号のゆ
らぎを抑制することができ、データを高速に読み出すこ
とが可能になる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる不揮発性半導体記
憶装置を示す回路図、第２図および第３図はそれぞれ第
１図に示した不揮発性半導体記憶装置のデータ読み出し
動作を説明する波形図、第４図はこの発明の他の実施例
を説明する回路図、第５図は従来の不揮発性半導体記憶
装置を説明する回路図、第６図および第７図はそれぞれ
第５図に示した不揮発性半導体記憶装置のデータ読み出
し動作を説明する波形図である。 BL1〜BLn……ビット線、DBL……ダミービット線、MC11
〜MCmn……不揮発性メモリセル、DMC1〜DMCm……ダミー
セル、60……センスアンプ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−79492（ＪＰ，Ａ) 特開 昭60−85497（ＪＰ，Ａ) 特開 昭61−184794（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ビット線と、 プリチャージ信号により制御され、前記ビット線をプリ
    チャージ期間に所定電位に充電する第１のプリチャージ
    回路と、 記憶されているデータ内容に応じて前記ビット線の電位
    を保持、または放電して低下させる不揮発性メモリセル
    と、 前記ビット線と第１ノード間に接続され、ゲートに所定
    値のバイアス電圧が印加されている第１のトランスファ
    ゲートトランジスタと、 前記第１ノードと電源電位供給端子との間にソースおよ
    びドレインが接続されたＰチャネル型の第１のトランジ
    スタと、 ダミービット線と、 前記プリチャージ信号により制御され、前記ダミービッ
    ト線をプリチャージ期間に所定電位に充電する第２のプ
    リチャージ回路と、 不揮発性メモリセルと同一特性のセルトランジスタから
    構成され、前記ダミービット線の電位を放電して低下さ
    せるダミーセルと、 前記ダミービット線と第２ノード間にソースおよびドレ
    インが接続され、ゲートがそのドレインと前記第１のト
    ランジスタのゲートに接続され、前記第１のトランジス
    タよりも電流供給能力が高く設定されたＰチャネル型の
    第２のトランジスタと、 前記プリチャージ信号により制御され、前記プリチャー
    ジ期間に前記第１ノードの電位と前記第２ノードの電位
    を平衡化する平衡化回路と、 前記第１ノードの電位と前記第２ノードの電位がそれぞ
    れのゲートに入力される一対の差動トランジスタを含
    み、それら第１および第２ノードの電位を比較してその
    電位差を増幅して出力するカレントミラー型センスアン
    プとを具備することを特徴とする不揮発性半導体記憶装
    置。
  2. 【請求項２】外部から供給されるアドレス信号の変化を
    検知する検知回路と、この検知回路からの出力に応答し
    て所定のパルス幅のパルス信号を発生するパルス発生回
    路とを具備し、そのパルス信号が前記プリチャージ信号
    として使用され、そのパルス発生期間が前記プリチャー
    ジ期間となることを特徴とする請求項１記載の不揮発性
    半導体記憶装置。
  3. 【請求項３】前記ダミービット線は、前記ビット線に付
    加されている容量と実質的に同一値の容量が付加されて
    いることを特徴とする請求項１記載の不揮発性半導体記
    憶装置。
  4. 【請求項４】前記ビット線は複数本配設され、それらビ
    ット線にはそれぞれ列選択用トランジスタが接続されて
    おり、前記ダミービット線には、前記複数のビット線に
    接続された列選択用トランジスタと同数のダミー列選択
    用トランジスタが接続されていることを特徴とする請求
    項３記載の不揮発性半導体記憶装置。
  5. 【請求項５】前記ビット線には複数の不揮発性メモリセ
    ルが接続され、前記ダミービット線にはその不揮発性メ
    モリセルと同数のダミーセルが接続され、そのうちの１
    つのダミーセルがダミービット線の電位を低下させるこ
    とを特徴とする請求項１記載の不揮発性半導体記憶装
    置。
  6. 【請求項６】前記不揮発性メモリセルと前記ダミーセル
    の１対で１個の記憶素子を構成し、これら２個のセルの
    制御ゲートは同一のワード線に共通接続されていること
    を特徴とする請求項１記載の不揮発性半導体記憶装置。
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