KR100454145B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 장치에 관한 것으로, 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀 어레이의 각 워드라인에 접속된 다수의 더미 셀로 이루어진 더미 셀 어레이와, 상기 더미 셀 어레이의 비트라인에 소정 전압을 공급하기 위한 부하 수단과, 상기 더미 셀 어레이의 비트라인의 전위를 검출하기 위한 레벨 검출기와, 어드레스 신호에 따라 상기 더미 셀 어레이 및 상기 메모리 셀 어레이의 소정 워드라인을 선택하기 위한 로우 디코더와, 상기 어드레스 신호에 따라 상기 메모리 셀 어레이의 소정 비트라인을 선택하기 위한 컬럼 디코더와, 상기 레벨 검출기의 출력 신호에 따라 인에이블되어 상기 메모리 셀 어레이의 소정 셀의 상태 데이터와 기준 셀의 상태 데이터를 비교하기 위한 센스 증폭기를 포함하여 이루어져, 메모리 셀의 위치에 따른 로딩 및 공정 변화에 의해서도 정확한 데이터를 독출할 수 있고, 지연 시간없이 안정적으로 센스 증폭기를 인에이블시켜 소자의 동작 속도를 개선할 수 있는 플래쉬 메모리 장치가 제시된다.

Description

플래쉬 메모리 장치{Flash memory device}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 셀을 이용하여 센스 증폭기 인에이블 신호를 생성함으로써 메모리 셀의 위치에 따른 로딩 및 공정 변화에 의해서도 정확한 데이터를 독출할 수 있고, 지연 시간없이 안정적으로 센스 증폭기를 인에이블시켜 소자의 동작 속도를 개선할 수 있는 플래쉬 메모리 장치에 관한 것이다.
도 1은 일반적인 센스 증폭기 및 그 구동 회로를 포함하는 플래쉬 메모리 장치의 블럭도이고, 도 2는 메모리 셀의 독출 동작에 의한 각 출력 신호의 파형도이다.
어드레스 버퍼(11)를 통해 입력되는 어드레스 신호(ADD)는 어드레스 천이 검출 회로(12), 로우 디코더(14) 및 컬럼 디코더(15)로 입력된다. 어드레스 천이 검출 회로(12)는 어드레스 신호(ADD)의 천이를 검출하여 어드레스 천이 검출 신호(ATD)를 출력한다. 지연 회로(13)는 어드레스 천이 검출 신호(ATD)를 입력하고 설정된 시간동안 지연한 후 센스 증폭기(18)를 인에이블시키기 위한 센스 증폭기 인에이블 신호(SAEN)를 출력한다. 또한, 로우 디코더(14)는 어드레스 신호(ADD)에 따라 워드라인 신호(WL)를 출력하여 메모리 셀 어레이(16)의 소정 워드라인을 선택한다. 한편, 컬럼 디코더(15)는 비트라인 선택 신호(BLsel)를 출력하여 NMOS 트랜지스터(N11)을 구동시켜 메모리 셀 어레이(16)의 비트라인을 선택한다. 상기와 같이 로우 디코더(14) 및 컬럼 디코더(15)에 의해 하나의 셀이 선택되면 그 셀의 상태에 따른 데이터가 센스 증폭기(18)의 반전 입력 단자(-)에 입력된다. 센스 증폭기(18)는 반전 입력 단자(-)로 입력되는 메모리 셀 어레이(16)의 선택된 셀의 상태 데이터(SAIN1)와 비반전 입력 단자(+)로 입력되는 기준 셀(17)의 상태 데이터(SAIN2)를 비교하여 그 출력 데이터(SAOUT)을 결정한다. 센스 증폭기(18)의 출력 데이터(SAOUT)는 출력 버퍼(19)를 통해 외부로 출력된다(DOUT).
상기와 같이 구성되는 센스 증폭기 및 그 구동 회로를 포함하는 플래쉬 메모리 장치는 센스 증폭기를 인에이블하고 센싱된 데이터를 출력 버퍼에 출력하는 시간에 의해 액세스 시간(access time)이 변화된다. 센스 증폭기 인에이블 신호는 어드레스 천이 검출 신호를 입력하여 소정 시간 지연시키는 지연 회로에 의해 출력된다. 따라서, 시간 지연에 의해 인에이블 신호를 생성함으로써 메모리 셀의 위치에 따른 로딩(loading) 및 공정 변화에 따라 잘못된 데이터를 독출할 수 있다.
본 발명의 목적은 메모리 셀의 위치에 따른 로딩 및 공정 변화에 의해서도 정확한 데이터를 독출할 수 있는 플래쉬 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 플래쉬 메모리 셀을 이용하여 지연 시간없이 안정적으로 센스 증폭기를 인에이블시켜 소자의 동작 속도를 개선할 수 있는 플래쉬 메모리 장치를 제공하는데 있다.
도 1은 일반적인 센스 증폭기 및 그 구동 회로를 포함하는 플래쉬 메모리 장치의 블럭도.
도 2는 도 1의 메모리 셀의 독출 동작에 의한 각 출력 신호의 파형도.
도 3은 본 발명의 일 실시 예에 따른 센스 증폭기 및 그 구동 회로를 포함하는 플래쉬 메모리 장치의 블럭도.
도 4는 도 3의 메모리 셀의 독출 동작에 의한 각 출력 신호의 파형도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 어드레스 버퍼 22 : 로우 디코더
23 : 컬럼 디코더 24 : 더미 셀 어레이
25 : 메모리 셀 어레이 26 : 기준 셀
27 : 센스 증폭기 28 : 레벨 검출기
29 : 출력 버퍼
본 발명에 따른 플래쉬 메모리 장치는 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀 어레이의 각 워드라인에 접속된 다수의 더미 셀로 이루어진 더미 셀 어레이와, 상기 더미 셀 어레이의 비트라인에 소정 전압을 공급하기 위한 부하 수단과, 상기 더미 셀 어레이의 비트라인의 전위를 검출하기 위한 레벨 검출기와, 어드레스 신호에 따라 상기 더미 셀 어레이 및 상기 메모리 셀 어레이의 소정 워드라인을 선택하기 위한 로우 디코더와, 상기 어드레스 신호에 따라 상기 메모리 셀 어레이의 소정 비트라인을 선택하기 위한 컬럼 디코더와, 상기 레벨 검출기의 출력 신호에 따라 인에이블되어 상기 메모리 셀 어레이의 소정 셀의 상태 데이터와 기준 셀의 상태 데이터를 비교하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 센스 증폭기 및 그 구동 회로를 포함하는 플래쉬 메모리 장치의 블럭도이다.
어드레스 버퍼(21)를 통해 입력되는 어드레스 신호(ADD)는 로우 디코더(22) 및 컬럼 디코더(23)로 입력된다. 로우 디코더(22)는 어드레스 신호(ADD)에 따라 워드라인 신호(WL0 내지 WLn)를 출력하여 더미 셀 어레이(24) 및 메모리 셀어레이(25)의 워드라인을 선택한다. 더미 셀 어레이(24)는 메모리 셀 어레이(25)의 각 워드라인마다 하나씩 접속된 다수의 더미 셀로 이루어지며, 더미 셀은 소거 또는 프로그램 상태를 유지한다. 더미 셀 어레이(24)의 비트라인(Q21)과 전원 단자(Vcc) 사이에 풀업 로드, 예를들어 접지 전압(Vss)에 의해 턴온 상태를 유지하는 PMOS 트랜지스터(P21)가 접속된다. 그리고, 레벨 검출기(28)는 더미 셀 어레이(24)의 비트라인의 전위를 검출하고 이를 버퍼링하여 센스 증폭기(27)를 구동시키기 위한 센스 증폭기 인에이블 신호(SAEN)를 출력한다. 여기서, 레벨 검출기(28)는 더미 셀이 소거 상태일 경우 더미 셀 어레이의 비트라인(Q21)의 전위를 반전 지연시킬 수 있도록 다수의 인버터(I21 내지 I23)로 구성한다. 그리고, 레벨 검출기(28)는 더미 셀이 프로그램 상태일 경우 제 1 노드(Q21)의 전위를 지연시킬 수 있도록 구성된다. 한편, 컬럼 디코더(23)는 어드레스 신호(ADD)에 따라 비트라인 선택 신호(BLsel)를 출력하여 NMOS 트랜지스터(N21)을 구동시켜 메모리 셀 어레이(25)의 비트라인을 선택한다. 로우 디코더(22) 및 컬럼 디코더(23)에 의해 하나의 셀이 선택되면 그 셀의 상태에 따른 데이터가 센스 증폭기(27)의 반전 입력 단자(-)에 입력된다. 센스 증폭기(27)는 반전 입력 단자(-)로 입력되는 메모리 셀 어레이(25)의 선택된 셀의 상태 데이터(SAIN1)와 비반전 입력 단자(+)로 입력되는 기준 셀(26)의 상태 데이터(SAIN2)를 비교하여 그 출력 데이터(SAOUT)을 결정한다. 센스 증폭기(27)의 출력 데이터(SAOUT)는 출력 버퍼(29)를 통해 외부로 출력된다(DOUT).
상기와 같이 더미 셀 어레이(24)는 메모리 셀 어레이(25)의 가장자리에 위치하므로 메모리 셀의 로딩 및 프로세스에 따라 열악한 상태에 있다. 따라서, 더미 셀을 기준으로 센스 증폭기 인에이블 신호를 생성하면 메모리 셀의 데이터가 비트라인을 통해 전달되는 안정적인 시간을 설정할 수 있다.
상기와 같이 구성되는 본 발명에 따른 센스 증폭기 및 그 구동 회로를 포함하는 플래쉬 메모리 장치의 구동 방법을 도 4의 동작 파형도를 이용하여 설명하면 다음과 같다.
PMOS 트랜지스터(P21)를 통해 전원 전압(Vcc)이 더미 셀 어레이(24)의 비트라인(Q21)으로 공급되어 더미 셀 어레이(24)의 비트라인은 전원 전압(Vcc)의 전위, 즉 하이 상태를 유지한다. 하이 상태를 유지하는 더미 셀 어레이(24)의 비트라인 전위는 예를들어 제 1 내지 제 3 인버터(I21 내지 I23)로 이루어진 레벨 검출기(28)를 통해 로우 상태의 센스 증폭기 인에이블 신호(SAEN)를 출력한다. 따라서, 로우 상태의 센스 증폭기 인에이블 신호(SAEN)에 의해 센스 증폭기(27)는 디스에이블된다.
어드레스 버퍼(21)를 통해 어드레스 신호(ADD)가 인가되면 로우 디코더(22) 및 컬럼 디코더(23)는 그에 따라 워드라인 신호(WL) 및 비트라인 선택 신호(BLsel)를 출력한다. 로우 디코더(22)로부터 출력된 워드라인 신호(WL)에 의해 더미 셀 어레이(24) 및 메모리 셀 어레이(25)의 소정 워드라인이 선택된다. 워드라인 신호(WL)에 의해 더미 셀 어레이(24)의 소정 워드라인이 선택되면, 소거 상태를 유지하는 더미 셀을 통해 접지 단자(Vss)로 전류 경로가 형성되므로, 더미 셀어레이(24)의 비트라인(Q21) 전위는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 더미 셀 어레이(24)의 비트라인(Q21) 전위는 제 1 내지 제 3 인버터(I21 내지 I23)로 이루어진 레벨 검출기(28)에 의해 하이 상태로 반전되고, 이 신호가 센스 증폭기 인에이블 신호(SAEN)로 센스 증폭기(27)로 입력되어 센스 증폭기(27)를 인에이블시킨다. 한편, 컬럼 디코더(25)로부터 출력된 비트라인 선택 신호(BLsel)에 의해 메모리 셀 어레이(25)의 소정 비트라인이 선택되어 메모리 셀 어레이(25)의 소정 셀이 선택된다. 선택된 메모리 셀의 상태 데이터(SAIN1)가 센스 증폭기(27)의 반전 입력 단자(-)로 입력된다. 센스 증폭기(27)는 기준 셀(26)의 상태 데이터 (SAIN2)를 비반전 입력 단자(+)로 입력하여 이들을 비교하고 그 결과 데이터(SAOUT)를 출력한다. 출력 버퍼(29)는 센스 증폭기(27) 출력 신호(SAOUT)를 버퍼링한 후 외부로 데이터(DOUT)를 출력한다.
한편, 더미 셀 어레이(24)의 더미 셀이 프로그램 상태를 유지할 경우에는 레벨 검출기(28)는 더미 셀 어레이(24)의 비트라인(Q21)의 전위를 버퍼링할 수 있는 예를들어 짝수개의 인버터로 구성하여야 한다. 따라서, 로우 디코더(22)로부터 출력된 워드라인 신호(WL)에 의해 더미 셀 어레이(24) 및 메모리 셀 어레이(25)의 소정 워드라인이 선택되면, 더미 셀은 프로그램 상태를 유지하기 때문에 접지 단자(Vss)로 전류 경로가 형성되지 않으므로 더미 셀 어레이(24)의 비트라인(Q21) 전위는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 더미 셀 어레이(24)의 비트라인(Q21) 전위는 레벨 검출기(28)에 의해 센스 증폭기(27)를 인에이블시키기위한 센스 증폭기 인에이블 신호(SAEN)로 출력된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 장치의 메모리 셀을 독출하기 위한 센스 증폭기 인에이블 신호를 더미 셀을 이용하여 생성함으로써 프로세스 및 로딩에 따른 설계 부담을 줄임과 동시에 안정적으로 센스 증폭기를 인에이블시킬 수 있도록 함으로써 소자의 속도를 개선할 수 있다.

Claims (6)

  1. 다수의 메모리 셀로 이루어진 메모리 셀 어레이;
    상기 메모리 셀 어레이의 각 워드라인에 접속되고, 소거 상태를 유지하는 다수의 더미 셀로 이루어진 더미 셀 어레이;
    상기 더미 셀 어레이의 비트라인에 소정 전압을 공급하기 위한 부하 수단;
    상기 더미 셀 어레이의 비트라인의 전위를 검출하기 위한 레벨 검출기;
    어드레스 신호에 따라 상기 더미 셀 어레이 및 상기 메모리 셀 어레이의 소정 워드라인을 선택하기 위한 로우 디코더;
    상기 어드레스 신호에 따라 상기 메모리 셀 어레이의 소정 비트라인을 선택하기 위한 컬럼 디코더; 및
    상기 레벨 검출기의 출력 신호에 따라 인에이블되어 상기 메모리 셀 어레이의 소정 셀의 상태 데이터와 기준 셀의 상태 데이터를 비교하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 삭제
  3. 다수의 메모리 셀로 이루어진 메모리 셀 어레이;
    상기 메모리 셀 어레이의 각 워드라인에 접속되고, 프로그램 상태를 유지하는 다수의 더미 셀로 이루어진 더미 셀 어레이;
    상기 더미 셀 어레이의 비트라인에 소정 전압을 공급하기 위한 부하 수단;
    상기 더미 셀 어레이의 비트라인의 전위를 검출하기 위한 레벨 검출기;
    어드레스 신호에 따라 상기 더미 셀 어레이 및 상기 메모리 셀 어레이의 소정 워드라인을 선택하기 위한 로우 디코더;
    상기 어드레스 신호에 따라 상기 메모리 셀 어레이의 소정 비트라인을 선택하기 위한 컬럼 디코더; 및
    상기 레벨 검출기의 출력 신호에 따라 인에이블되어 상기 메모리 셀 어레이의 소정 셀의 상태 데이터와 기준 셀의 상태 데이터를 비교하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 부하 수단은 전원 단자와 상기 더미 셀 어레이의 비트라인 사이에 접속되어 접지 전압에 의해 턴온 상태를 유지하는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 1 항에 있어서, 상기 레벨 검출기는 상기 더미 셀 어레이의 비트라인 전위를 반전시키기 위한 인버팅 수단과,
    상기 인버팅 수단의 출력 신호를 버퍼링하기 위한 버퍼링 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  6. 제 3 항에 있어서, 상기 레벨 검출기는 상기 더미 셀 어레이의 비트라인 전위를 버퍼링하기 위한 버퍼링 수단으로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
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