JP3835962B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マスクＲＯＭやＥＰＲＯＭ等の不揮発性メモリコアの読み出し回路技術に関するものである。
【０００２】
【従来の技術】
半導体製品、特に不揮発性記憶装置の読み出し方法の一つとして行列にマトリックス状に配列されたメモリセルをワード線及びビット線より選択し、選択メモリセルのセル電流から、センスアンプによって記憶情報を増幅する方式が一般的に用いられている。さらに高速に読み出しを行なうため、選択されたビット線のプリチャージを予め行ない、プリチャージ終了後メモリセルの電流をセンスアンプで検知している。
【０００３】
図７に従来の読み出し回路を示す。
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。
【０００４】
５はロウアドレスＡｙによってワード線２を任意に選択して選択ワード線２を活性化するロウデコーダ、８はカラムアドレスＡｘによってビット線３を任意に選択するカラムデコーダ、１０はロウデコーダ５及びカラムデコーダ８によって任意に選択されたＮチャンネル型メモリセル１の記憶情報を増幅するセンスアンプである。
【０００５】
カラムデコーダ８はQn0〜QnnのN型トランジスタで構成されている。さらにセンスアンプ１０において、Ｐチャンネル型トランジスタQp0のゲートはプリチャージ信号CLKに、ソースはVDDにドレインはセンスノードN00に接続されている。またN00とセンスアンプ出力SOUTの間にはINV0が介在している。
図８は上記の読み出し回路のタイミングチャートを示す。
【０００６】
ここでは、ビット線BL1及びワード線ＷＬ0が交差するメモリセルＱｍ10がサイクル(T1)において選択された時の動作について説明する。
CLKが"L"期間にアドレスが変化すると、１本の選択されたカラムデコード信号CLM1が"L"→"H"となり、ビット線BL1のプリチャージがカラムデコーダQn1を介して開始される。CLKが"H"になると、ロウアドレスAyによって選択された１本のワード線WL0が選択され（"L"→"H"）、メモリセルQm10の読み出しが開始される。メモリセルに電流が流れなければ（"0"プログラム）ビット線BL1はプリチャージレベルを維持し、メモリセルに電流が流れれば("1"プログラム)ビット線BL1はメモリセルQm10を介してディスチャージされる。
【０００７】
またセンスノードN00は、プリチャージ期間Vccに維持されている。プリチャージが終了しセンス動作が開始されると、"0"プログラム時、N00はVccを維持し、INV0によってSOUTより“L"が出力される。また"1"プログラム時、プリチャージが終了しセンス動作が開始されると、ビット線同様センスノードN00は、カラムデコーダQn1を介して、VSSにディスチャージされ、INV0のスイッチングレベルを超えると"H"データがセンスアンプより出力される。
【０００８】
【発明が解決しようとする課題】
しかしこの様な従来の読み出し回路では、プリチャージが終了してからワード線の選択を行なうため、ワード線の立ち上がりに時間を要し高速アクセスすることが困難である。
一方、使用されるマイクロコントローラやシステムＬＳＩの用途に応じて高速アクセスや低消費電力など要求される仕様が異なる。また同一の品種においても使用する周波数が異なり、低速時には低消費電力が要求される。
【０００９】
本発明は、高速アクセス動作と低消費電力動作の切り替えが可能な半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、外部より入力される高速・低消費電力モード信号に従って、高速モード時はプリチャージと同時にワード線の選択して、プリチャージ後に直ちにセンス動作が開始され、低消費電力モード時はプリチャージ終了後にワード線の選択を行うように構成して、１つメモリコアで高速、低消費と２つの仕様を満足することができる。
【００１１】
本発明の半導体記憶装置は、行列に配列されたメモリセルからなるメモリセルアレイと、前記メモリセルアレイの行を選択するワード線と、前記メモリセルアレイの列を選択するビット線と、選択されたメモリセルから前記ビット線を介して読み出された情報を増幅するセンスアンプと、前記ワード線の選択タイミングを動作モード切替信号に応答して制御する制御手段と、前記ビット線のプリチャージを行うビット線プリチャージ手段とを備え、前記制御手段は、前記ビット線プリチャージ手段によるビット線プリチャージ動作期間内にワード線の選択を開始する第１のタイミングとビット線プリチャージ終了後にワード線の選択を開始する第２のタイミングとを選択可能に構成したことを特徴とする。
【００１３】
また、本発明の半導体記憶装置は、行アドレスにしたがってワード線の選択を行うロウデコーダをさらに備え、前記制御手段は、前記動作モード切替信号に応答して前記ロウデコーダを制御し、高速モード時に前記第１のタイミングでワード線の選択を開始し、低消費電力モード時に第２のタイミングでワード線の選択を開始することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図６に基づいて説明する。
（実施の形態１）
図１と図２は（実施の形態１）を示す。
図１の読み出し回路は、ワード線制御回路１２がロウデコーダ５の前段に設けられている点が図７に示した従来例とは異なっている。
【００１５】
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。
【００１６】
ワード線制御回路１２は、外部入力信号である高速・低消費電力切り替え端子（HS）及びアドレスAyを入力とし、HS端子に応じてロウデコーダ５の制御を行なう。ロウデコーダ５はワード線２を任意に選択して選択ワード線２を活性化する。
８はアドレスＡｘによってビット線３を任意に選択するカラムデコーダ、１０はロウデコーダ５及びカラムデコーダ８によって任意に選択されたＮチャンネル型メモリセル１の記憶情報を増幅するセンスアンプである。
【００１７】
カラムデコーダ８はQn0〜QnnのN型トランジスタで構成されている。さらにセンスアンプ１０において、Ｐチャンネル型トランジスタQp0のゲートはプリチャージ信号CLKに、ソースはVDDにドレインはセンスノードN00に接続されている。またN000には前記カラムデコーダ（Qn0〜Qnn）が接続されている。またN00とセンスアンプ出力SOUTの間にはINV0が介在している。
【００１８】
このような構成の読み出し回路の高速モード時(HS=H)のタイミングチャートを図２に示し、ビット線BL1及びワード線ＷＬ0が交差するメモリセルＱｍ10がサイクル(T1)において選択された時の動作について説明する。
CLKが"L"期間にアドレスが変化すると、１本の選択されたカラムデコード信号CLM1が"L"→"H"となり、ビット線BL1のプリチャージがカラムデコーダQn1を介して開始される。同時にアドレスの変化を受け、ワード線WL１も選択される。
【００１９】
その後、CLKが"H"になるとプリチャージが終了し、メモリセルQm10の読み出しが開始される。即ちメモリセルに電流が流れなければ（"0"プログラム）ビット線BL1はプリチャージレベルを維持し、メモリセルに電流が流れれば("1"プログラム)ビット線BL1はメモリセルQm10を介してディスチャージされる。
またセンスノードNS0は、プリチャージ期間Vccに維持されている。プリチャージが終了しセンス動作が開始されると"0"プログラム時、N00はVccを維持し、INV0によってSOUTより“L"が出力される。また"1"プログラム時、プリチャージが終了しセンス動作が開始されると、ビット線同様センスノードN00は、カラムデコーダQn1を介して、VSSにディスチャージされ、INV0のスイッチングレベルを超えると"H"データを出力する。
【００２０】
このように、プリチャージを行ないながらワード線を選択することによって、プリチャージ終了後、直ちにセンス動作が開始できるため高速にデータを読み出すことができる。
また、選択されたメモリセルが"１"プログラムの場合、プリチャージを行なう際メモリセルに電流が流れるため、ビット線のプリチャージレベルがワード線を立ち上げない場合より低くなりプリチャージ終了後ディスチャージに要する時間が短くなる。
【００２１】
この様に高速／低消費電力モード信号を、"H"にすることでワード線をプリチャージと同時に選択し、高速アクセスすることができる。
一方、低消費電力モード時（HS="L"）は、従来例と同様プリチャージ終了後ワード線の立ち上げを行なうため消費電力は抑えることができる。
以上の様に外部より入力される高速／低消費モード信号に応じてワード線の選択するタイミングを制御することで、高速／低消費と２つの仕様を満たすことができる。
【００２２】
（実施の形態２）
図３と図４は（実施の形態２）を示す。
図３の読み出し回路は、１ビットのデータを出力するための不揮発性メモリのブロックを表したものである。
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。
【００２３】
８はNチャンネルトランジスタで１段で構成されたカラムでコーダ、１１はセンスアンプを表し、センスアンプとビット線はカラムデコーダを介して接続されている。
またセンスアンプのプリチャージトランジスタQp10のゲートには、プリチャージ信号CLK及びセンスアンプ活性化信号（SA0〜SA3）を入力とするNAND回路の出力が接続され、ディスチャージトランジスタQn100のソースはVSSに、ドレインはビット線（BL0〜BLn）に、ゲートはセンスアンプ活性化信号SAを入力とするインバータINV11の出力に接続されている。
【００２４】
また高速に読み出しを行うためにカラムデコーダを１段とし、複数個のセンスアンプの出力をデコードし１ビットのデータを出力するためのセンスアンプ選択回路２２により構成されている。また１つのセンスアンプにはカラムトランジスタ８個（Qn０〜Qn7）が接続され、８カラムを基本単位とし、４つのセンスアンプが配置され各々VDS0〜VDS３の電源に接続されている。さらにセンスアンプ電源VDS0〜VDS3は、外部より入力される高速／低消費切り替え信号HS及びアドレス（Ａｘ）に応じて、センスアンプ電源制御回路２１によって制御される。センスアンプ電源制御回路２１の出力（IN0〜IN3）は、高いVTのトランジスタで構成されたセンスアンプ電源供給回路２０のゲートに接続され、その出力がセンスアンプ電源VDS0〜VDS3に接続されている。
【００２５】
このような構成の読み出し回路の、低消費モードタイミングチャートを図４に示し、ビット線BL1とワード線WL0が交差するメモリセルトランジスタQm0１が選択された際の動作について説明する。
CLK“L"期間にアドレスが変化すると、IN0がH→Lに変化し、VDS0にVDDが供給される。IN0は高速／低消費切り替え信号HSでコントロールされ、高速時（HS=H）、IN0〜IN3はVSSのため、センスアンプの電源は常時供給されている。一方、低消費時（HS="L"）は選択されるセンスアンプの電源だけ供給され、非選択のセンスアンプの電源はVSSとなる。即ちIN1〜IN3は"H"となり、センスアンプ電源供給回路２０の高VTトランジスタQn２0が導通しVDS1〜VDS3は接地されている。
【００２６】
一方、アドレスの変化を受けてセンスアンプ活性化信号SA0、カラムデコーダQn1が選択されると、選択ビット線BL1のプリチャージが開始される。
CLKがL→Hに変化しプリチャージが終了すると、ワード線WL0が選択され、メモリセルにプログラムされた情報に従って、SAOUT0よりデータが出力される。同時に非選択のセンスアンプは、センスアンプ選択信号SA1〜SA3が”Ｌ“になるため、INV11の出力が”H"となりNchトランジスタQn100によってセンスノードN100は“L"となる。
【００２７】
従って、SAOUT1〜SAOUT３から"H"が出力される。さらにセンスアンプ出力SAOUT０〜SAOUT3はセンスアンプ出力デコード回路２１で１ビットのデータにデコードされ出力される。
デザインルールの微細化が進むと、動作時およびスタンバイ時オフリークの電流が増加し、低消費電力化が困難になる。この様にセンスアンプに接続されるカラムデコーダを削減し、複数のセンスアンプの出力をデコードすることで高速アクセス可能なばかりか、低消費モード時、複数個の非選択のセンスアンプの電源を切ることによって、メモリセルによるオフリークを減少させ低消費化をすることができる。
【００２８】
また一方、高速モード時はセンスアンプの電源はVDDに維持されているため高速に読み出しすることができる。
（実施の形態３）
図５と図６は（実施の形態３）を示す。
図５の読み出し回路は、１ビットのデータを出力するための不揮発性メモリのブロックを表したものである。
【００２９】
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。８はNチャンネルトランジスタで１段で構成されたカラムでコーダ、１１はセンスアンプを表し、センスアンプとビット線はカラムデコーダを介して接続されている。またセンスアンプのプリチャージトランジスタQp10のゲートには、プリチャージ信号CLK及びセンスアンプ活性化信号（SA0〜SA3）を入力とするNAND回路の出力が接続され、ディスチャージトランジスタQn100のソースはVSSに、ドレインはビット線（BL0〜BLn）に、ゲートはセンスアンプ活性化信号SAを入力とするインバータの出力に接続されている。また高速に読み出しを行うためにカラムデコーダを１段とし、複数個のセンスアンプの出力をデコードし１ビットのデータを出力するためのセンスアンプ選択回路２２により構成されている。
【００３０】
また１つのセンスアンプにはカラムトランジスタ８個（Qn０〜Qn7）が接続され、８カラムを基本単位とし、４つのセンスアンプが配置され各々VDS0〜VDS３の電源に接続されている。またプリチャージ信号CLKを遅延回路２３で遅延させることにより、遅延信号DLYは生成され、さらにセンスアンプ電源VDS0〜VDS3は、外部より入力される高速／低消費切り替え信号HS、アドレス（Ａｘ）及び遅延信号DLYに応じて、センスアンプ電源制御回路２１によって制御される。センスアンプ電源制御回路２１の出力（IN0〜IN3）は、高いVTのトランジスタで構成されたセンスアンプ電源供給回路２０のゲートに接続され、その出力がセンスアンプ電源VDS0〜VDS3に接続されている。
【００３１】
このような構成の読み出し回路の低消費モードタイミングチャートを図６に示し、ビット線BL1とワード線WL0が交差するメモリセルトランジスタQm0１が選択された際の動作について説明する。
CLK“L"期間にアドレスが変化すると、IN0がH→Lに変化し、VDS0にVDDが供給される。IN0は高速／低消費切り替え信号HSでコントロールされ、高速時（HS=H）、IN0〜IN3はVSSのため、センスアンプの電源は常時供給されている。一方、低消費時（HS="L"）、は選択されるセンスアンプの電源だけ供給され、非選択のセンスアンプの電源はVSSとなる。即ちIN1〜IN3は"H"となり、センスアンプ電源供給回路２０の高VTトランジスタQn２0が導通しVDS1〜VDS3は接地されている。
【００３２】
またCLKの"L"期間遅延信号DLYは"L"であり、CLKがL→Hに変化すると遅延回路２３で設定された遅延段数に従って遅延した後、DLYはL→Hに変化する。この際遅延回路２３では１ビットの読み出しを行うのに充分な遅延時間に設定されている。
一方、アドレスの変化を受けてセンスアンプ活性化信号SA0、カラムデコーダQn1が選択されると、選択ビット線BL1のプリチャージが開始される。CLKがL→Hに変化しプリチャージが終了すると、ワード線WL0が選択され、メモリセルにプログラムされた情報に従って、SAOUT0よりデータが出力される。同時に非選択のセンスアンプは、センスアンプ選択信号SA1〜SA3が”Ｌ“になるため、INV11の出力が”H"となりNchトランジスタQn100によってセンスノードN100は“L"となる。従ってSAOUT1〜SAOUT３から"H"が出力される。さらにセンスアンプ出力SAOUT０〜SAOUT3はセンスアンプ出力デコード回路２１で１ビットのデータにデコードされ出力回路３０よりデータが出力される。この際出力回路３０では、遅延信号DLYによってデータはラッチされている。DLYがL→Hに変化すると、センスアンプ電源制御回路２1によって、センスアンプ電源供給回路２0の入力IN0がL→Hとなり、選択センスアンプ電源VDS0がH→Lになる。
【００３３】
読み出しを行うサイクルタイムが長くなると、メモリセルのオフ電流による電力の消費が増大する。従って低速アクセス時、低消費電力モードに設定することで、非選択のビットセンスアンプの電源をOFFさせるだけでなく、選択されたセンスアンプの電源も出力データをラッチした後OFFすることによって、メモリセルのオフ電流をカットすることができ、低消費電力化を実現できる。
【００３４】
【発明の効果】
以上のように本発明の半導体記憶装置は、外部より入力される高速／低消費電力切り替え信号に応じて、ワード線の立ち上がりタイミングをコントロールすることで、高速アクセス及び低消費電力動作の切り替えが可能というすぐれた効果が得られるものである。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）の読み出し回路の構成図
【図２】同実施の形態の読み出しタイミングチャート図
【図３】本発明の（実施の形態２）の読み出し回路の構成図
【図４】同実施の形態の読み出しタイミングチャート図
【図５】本発明の（実施の形態３）の読み出し回路の構成図
【図６】同実施の形態の読み出しタイミングチャート図
【図７】従来の読み出し回路の構成図
【図８】従来の読み出しタイミングチャート図
【符号の説明】
１ 不揮発性型メモリセル
２ 不揮発性型メモリセルの行を選択するためのワード線
３ 不揮発性型メモリセルの列を選択するためのビット線
４ 不揮発性型メモリセルで構成されたｍ行ｎ列のメモリセルアレイ
５ ワード線を選択するためのロウデコーダ
８ ビット線を選択するためのカラムデコーダ
１０ センスアンプ
１１ センスアンプ
１２ ワード線制御回路
２０ 高VTトランジスタで構成されたインバータ
２１ センスアンプ電源制御回路
２２ センスアンプ選択回路
２３ 遅延回路
３０ 出力回路
【発明の属する技術分野】
本発明は、マスクＲＯＭやＥＰＲＯＭ等の不揮発性メモリコアの読み出し回路技術に関するものである。
【０００２】
【従来の技術】
半導体製品、特に不揮発性記憶装置の読み出し方法の一つとして行列にマトリックス状に配列されたメモリセルをワード線及びビット線より選択し、選択メモリセルのセル電流から、センスアンプによって記憶情報を増幅する方式が一般的に用いられている。さらに高速に読み出しを行なうため、選択されたビット線のプリチャージを予め行ない、プリチャージ終了後メモリセルの電流をセンスアンプで検知している。
【０００３】
図７に従来の読み出し回路を示す。
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。
【０００４】
５はロウアドレスＡｙによってワード線２を任意に選択して選択ワード線２を活性化するロウデコーダ、８はカラムアドレスＡｘによってビット線３を任意に選択するカラムデコーダ、１０はロウデコーダ５及びカラムデコーダ８によって任意に選択されたＮチャンネル型メモリセル１の記憶情報を増幅するセンスアンプである。
【０００５】
カラムデコーダ８はQn0〜QnnのN型トランジスタで構成されている。さらにセンスアンプ１０において、Ｐチャンネル型トランジスタQp0のゲートはプリチャージ信号CLKに、ソースはVDDにドレインはセンスノードN00に接続されている。またN00とセンスアンプ出力SOUTの間にはINV0が介在している。
図８は上記の読み出し回路のタイミングチャートを示す。
【０００６】
ここでは、ビット線BL1及びワード線ＷＬ0が交差するメモリセルＱｍ10がサイクル(T1)において選択された時の動作について説明する。
CLKが"L"期間にアドレスが変化すると、１本の選択されたカラムデコード信号CLM1が"L"→"H"となり、ビット線BL1のプリチャージがカラムデコーダQn1を介して開始される。CLKが"H"になると、ロウアドレスAyによって選択された１本のワード線WL0が選択され（"L"→"H"）、メモリセルQm10の読み出しが開始される。メモリセルに電流が流れなければ（"0"プログラム）ビット線BL1はプリチャージレベルを維持し、メモリセルに電流が流れれば("1"プログラム)ビット線BL1はメモリセルQm10を介してディスチャージされる。
【０００７】
またセンスノードN00は、プリチャージ期間Vccに維持されている。プリチャージが終了しセンス動作が開始されると、"0"プログラム時、N00はVccを維持し、INV0によってSOUTより“L"が出力される。また"1"プログラム時、プリチャージが終了しセンス動作が開始されると、ビット線同様センスノードN00は、カラムデコーダQn1を介して、VSSにディスチャージされ、INV0のスイッチングレベルを超えると"H"データがセンスアンプより出力される。
【０００８】
【発明が解決しようとする課題】
しかしこの様な従来の読み出し回路では、プリチャージが終了してからワード線の選択を行なうため、ワード線の立ち上がりに時間を要し高速アクセスすることが困難である。
一方、使用されるマイクロコントローラやシステムＬＳＩの用途に応じて高速アクセスや低消費電力など要求される仕様が異なる。また同一の品種においても使用する周波数が異なり、低速時には低消費電力が要求される。
【０００９】
本発明は、高速アクセス動作と低消費電力動作の切り替えが可能な半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、外部より入力される高速・低消費電力モード信号に従って、高速モード時はプリチャージと同時にワード線の選択して、プリチャージ後に直ちにセンス動作が開始され、低消費電力モード時はプリチャージ終了後にワード線の選択を行うように構成して、１つメモリコアで高速、低消費と２つの仕様を満足することができる。
【００１１】
本発明の半導体記憶装置は、行列に配列されたメモリセルからなるメモリセルアレイと、前記メモリセルアレイの行を選択するワード線と、前記メモリセルアレイの列を選択するビット線と、選択されたメモリセルから前記ビット線を介して読み出された情報を増幅するセンスアンプと、前記ワード線の選択タイミングを動作モード切替信号に応答して制御する制御手段と、前記ビット線のプリチャージを行うビット線プリチャージ手段とを備え、前記制御手段は、前記ビット線プリチャージ手段によるビット線プリチャージ動作期間内にワード線の選択を開始する第１のタイミングとビット線プリチャージ終了後にワード線の選択を開始する第２のタイミングとを選択可能に構成したことを特徴とする。
【００１３】
また、本発明の半導体記憶装置は、行アドレスにしたがってワード線の選択を行うロウデコーダをさらに備え、前記制御手段は、前記動作モード切替信号に応答して前記ロウデコーダを制御し、高速モード時に前記第１のタイミングでワード線の選択を開始し、低消費電力モード時に第２のタイミングでワード線の選択を開始することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図６に基づいて説明する。
（実施の形態１）
図１と図２は（実施の形態１）を示す。
図１の読み出し回路は、ワード線制御回路１２がロウデコーダ５の前段に設けられている点が図７に示した従来例とは異なっている。
【００１５】
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。
【００１６】
ワード線制御回路１２は、外部入力信号である高速・低消費電力切り替え端子（HS）及びアドレスAyを入力とし、HS端子に応じてロウデコーダ５の制御を行なう。ロウデコーダ５はワード線２を任意に選択して選択ワード線２を活性化する。
８はアドレスＡｘによってビット線３を任意に選択するカラムデコーダ、１０はロウデコーダ５及びカラムデコーダ８によって任意に選択されたＮチャンネル型メモリセル１の記憶情報を増幅するセンスアンプである。
【００１７】
カラムデコーダ８はQn0〜QnnのN型トランジスタで構成されている。さらにセンスアンプ１０において、Ｐチャンネル型トランジスタQp0のゲートはプリチャージ信号CLKに、ソースはVDDにドレインはセンスノードN00に接続されている。またN000には前記カラムデコーダ（Qn0〜Qnn）が接続されている。またN00とセンスアンプ出力SOUTの間にはINV0が介在している。
【００１８】
このような構成の読み出し回路の高速モード時(HS=H)のタイミングチャートを図２に示し、ビット線BL1及びワード線ＷＬ0が交差するメモリセルＱｍ10がサイクル(T1)において選択された時の動作について説明する。
CLKが"L"期間にアドレスが変化すると、１本の選択されたカラムデコード信号CLM1が"L"→"H"となり、ビット線BL1のプリチャージがカラムデコーダQn1を介して開始される。同時にアドレスの変化を受け、ワード線WL１も選択される。
【００１９】
その後、CLKが"H"になるとプリチャージが終了し、メモリセルQm10の読み出しが開始される。即ちメモリセルに電流が流れなければ（"0"プログラム）ビット線BL1はプリチャージレベルを維持し、メモリセルに電流が流れれば("1"プログラム)ビット線BL1はメモリセルQm10を介してディスチャージされる。
またセンスノードNS0は、プリチャージ期間Vccに維持されている。プリチャージが終了しセンス動作が開始されると"0"プログラム時、N00はVccを維持し、INV0によってSOUTより“L"が出力される。また"1"プログラム時、プリチャージが終了しセンス動作が開始されると、ビット線同様センスノードN00は、カラムデコーダQn1を介して、VSSにディスチャージされ、INV0のスイッチングレベルを超えると"H"データを出力する。
【００２０】
このように、プリチャージを行ないながらワード線を選択することによって、プリチャージ終了後、直ちにセンス動作が開始できるため高速にデータを読み出すことができる。
また、選択されたメモリセルが"１"プログラムの場合、プリチャージを行なう際メモリセルに電流が流れるため、ビット線のプリチャージレベルがワード線を立ち上げない場合より低くなりプリチャージ終了後ディスチャージに要する時間が短くなる。
【００２１】
この様に高速／低消費電力モード信号を、"H"にすることでワード線をプリチャージと同時に選択し、高速アクセスすることができる。
一方、低消費電力モード時（HS="L"）は、従来例と同様プリチャージ終了後ワード線の立ち上げを行なうため消費電力は抑えることができる。
以上の様に外部より入力される高速／低消費モード信号に応じてワード線の選択するタイミングを制御することで、高速／低消費と２つの仕様を満たすことができる。
【００２２】
（実施の形態２）
図３と図４は（実施の形態２）を示す。
図３の読み出し回路は、１ビットのデータを出力するための不揮発性メモリのブロックを表したものである。
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。
【００２３】
８はNチャンネルトランジスタで１段で構成されたカラムでコーダ、１１はセンスアンプを表し、センスアンプとビット線はカラムデコーダを介して接続されている。
またセンスアンプのプリチャージトランジスタQp10のゲートには、プリチャージ信号CLK及びセンスアンプ活性化信号（SA0〜SA3）を入力とするNAND回路の出力が接続され、ディスチャージトランジスタQn100のソースはVSSに、ドレインはビット線（BL0〜BLn）に、ゲートはセンスアンプ活性化信号SAを入力とするインバータINV11の出力に接続されている。
【００２４】
また高速に読み出しを行うためにカラムデコーダを１段とし、複数個のセンスアンプの出力をデコードし１ビットのデータを出力するためのセンスアンプ選択回路２２により構成されている。また１つのセンスアンプにはカラムトランジスタ８個（Qn０〜Qn7）が接続され、８カラムを基本単位とし、４つのセンスアンプが配置され各々VDS0〜VDS３の電源に接続されている。さらにセンスアンプ電源VDS0〜VDS3は、外部より入力される高速／低消費切り替え信号HS及びアドレス（Ａｘ）に応じて、センスアンプ電源制御回路２１によって制御される。センスアンプ電源制御回路２１の出力（IN0〜IN3）は、高いVTのトランジスタで構成されたセンスアンプ電源供給回路２０のゲートに接続され、その出力がセンスアンプ電源VDS0〜VDS3に接続されている。
【００２５】
このような構成の読み出し回路の、低消費モードタイミングチャートを図４に示し、ビット線BL1とワード線WL0が交差するメモリセルトランジスタQm0１が選択された際の動作について説明する。
CLK“L"期間にアドレスが変化すると、IN0がH→Lに変化し、VDS0にVDDが供給される。IN0は高速／低消費切り替え信号HSでコントロールされ、高速時（HS=H）、IN0〜IN3はVSSのため、センスアンプの電源は常時供給されている。一方、低消費時（HS="L"）は選択されるセンスアンプの電源だけ供給され、非選択のセンスアンプの電源はVSSとなる。即ちIN1〜IN3は"H"となり、センスアンプ電源供給回路２０の高VTトランジスタQn２0が導通しVDS1〜VDS3は接地されている。
【００２６】
一方、アドレスの変化を受けてセンスアンプ活性化信号SA0、カラムデコーダQn1が選択されると、選択ビット線BL1のプリチャージが開始される。
CLKがL→Hに変化しプリチャージが終了すると、ワード線WL0が選択され、メモリセルにプログラムされた情報に従って、SAOUT0よりデータが出力される。同時に非選択のセンスアンプは、センスアンプ選択信号SA1〜SA3が”Ｌ“になるため、INV11の出力が”H"となりNchトランジスタQn100によってセンスノードN100は“L"となる。
【００２７】
従って、SAOUT1〜SAOUT３から"H"が出力される。さらにセンスアンプ出力SAOUT０〜SAOUT3はセンスアンプ出力デコード回路２１で１ビットのデータにデコードされ出力される。
デザインルールの微細化が進むと、動作時およびスタンバイ時オフリークの電流が増加し、低消費電力化が困難になる。この様にセンスアンプに接続されるカラムデコーダを削減し、複数のセンスアンプの出力をデコードすることで高速アクセス可能なばかりか、低消費モード時、複数個の非選択のセンスアンプの電源を切ることによって、メモリセルによるオフリークを減少させ低消費化をすることができる。
【００２８】
また一方、高速モード時はセンスアンプの電源はVDDに維持されているため高速に読み出しすることができる。
（実施の形態３）
図５と図６は（実施の形態３）を示す。
図５の読み出し回路は、１ビットのデータを出力するための不揮発性メモリのブロックを表したものである。
【００２９】
１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（WL0〜WLm）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（BL0〜BLｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。８はNチャンネルトランジスタで１段で構成されたカラムでコーダ、１１はセンスアンプを表し、センスアンプとビット線はカラムデコーダを介して接続されている。またセンスアンプのプリチャージトランジスタQp10のゲートには、プリチャージ信号CLK及びセンスアンプ活性化信号（SA0〜SA3）を入力とするNAND回路の出力が接続され、ディスチャージトランジスタQn100のソースはVSSに、ドレインはビット線（BL0〜BLn）に、ゲートはセンスアンプ活性化信号SAを入力とするインバータの出力に接続されている。また高速に読み出しを行うためにカラムデコーダを１段とし、複数個のセンスアンプの出力をデコードし１ビットのデータを出力するためのセンスアンプ選択回路２２により構成されている。
【００３０】
また１つのセンスアンプにはカラムトランジスタ８個（Qn０〜Qn7）が接続され、８カラムを基本単位とし、４つのセンスアンプが配置され各々VDS0〜VDS３の電源に接続されている。またプリチャージ信号CLKを遅延回路２３で遅延させることにより、遅延信号DLYは生成され、さらにセンスアンプ電源VDS0〜VDS3は、外部より入力される高速／低消費切り替え信号HS、アドレス（Ａｘ）及び遅延信号DLYに応じて、センスアンプ電源制御回路２１によって制御される。センスアンプ電源制御回路２１の出力（IN0〜IN3）は、高いVTのトランジスタで構成されたセンスアンプ電源供給回路２０のゲートに接続され、その出力がセンスアンプ電源VDS0〜VDS3に接続されている。
【００３１】
このような構成の読み出し回路の低消費モードタイミングチャートを図６に示し、ビット線BL1とワード線WL0が交差するメモリセルトランジスタQm0１が選択された際の動作について説明する。
CLK“L"期間にアドレスが変化すると、IN0がH→Lに変化し、VDS0にVDDが供給される。IN0は高速／低消費切り替え信号HSでコントロールされ、高速時（HS=H）、IN0〜IN3はVSSのため、センスアンプの電源は常時供給されている。一方、低消費時（HS="L"）、は選択されるセンスアンプの電源だけ供給され、非選択のセンスアンプの電源はVSSとなる。即ちIN1〜IN3は"H"となり、センスアンプ電源供給回路２０の高VTトランジスタQn２0が導通しVDS1〜VDS3は接地されている。
【００３２】
またCLKの"L"期間遅延信号DLYは"L"であり、CLKがL→Hに変化すると遅延回路２３で設定された遅延段数に従って遅延した後、DLYはL→Hに変化する。この際遅延回路２３では１ビットの読み出しを行うのに充分な遅延時間に設定されている。
一方、アドレスの変化を受けてセンスアンプ活性化信号SA0、カラムデコーダQn1が選択されると、選択ビット線BL1のプリチャージが開始される。CLKがL→Hに変化しプリチャージが終了すると、ワード線WL0が選択され、メモリセルにプログラムされた情報に従って、SAOUT0よりデータが出力される。同時に非選択のセンスアンプは、センスアンプ選択信号SA1〜SA3が”Ｌ“になるため、INV11の出力が”H"となりNchトランジスタQn100によってセンスノードN100は“L"となる。従ってSAOUT1〜SAOUT３から"H"が出力される。さらにセンスアンプ出力SAOUT０〜SAOUT3はセンスアンプ出力デコード回路２１で１ビットのデータにデコードされ出力回路３０よりデータが出力される。この際出力回路３０では、遅延信号DLYによってデータはラッチされている。DLYがL→Hに変化すると、センスアンプ電源制御回路２1によって、センスアンプ電源供給回路２0の入力IN0がL→Hとなり、選択センスアンプ電源VDS0がH→Lになる。
【００３３】
読み出しを行うサイクルタイムが長くなると、メモリセルのオフ電流による電力の消費が増大する。従って低速アクセス時、低消費電力モードに設定することで、非選択のビットセンスアンプの電源をOFFさせるだけでなく、選択されたセンスアンプの電源も出力データをラッチした後OFFすることによって、メモリセルのオフ電流をカットすることができ、低消費電力化を実現できる。
【００３４】
【発明の効果】
以上のように本発明の半導体記憶装置は、外部より入力される高速／低消費電力切り替え信号に応じて、ワード線の立ち上がりタイミングをコントロールすることで、高速アクセス及び低消費電力動作の切り替えが可能というすぐれた効果が得られるものである。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）の読み出し回路の構成図
【図２】同実施の形態の読み出しタイミングチャート図
【図３】本発明の（実施の形態２）の読み出し回路の構成図
【図４】同実施の形態の読み出しタイミングチャート図
【図５】本発明の（実施の形態３）の読み出し回路の構成図
【図６】同実施の形態の読み出しタイミングチャート図
【図７】従来の読み出し回路の構成図
【図８】従来の読み出しタイミングチャート図
【符号の説明】
１ 不揮発性型メモリセル
２ 不揮発性型メモリセルの行を選択するためのワード線
３ 不揮発性型メモリセルの列を選択するためのビット線
４ 不揮発性型メモリセルで構成されたｍ行ｎ列のメモリセルアレイ
５ ワード線を選択するためのロウデコーダ
８ ビット線を選択するためのカラムデコーダ
１０ センスアンプ
１１ センスアンプ
１２ ワード線制御回路
２０ 高VTトランジスタで構成されたインバータ
２１ センスアンプ電源制御回路
２２ センスアンプ選択回路
２３ 遅延回路
３０ 出力回路
Claims (2)
- 行列に配列されたメモリセルからなるメモリセルアレイと、
前記メモリセルアレイの行を選択するワード線と、
前記メモリセルアレイの列を選択するビット線と、
選択されたメモリセルから前記ビット線を介して読み出された情報を増幅するセンスアンプと、
前記ワード線の選択タイミングを動作モード切替信号に応答して制御する制御手段と、
前記ビット線のプリチャージを行うビット線プリチャージ手段とを備え、
前記制御手段は、前記ビット線プリチャージ手段によるビット線プリチャージ動作期間内にワード線の選択を開始する第１のタイミングとビット線プリチャージ終了後にワード線の選択を開始する第２のタイミングとを選択可能に構成した半導体記憶装置。 - 行アドレスにしたがってワード線の選択を行うロウデコーダをさらに備え、
前記制御手段は、前記動作モード切替信号に応答して前記ロウデコーダを制御し、高速モード時に前記第１のタイミングでワード線の選択を開始し、低消費電力モード時に第２のタイミングでワード線の選択を開始する
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34398299A JP3835962B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34398299A JP3835962B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160297A JP2001160297A (ja) | 2001-06-12 |
| JP3835962B2 true JP3835962B2 (ja) | 2006-10-18 |
Family
ID=18365745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34398299A Expired - Fee Related JP3835962B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3835962B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043358A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 半導体記憶装置 |
| JP5210812B2 (ja) * | 2008-11-07 | 2013-06-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びそのリードアクセス方法 |
| JP5266589B2 (ja) * | 2009-05-14 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP5502218B2 (ja) * | 2013-03-04 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
-
1999
- 1999-12-03 JP JP34398299A patent/JP3835962B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001160297A (ja) | 2001-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060314 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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