JP5012388B2

JP5012388B2 - 半導体記憶装置

Info

Publication number: JP5012388B2
Application number: JP2007262337A
Authority: JP
Inventors: 義博竹前; 眞男田口; 正夫中野; 裕彦望月; 浩由富田; 康郎松崎; 忠雄相川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1996-12-25
Filing date: 2007-10-05
Publication date: 2012-08-29
Anticipated expiration: 2017-05-30
Also published as: JP2008052903A

Description

本発明は、半導体記憶装置に関し、より特定すればＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）装置に関する。更に特定すれば、本発明は、ＤＲＡＭ装置の記憶素子（セル）からデータを読み出す動作に関する。

図２８は、従来のＤＲＡＭ装置の要部を示す回路図である。図示する回路部分は１対のビット線ＢＬ、／ＢＬに関するものである。ＤＲＡＭ装置は、センスアンプ部１０及びこれに接続される２つのセルアレイ部１２、１４を有する。センスアンプ部１０は、２つのセルアレイ部１２、１４に共通に設けられている。なお、セルアレイ部１４の構成はセルアレイ部１２の構成と同一なので、図を簡単化するために省略してある。

セルアレイ部１２は、１対のビット線ＢＬ、／ＢＬに接続された複数のセルＭＣを有する。セルＭＣは交互にビット線ＢＬ、／ＢＬに接続されている（フォールデッド型ビット線構成）。各セルＭＣは、１つのキャパシタと１つのトランジスタからなる。ビット線リセット信号ＢＲＳＴを受けるトランジスタは、この信号に応答してビット線Ｂ、／ＢＬをショートしてＶＣＣ／２にプリチャージ（リセット）する。

センスアンプ部１０は、フリップフロップ回路１６、データ入出力回路１８及びトランスファゲート回路２０、２２を有する。フリップフロップ回路１６は４つのトランジスタからなり、一方のビット線の電位を制御信号ＰＳＡ、ＮＳＡのいずれか一方の電位に引っ張り、他方のビット線電位を他方の制御信号の電位に引っ張る。トランスファゲート回路２０と２２はそれぞれ、ビット線ＢＬと／ＢＬにそれぞれ設けられた２つのトランジスタを有し、トランスファ制御信号ＢＴ０、ＢＴ１に従いセルアレイ部１２と１４のどちらか一方をセンスアンプ部１０に接続させる。データ入出力回路１８は２つのトランジスタからなり、コラム選択信号ＣＬを受けてビット線ＢＬ、／ＢＬをそれぞれデータ線ＤＢ、／ＤＢに接続する。

図２９は、図２８に示すＤＲＡＭ装置の読み出し動作を示す図である。ＤＲＡＭ装置は、１周期が１０ｎｓのクロック信号ＣＬＫに同期して動作するものとする。読み出し動作の１サイクルは、ローアドレス、コラムアドレス、ビット線プリチャージのコマンドＲＯＷ、ＣＯＬ、ＰＲＥを受けて行われ、図示の場合９０ｎｓである。

ビット線ＢＬ、／ＢＬがＶＣＣ／２にプリチャージされている（リセットされている）状態で、ローアドレスのコマンドＲＯＷは外部から与えられる。ローアドレスは、図２８では図示を省略してあるローアドレスデコーダでデコードされ、ワード線ＷＬが駆動される。いま、この選択されたワード線ＷＬは、図２８に示すワード線ＷＬであるとする。これにより、ワード線ＷＬは低電位側の電源電圧ＶＳＳから、高電位側電源電圧ＶＣＣに向けて立ち上がる。選択されたワード線に接続されているセルに保持されているデータ（０か１）に応じて、選択側のビット線の電位が変化する。図２９の例では、選択側のビット線はビット線ＢＬであり、メモリセルＭＣにはデータ０が保持されている場合である。よって、ビット線ＢＬの電位はＶＣＣ／２から下降し始める。このとき、非選択ビット線／ＢＬはＶＣＣ／２のままである。このビット線ＢＬと／ＢＬの相対的な電位の変化を、センスアンプ１６がセンスすることで、図２９に示すように、ビット線ＢＬの電位はＶＳＳ側に引っ張られ、ビット線／ＢＬの電位はＶＣＣ側に引っ張られる。

センスアンプ１６がセンス動作を開始した後に、コラムアドレスのコマンドＣＯＬによりコラム選択信号ＣＬがアクティブ（オン）になり、センスアンプ１６のセンス動作により決まったビット線ＢＬ、／ＢＬの電位がデータ入出力回路１８を介してデータ線ＤＢ、／ＤＢにそれぞれ出力される（このタイミングを図２９では、ＤＡＴＡとして示してある）。それとともに、ビット線プリチャージのコマンドＰＲＥを外部から受けてビット線リセット信号ＢＲＳＴがアクティブになり、ビット線ＢＬ、／ＢＬはＶＣＣ／２にリセット（プリチャージ）される。これにより、次の読み出し動作に備える。

このようにして、読み出し動作の１サイクルが行われる。

しかしながら、上記従来の半導体記憶装置は、次の課題を有する。

上述したように、読み出し動作は、必ずビット線をリセットするために、ＶＣＣ／２にプリチャージする必要がある。読み出し動作の１サイクルには必ずＶＣＣ／２にビット線ＢＬ、／ＢＬをプリチャージするための時間が必要なので、読み出し動作の高速化の妨げになっている。

したがって、本発明は上記従来技術の課題を解決し、読み出し動作を高速化した半導体記憶装置を提供することを目的とする。

上記課題を実現するために、記憶素子、ワード線及びビット線を含む半導体記憶装置において、ビット線をリセットするために、ビット線のリセット電位を前回の読み出しサイクルで読み出したデータに応じて決めることを特徴とする半導体記憶装置である。図１を参照して説明すると、ワード線ＷＬが立ち上がり、ビット線ＢＬからデータ（この場合"１"）が読み出され、ビット線ＢＬはＶＣＣレベルに立ち上がる。よって、次の読み出し動作のために、他方のビット線／ＢＬの電位をＶＣＣレベルまで立ち上げる。すなわち、ビット線ＢＬ、／ＢＬとも読み出したデータの値に応じたリセット状態に設定される（プリチャージ）。次の読み出しサイクルではデータ"０"が読み出され、ビット線ＢＬはＶＳＳレベルに立ち下がる。よって、他方のビット線／ＢＬを同じくＶＳＳレベルに立ち下げることで、ビット線をリセット状態にする。

このように、ビット線のリセット電位が前回の読み出しサイクルで読み出されたデータに依存して設定できるので、従来のようにＶＣＣ／２にサイクル毎にプリチャージする必要がなく、高速動作が可能となる。

一例では、前記ビット線は対になっており、前回の読み出しサイクルでデータを読み出したことで設定されたビット線対の一方の電位に、他方のビット線の電位を一致させることで、ビット線をリセットする。

第１の側面では、半導体装置は、記憶素子と、前記記憶素子に接続されるワード線と、前記記憶素子に接続されるビット線対であって、選択された記憶素子に接続される選択側ビット線と、選択されない記憶素子に接続される非選択側ビット線とを含むビット線対と、前記ビット線対に接続される第１および第２のセンスアンプと、前記第１および第２のセンスアンプのいずれかによって読み出された前記選択側ビット線の電位を次の読み出しサイクルのリセット電位とし、前記非選択側ビット線を前記リセット電位に一致させることによって、前記ビット線対を前記次の読み出しサイクルのリセット電位にリセットするリセット回路と、を有する。

一構成例では、各読み出しサイクルにおけるリセット電位は、高電源電圧又は低電源電圧のいずれか一方である。この手法は、従来のＶＣＣ／２にプリチャージするリセット方法とは異なる。

別の例では、前記ビット線に選択的に接続されるダミーセルを有し、ダミーセルからデータを読み出すことで、選択されたセルからデータが読み出された一方のビット線の電位とは異なる電位に他方のビット線を設定することを特徴とする。このようにビット線間に電位差を設けることで、センスアンプで電位差をセンスすることでデータの読み出しが可能となる。

例えば、各読み出しサイクルでは、ビット線対の一方のみを駆動する。また、好ましい動作例では、前回の読み出しサイクルでデータが外部に出力される前に、次回の読み出しサイクルを開始する。リセット電位の設定により高速読み出し動作が可能になるので、このような読み出しサイクルを実現できる。

ビット線に接続されたセンスアンプを、ビット線のリセットと同様に、前回の読み出しサイクルで読み出したデータに応じて決める構成としてもよい。ビット線と同様にセンスアンプも、前回の読み出しサイクルで読み出したデータに応じてリセット状態を設定する。

さらに別の例では、ビット線の両端にそれぞれセンスアンプを有し、一方のセンスアンプがセンス動作をする場合には、他方のセンスアンプで前記一方のセンスアンプをリセットすることを特徴とする。本発明の第１の実施の形態に対応するもので、センスアンプを交互にオン（活性化）することで、一方が他方のセンスアンプをリセットすることができる。

ビット線に接続されたセンスアンプをリセットするために、前回の読み出しサイクルで読み出したデータに応じてセンスアンプのリセット状態にする回路を設けてもよい。この回路は、たとえば本発明の第４の実施の形態のプリチャージ回路１３０に相当するもので、読み出したデータをラッチし（プリチャージ回路１３０はラッチ回路と称してもよい）、このラッチした状態と同一となるようセンスアンプをリセット（プリチャージ）する。

ビット線の両端にそれぞれセンスアンプを有し、ビット線に接続されたセンスアンプをリセットするために、前回の読み出しサイクルで読み出したデータに応じて上記それぞれのセンスアンプをリセット状態にする回路を上記センスアンプに共通に設けてもよい。この回路は、たとえば本発明の第５の実施の形態のプリチャージ回路１３０に相当する。この第５の実施の形態は請求項１１にも対応し、一方のビット線から読み出したデータをラッチして、そのビット線に接続されているセンスアンプを読み出したデータと同じ状態にリセットし、他方のビット線に接続されているセンスアンプをこれとは異なる状態にリセットする。

ビット線とデータバスとの間に設けられ、コラム選択信号に応じて制御されるデータ入出力回路と、センスアンプとデータバスとの間に位置し、ビット線に接続されるセンスアンプのオンオフに応じて制御されるゲートとを有する構成としてもよい。この構成は本発明の第６及び第７の実施の形態に相当するもので、データ入出力回路（第６の実施の形態では、データ入出力回路１４０に相当）とは別に、上記ゲート（第６の実施の形態では、貫通電流阻止ゲート１６０に相当）を設けることで、たとえばデータ入出力回路が活性化してデータバスとビット線とが接続可能な状態となっても、センスアンプが活性化されない限りデータバスとビット線とが実際に接続されることはない。よって、データバスからビット線を通りセンスアンプに向かう電流のパスは遮断され、このルートに貫通電流が流れることを阻止できる。

たとえば、前記データ入出力回路はビット線とデータバスとをトランジスタを介して間接的に接続するダイレクトセンス回路であり、該トランジスタを介してデータバスを所定の電位に接続することを特徴とする。この構成は、本発明の第７の実施の形態に相当するもので、ダイレクトセンス回路１８０に相当する。この場合には、上記トランジスタを介してデータバスを所定の電位（第７の実施の形態中のプリチャージ回路１３０のＮＳＡの電位）に設定することで、データバスと上記所定の電位との電位差を無くすことができ、無駄な電流がデータバスから流れ込むことを防止できる。

この場合、センスアンプがオフの時に、前記所定の電位はデータバスのリセット電位に等しい構成としてもよい。

書き込み動作が可能な半導体記憶装置において、書き込みデータのうちマスクすべきデータが指示された場合、対応するメモリに接続するデータバス線をフローティング状態に設定することを特徴とする半導体記憶装置を構成することができる。マスクする書き込みデータを、対応するデータバスをフローティング状態にすることで書き込みを阻止できるので、複数データを一括して同時に書き込む場合、その一部のデータのみをマスクすることが必要な場合でも対応することができる。

ビット線のリセット電位が前回の読み出しサイクルで読み出されたデータに依存して設定できるので、従来のようにＶＣＣ／２にサイクル毎にプリチャージする必要がなく、高速動作が可能となる。

また、センスアンプのリセットを効率的かつ効果的に行えるので、高速動作が可能となる。

更に、無駄な電流がデータバスからセンスアンプ方向に流れることを防止できる。

更に、複数の書き込みデータを一時的に保持した後一括して同時に書き込むような場合でも、任意の書き込みデータをマスクして書き込み禁止を指示することができる。

まず、図１を参照して、本発明の原理を説明する。

図１は、本発明の原理による読み出し動作を示すタイミング図である。前述した図２９と対比すると判るように、本発明では半導体記憶装置外部から見ると、従来用いられていたビット線プリチャージのコマンドＰＲＥがない。換言すれば、本発明は従来のように、ビット線対をＶＣＣ／２にプリチャージしない。従って、コラムアドレスのコマンドＣＯＬを受けた後、すぐに次の読み出しサイクルに入ることができる。次の読み出しサイクルに入った後でも、前の読み出しサイクルのデータがデータ線（図２８のデータ線ＤＢ、／ＤＢ相当）に出力されている。これは、読み出し動作のアクセスサイクル（ＲＯＷを発行して次にＣＯＬを発行するまでの時間）が、読み出し動作の１サイクルよりも短いことを意味し、前回の読み出し動作の完了前に次のセルの読み出し動作を開始することを意味している。

また、本発明では、内部的に見ると、ビット線対をＶＣＣ／２にプリチャージしてリセットする代わりに、新たなビット線のリセット方法を提案する。これは、次回の読み出しサイクルにおいて、前回の読み出しサイクルで読み出し側となったビット線の電位をリセット状態（リセット電位）とし、他方のビット線の電位をこの電位に合わせる。このように、両方のビット線を、前回の読み出しサイクルで読み出し側となったビット線の電位に設定した状態をリセット状態とする。換言すれば、前回の読み出し情報に応じて、次回の読み出しのためのリセット電位の値が決まる。

図１に示すタイミング図を参照して、読み出し動作を説明すると、ローアドレスのコマンドＲＯＷを受けてワード線ＷＬが立ち上がる。この例では、２つのビット線ＢＬ、／ＢＬはＶＳＳレベルにリセットされている。これは、前回の読み出し動作の選択側ビット線に０が読み出されたことを意味する。ワード線ＷＬが立ち上がると、ビット線ＢＬと／ＢＬの電位が図示するように変化し始める。図示する例では、ビット線ＢＬが選択側で、ビット線／ＢＬが非選択側である。選択側のビット線ＢＬに接続されたセルにはデータ１が記憶されているので、ビット線ＢＬの電位はＶＣＣに向けて立ち上がる。この立ち上がり初期において、非選択側のビット線／ＢＬもＶＳＳより多少高い電位に立ち上がるが、ビット線ＢＬの立ち上がり電位よりは低く設定されている。これは、後述するダミーセルの機能による。

このようにして、ビット線ＢＬと／ＢＬとには電位差が生じるので、これをセンスアンプでセンスすれば、データの読み出しが可能である。なお、非選択側のビット線／ＢＬはその後、センスアンプにより増幅されるためＶＳＳに戻る。なお、ＶＳＳに戻ることは必須ではなく、ビット線ＢＬの電位よりも低い電位にあればよい。

このようにして生じた電位差をセンスアンプでセンスした後に、非選択側のビット線／ＢＬの電位を選択側のビット線電位に合わせるように制御する。この例では、ビット線／ＢＬの電位をＶＣＣまで持ち上げる。ビット線ＢＬと／ＢＬがいずれもＶＣＣとなったところで、ビット線ＢＬ、／ＢＬのリセット動作は完了である。よって、いままで選択していたワード線ＷＬを立ち下げると共に、次の読み出しサイクルのローアドレスのコマンドＲＯＷに応じて、選択されたワード線ＷＬ'を立ち上げる。

図示する場合、選択側のビット線はビット線ＢＬであり、データ０が選択されたメモリセルから読み出された（センスアンプでセンスされた）ことで、ビット線ＢＬの電位はＶＳＳに向かい下降する。このビット線ＢＬの立ち下がり初期において、非選択側のビット線／ＢＬはダミーセルの機能により選択側のビット線
ＢＬよりも高い電位にある。よって、この電位差をセンスアンプでセンスする。

以上のような読み出し動作により、読み出し動作の１サイクルを６０ｎｓにすることができ、読み出し動作の高速化が可能になる。

なお、図２８及び図２９に示す従来技術の先行技術として、各読み出しサイクルにおいてビット線対をＶＣＣレベルにリセットする方法が知られているが、この技術とは前回の読み出しサイクルで読み出されたデータがビット線リセット電位となる点で異なる。

図２は、本発明の第１の実施の形態によるＤＲＡＭ装置の要部の構成を示す回路図である。

図示する回路構成は、１対のビット線ＢＬ０、／ＢＬ０に関するものであり、同様の回路構成がその他のビット線対毎に設けられている。ビット線ＢＬ、／ＢＬ０に対し、セルアレイ部３１、２つのセンスアンプ部３０₁ 、３０₂ 、及びダミーセル部４２が設けられている。

セルアレイ部３１は、ビット線対ＢＬ０、／ＢＬ０に交互に接続された複数のセル（ＣＥＬＬ）を有する（フォールディッドビット線構造）。各セルは、図３に示すように、１キャパシタ、１トランジスタ構成のセルＭＣである。各トランジスタのゲートにはワード線ＷＬ１、ＷＬ２・・・ＷＬｎが接続されている。

センスアンプ部３０₁は、セルアレイ部３１内のビット線対ＢＬ０、／ＢＬ０の一方の側に設けられて、センスアンプ３０₂はダミーセル部４２を介してビット線対ＢＬ０、／ＢＬ０の他方の側に設けられている。センスアンプ部３０₁は、センスアンプ３４₁、データ入出力回路３６₁、トランスファゲート回路３９₁、及びビット線リセット回路４４₁を有し、これらはセンスアンプ部３０₁内の内部ビット線対ＢＬ０１、／ＢＬ０１に接続されている。

センスアンプ３４₁及びデータ入出力回路３６₁の構成を図４に示す。センスアンプ３４₁はトランジスタＱ１〜Ｑ４で構成されるフリップフロップと、更にトランジスタＱ５、Ｑ６を有する。なお、図中、矢印が付いたトランジスタ記号はＰチャネルの電界効果トランジスタ（例えば、ＭＯＳトランジスタ）を示し、矢印が付いていないトランジスタ記号はＮチャネルの電界効果トランジスタを示している。トランジスタＱ５は、制御信号ＰＳＡ１に従い選択的に電源電圧ＶＣＣをフリップフロップに接続する。同様に、トランジスタＱ６は制御信号ＮＳＡ１に従い選択的に電源電圧ＶＳＳをフリップフロップに接続する。データ入出力回路３６₁はトランジスタＱ１１とＱ１２とから構成され、コラム選択信号ＣＬ１に従い、内部ビット線ＢＬ０１、／ＢＬ０１をそれぞれデータ線ＤＢ１、／ＤＢ１に接続する。なお、ＰＳＡ１＝Ｌ（＝ＶＳＳ）、ＮＳＡ１＝Ｈ（＝ＶＣＣ）の場合に、センスアンプ３４₁はオンする。

トランスファゲート回路３９₁はトランジスタＱ５０及びＱ５１を有し、トランスファ制御信号ＢＴ０１、／ＢＴ０１に従い選択的に内部ビット線ＢＬ０１、／ＢＬ０１をそれぞれ選択的にセルアレイ部３１のビット線ＢＬ０、／ＢＬ０にそれぞれ接続する。

ビット線リセット回路４４₁はトランジスタＱ５２を有し、ビット線リセット信号ＢＲＳＴ１がアクティブになると、内部ビット線ＢＬ０１と／ＢＬ０１とをショートとして、内部ビット線ＢＬ０１と／ＢＬ０１とをリセットする。

センスアンプ部３０₂は、センスアンプ部３０₁と同一構成である。すなわち、センスアンプ部３０₂はセンスアンプ３４₂、データ入出力回路３６₂、トランスファゲート回路３９₂及びビット線リセット回路４４₂を有し、これらはセンスアンプ部３０₂内の内部ビット線対ＢＬ０２、／ＢＬ０２に接続されている。センスアンプ３４₂及びデータ入出力回路３６₂の構成は、図４に示すものと同一構成である。各部を示す記号に添えられている数字を読み替えは、センスアンプ部３０₂の構成となる（ＢＬ０１→ＢＬ０２、／ＢＬ０１→／ＢＬ０２、ＤＢ１→ＤＢ２、／ＤＢ１→／ＤＢ２、ＣＬ１→ＣＬ２、ＰＳＡ１→ＰＳＡ２、ＮＳＡ１→ＮＳＡ２）。

トランスファゲート回路３９₂はトランジスタＱ５３及びＱ５４を有し、トランスファ制御信号ＢＴ０２、／ＢＴ０２に従い内部ビット線ＢＬ０２、／ＢＬ０２をそれぞれ選択的にセルアレイ部３１のビット線ＢＬ０、／ＢＬ０にそれぞれ接続する。

ビット線リセット回路４４₂はトランジスタＱ５５を有し、ビット線リセット信号ＢＲＳＴ２がアクティブになると、内部ビット線ＢＬ０２と／ＢＬ０２とをショートとして、内部ビット線ＢＬ０２と／ＢＬ０２とをリセットする。

ダミーセル部４２は、図５に示す２つのダミーセルトランジスタＱ１４、Ｑ１５、キャパシタＣ及びキャパシタＣに選択的にＶＣＣ／２を与えるトランジスタＱ１６と、を有する。トランジスタＱ１４はビット線ＢＬ０とキャパシタＣとの間に設けられ、ダミーセル制御信号ＣＮＴ１でオン／オフする。トランジスタＱ１５はビット線／ＢＬ０とキャパシタＣとの間に設けられ、ダミーセル制御信号ＣＮＴ２でオン／オフする。トランジスタＱ１６はＶＣＣ／２に接続され、選択的にキャパシタＣを充電する。

センスアンプ部３１のビット線ＢＬ０に接続されるセルからデータを読み出す場合には、他方のビット線／ＢＬ０に接続されたダミーセル部４２のトランジスタＱ１５がオンするようにダミーセル制御信号ＣＮＴ２が与えられる。また、ビット線／ＢＬ０に接続されるセルからデータを読み出す場合には、他方のビット線ＢＬ０に接続されたダミーセル部４２のトランジスタＱ１４がオンするようにダミーセル制御信号ＣＮＴ１が与えられる。

次に、図２に示す半導体記憶装置の動作について、図６を参照して説明する。以下に詳述するように、読み出し動作において、センスアンプ３０₁と３０₂は交互に動作させる。すなわち、読み出したデータをデータ線対ＤＢ１、／ＤＢ１とデータ線対ＤＢ２、／ＤＢ２から交互に出力させる。センスアンプ部３０₁からデータを読み出して出力している間は、センスアンプ部３０₂でビット線対のリセットを行う。

センスアンプ部３０₁の動作によりデータを読み出すためのローアドレスのコマンドＲＯＷ１が入る直前の状態は、センスアンプ部３０₁がオフで、センスアンプ部３０₂がオンである。センスアンプ部３０₁、３０₂のオン／オフ（より詳細には、センスアンプ３４₁、３４₂のオン／オフ）は制御信号ＰＳＡ１、ＮＳＡ１、ＰＳＡ２、ＮＳＡ２で行う。この時、センスアンプ部３０₁の内部ビット線対ＢＬ０１、／ＢＬ０１はリセット（図示する例では、ＶＳＳに設定されたリセット状態）されており、トランジスタＱ５０、Ｑ５１、Ｑ５２がオンしている。センスアンプ部３０₂はオンでデータの読み出しを行っており、選択側のビット線（仮にＢＬ０側）のトランジスタＱ５３がオン、トランジスタＱ５４、Ｑ５５はオフである。

コマンドＲＯＷ１が外部から半導体記憶装置に入力されると、制御信号ＰＳＡ１、ＮＳＡ１、ＰＳＡ２、ＮＳＡ２により、センスアンプ部３０₁がオンし、センスアンプ部３０₂がオフする。上記コマンドＲＯＷ１は、図示を省略するデコーダでデコードすることでワード線（図６の例では図２に示すワード線ＷＬ１）が選択され、ワード線ＷＬ１の電位がＶＣＣに向け立ち上がる。一方、ビット線リセット信号ＢＲＳＴ１が立ち下がり、トランジスタＱ５２がオフすることで内部ビット線ＢＬ０１、／ＢＬ０１のリセットは解除され、センスアンプ３４₁がセルからデータを読み出せる状態になる。他方、センスアンプ部３０₂のトランジスタＱ５３は、トランスファ制御信号ＢＴ０２がローレベルになることでオフし、センスアンプ３４₂はセルアレイ部３１のビット線ＢＬ０と切り離される。

ワード線ＷＬ１が立ち上がると、ビット線ＢＬ０、／ＢＬ０に電位差が生じる。例えば、選択されたワード線ＷＬ１に接続されているセルに１のデータが記憶されているとする。このセルに蓄積された電荷がビット線ＢＬ０に流れ出ることで、ビット線ＢＬ０の電位は上昇する。他方、内部ビット線／ＢＬ０の電位は図５に示すダミーセル回路４２のトランジスタＱ１５がオンするように制御信号ＣＮＴ２で制御されるので、キャパシタＣに蓄積された電荷がＶＳＳレベルにあるビット線／ＢＬ０に流れ出る。選択されたセルの電荷はＶＣＣで蓄積されているのに対し、トランジスタＱ１５の電荷はＶＣＣ／２で蓄積されているため、ビット線／ＢＬ０の上昇する電位はビット線ＢＬ０の電位よりも低い。よって、ビット線ＢＬ０、／ＢＬ０に電位差が生じる。

上記電位差は内部ビット線対ＢＬ０１、／ＢＬ０１に伝えられ、センスアンプ３４₁はこの電位差をセンスする。センスしたタイミングでトランスファ制御信号／ＢＴ０１を立ち下げ、非選択側のトランジスタＱ５１をオフさせる。センスアンプ３４₁がデータをセンスした時点で、コラムアドレスのコマンドＣＯＬ１をデコードすることでコラム制御信号ＣＬ１を立ち上げ、センスしたデータをデータ線ＤＢ１、／ＤＢ１に出力する。

他方、センスアンプ部３０₂では、上記のようにトランジスタＱ５３がオフになって、ビット線ＢＬ０が内部ビット線ＢＬ０２から切り離される。これにより、内部ビット線対ＢＬ０２、／ＢＬ０２はフローティング状態になる。センスアンプ部３０₁のトランジスタＱ５１がオフになったら、セルアレイ部３１のビット線ＢＬ０、／ＢＬ０のリセット動作を開始する。すなわち、トランジスタＱ５３、Ｑ５４、Ｑ５５がオンし、非選択側ビット線／ＢＬ０はセンスアンプ３４₁により、センスアンプ３４₁、トランジスタＱ５０、ビット線ＢＬ０、トランジスタＱ５３、Ｑ５５、トランジスタＱ５４、ビット線／ＢＬ０の経路でリセットが行われ、選択側のビット線ＢＬ０の電位、すなわちこの例ではＶＣＣの電位にリセットされる。このようにして、読み出しデータをセンスした後に、非選択側のビット線の電位を選択側のビット線の電位にリセットすることで、次の読み出し動作に備える。

次の読み出しでは、ローアドレスのコマンドＲＯＷ２により図２に示すワード線ＷＬ２が選択される。これを受けて、センスアンプ部３０₁はオフし、センスアンプ部３０₂はオンする。また、コラム選択信号ＣＬ１が立ち下がることでセンスアンプ部３０₁のデータ入出力回路３６₁はオフし、トランスファ制御信号ＢＴ０１が立ち下がることでトランジスタＱ５０がオフし、前回の読み出し動作で選択側であったビット線ＢＬ０を切り離す。図示する場合は、選択側のビット線／ＢＬ０に０のデータが記憶されている。この場合、図５に示すダミーセル部４２の非選択側トランジスタＱ１４がオンする。ワード線ＷＬ２に接続されたセルＭＣのデータは０なので、ビット線／ＢＬ０からセルのキャパシタに電荷が流れ込み、ビット線／ＢＬ０の電位は下がる。他方、トランジスタＱ１４がオンするので、電荷がＶＣＣにあるビット線ＢＬ０からキャパシタＣに流れ込む。この場合、ＣはＶＣＣ／２で充電されているので、ビット線ＢＬ０の電位は、ビット線／ＢＬ０の電位よりは下がらない。

このようにして生成されたビット線ＢＬ０と／ＢＬ０の電位差は内部ビット線ＢＬ０２、／ＢＬ０２に伝えられ、センスアンプ３４₂でセンスされる。センス後、非選択側の内部ビット線ＢＬ０２に接続されているトランジスタＱ５３をオフし、またデータ入出力回路３４₂をオンしてセンスしたデータをデータ線ＤＢ２、／ＤＢ２に出力する。

他方、センスアンプ部３０₁では、内部ビット線対ＢＬ０１、／ＢＬ０１はフローティング状態になる。センスアンプ部３０₂のトランジスタＱ５３がオフになったら、セルアレイ部３１のビット線ＢＬ０、／ＢＬ０のリセット動作を開始する。すなわち、トランジスタＱ５０、Ｑ５１、Ｑ５２がオンし、非選択側ビット線ＢＬ０はセンスアンプ３４₂により、センスアンプ３４₂、トランジスタＱ５４、ビット線／ＢＬ０、トランジスタＱ５１、トランジスタＱ５２、トランジスタＱ５０、ビット線ＢＬ０の経路でリセットが行われ、選択側のビット線／ＢＬ０の電位、すなわちこの例ではＶＳＳの電位にリセットされる。このようにして、読み出しデータをセンスした後に、非選択側のビット線の電位を選択側のビット線の電位にリセットすることで、次の読み出し動作に備える。

上記読み出し動作においては、従来のようなビット線プリチャージのためのコマンドＰＲＥがなく、前の読み出しサイクルのコマンドＣＯＬの次に、次の読み出しサイクルのコマンドＲＯＷを持ってくることができるので、高速動作が可能になる。

図７は、本発明の第２の実施の形態によるＤＲＡＭ装置の要部の構成を示す回路図である。第２の実施の形態は、１つのセンスアンプ部を２つのセルアレイ部に共通に設けたことを特徴とする。なお、前述した第１の実施の形態による半導体記憶装置の構成要素と同一のものには、同一の参照番号を付けてある。

図示する回路構成は、１対のビット線ＢＬ０、／ＢＬ０に関するものであり、同様の回路構成がその他のビット線対毎に設けられている。ビット線ＢＬ、／ＢＬ０に対し、１つのセンスアンプ部３０と２つのセルアレイ部３２、３３が設けられている。センスアンプ部３０はセルアレイ部３２と３３とに共通に設けられている。センスアンプ部３０は、センスアンプ３４、データ入出力回路３６、トランスファゲート回路３８及び４０を有する。

センスアンプ３４は、フリップフロップを実現するトランジスタＱ１〜Ｑ４と、更にトランジスタＱ５、Ｑ６を有する。トランジスタＱ５は、制御信号ＰＳＡに従い選択的に電源電圧ＶＣＣをフリップフロップに接続する。同様に、トランジスタＱ６は制御信号ＮＳＡに従い選択的に電源電圧ＶＳＳをフリップフロップに接続する。

データ入出力回路３６はトランジスタＱ１１とＱ１２とから構成され、コラム選択信号ＣＬに従い、ビット線ＢＬ０、／ＢＬ０をそれぞれデータ線ＤＢ、／ＤＢに接続する。

トランスファゲート回路３８はトランジスタＱ７及びＱ８を有し、トランスファ制御信号ＢＴ０、／ＢＴ０に従い選択的にビット線ＢＬ０、／ＢＬ０をそれぞれ選択的にセンスアンプ部３０に接続することで、選択的にセルアレイ部３２をセンスアンプ部３０に接続する。トランスファゲート回路４０はトランジスタＱ９、Ｑ１０を有し、トランスファ制御信号ＢＴ１、／ＢＴ１に従い選択的にビット線ＢＬ０、／ＢＬ１をセンスアンプ部３０に接続することで、選択的にセルアレイ部３３をセンスアンプ部３０に接続する。なお、トランスファゲート回路３８、４０のいずれか一方のゲートが開いている時は、他方のゲートは閉じている。

セルアレイ部３２は、複数のセル（図７ではＭＣ１とＭＣ２の２つのみ図示してある）と、ダミーセル部４２と、ビット線リセット回路４４とを具備している。各セルは、１キャパシタ、１トランジスタ構成である。

ビット線リセット回路４４はトランジスタＱ１３を有し、ビット線リセット信号ＢＲＳＴがアクティブになると、ビット線ＢＬ０と／ＢＬ０とをショートとして、ビット線ＢＬ０と／ＢＬ０とをリセットする。

次に、図７の半導体記憶装置の動作について、図８を参照して説明する。

ビット線ＢＬ０、／ＢＬ０がＶＳＳにリセットされている状態で、ローアドレスのコマンドＲＯＷが外部から半導体記憶装置に与えられると、これを図示を省略するデコーダでデコードすることでワード線ＷＬが選択される。今、選択されたワード線は図７のワード線ＷＬ１であるとする。ワード線選択と同時にセルアレイ部３２をセンスアンプ部３０に接続するために、トランスファ制御信号ＢＴ０、／ＢＴ０がアクティブにされる。

今、選択されたワード線ＷＬ１に接続されたセルＭＣ１がデータ１を保持している場合、セルＭＣ１に蓄積された電荷がビット線ＢＬ０に流れ出ることで、ビット線ＢＬ０の電位は上昇する。他方、ビット線／ＢＬ０の電位はダミーセル部４２のトランジスタＱ１５がオンするので、キャパシタＣに蓄積された電荷がＶＳＳレベルにあるビット線／ＢＬ０に流れ出る。セルＭＣ１の電荷はＶＣＣで蓄積されているのに対し、トランジスタＱ１５の電荷はＶＣＣ／２で蓄積されているため、ビット線／ＢＬ０の電位はビット線ＢＬ０の電位よりも低い。

このようにして形成されたビット線ＢＬ０と／ＢＬ０との電位差を、センスアンプ３４がセンスする。これにより、ビット線ＢＬ０の電位はＶＣＣに向け急上昇し、ビット線／ＢＬ０の電位はＶＳＳに向かう。センスアンプ３４でセルＭＣ１のデータをセンスしたので、ダミーセルの情報を読み出しているビット線／ＢＬ０をセンスアンプ３４から切り離すために、トランスファ制御信号／ＢＴ０を立ち下げる（オフ）。セルＭＣ１の情報を読み出しているビット線ＢＬ０はセンスアンプ３４に接続したままにしておく。

一方、センスしたデータをデータ線ＤＢ、／ＤＢに出力させるために、コラムアドレスのコマンドＣＯＬをデコードすることで、コラム選択信号ＣＬをアクティブにする。これにより、センスアンプ３４にラッチされたセルＭＣ１のデータは、データ線ＤＢ、／ＤＢに出力される。

次に、ビット線リセット信号ＢＲＳＴをアクティブにして、ビット線ＢＬ０、／ＢＬ０をリセットする動作を開始させる。前述したように、ビット線ＢＬ０、／ＢＬ０のリセットは、非選択側のビット線／ＢＬ０を選択側のビット線ＢＬ０の電位に合わせることである。選択側のビット線ＢＬ０はセンスアンプ３４を介して電源ＶＣＣに接続されているため、ビット線／ＢＬ０の電位はＶＣＣに向かい上昇する。ビット線ＢＬ０と／ＢＬ０の電位（次回の読み出し動作のリセット電位）になったところで、ビット線リセット信号ＢＲＳＴを立ち下げる（オフ）。また、ビット線リセット信号ＢＲＳＴの立ち下げと同時にトランスファ制御信号ＢＴ０を立ち下げ、センスアンプ３４と選択側ビット線ＢＬ０を切り離す。ただし、図４の例では、引き続きワード線ＷＬ２が選択されセルアレイ３２が選択されるため、トランスファ制御信号ＢＴ０は立ち下がらずに引き続き選択される。

なお、センスアンプ３４がデータをセンスした後に、図５に示す制御信号ＣＯＮＴ３でトランジスタＱ１６をオンにして、キャパシタＣをＶＣＣ／２で充電する。

このようにして、ビット線ＢＬ０、／ＢＬ０はリセット状態に設定され、次の読み出し動作が可能になる。次に選択されるワード線が図７のＷＬ２であり、セルＭＣ２に蓄積されているデータが０であるとする。この場合には、図５のトランジスタＱ１４が選択される。セルＭＣ２のデータは０なので、ビット線／ＢＬ０からセルＭＣ２のキャパシタに電荷が流れ込み、ビット線／ＢＬ０の電位は下がる。他方、トランジスタＱ１４がオンするので、電荷がＶＣＣにあるビット線ＢＬ０からキャパシタＣに流れ込む。この場合、ＣはＶＣＣ／２で充電されているので、ビット線ＢＬ０の電位は、ビット線／ＢＬ０の電位よりは下がらない。このようにして生成されたビット線ＢＬ０と／ＢＬ０の電位差をセンスアンプ３４でセンスする。読み出した後、非選択側のビット線ＢＬ０の電位を選択側のビット線ＢＬ０の電位ＶＳＳに一致させることで、ビット線ＢＬ０と／ＢＬ０はリセットされ、次の読み出し動作に備える。

なお、上記の構成ではセンスアンプ３４のリセット（プリチャージ）の構成は省略してある。

次に、本発明の第３の実施の形態について説明する。

図９は、本発明の第３の実施の形態による半導体記憶装置の要部を示すブロック図である。なお、前述した第１及び第２の実施の形態による半導体記憶装置の構成要素と同一のものには、同一の参照番号を付けてある。

第３の実施の形態は、ダミーセル回路４２をセンスアンプ部３００内に設け、読み出し動作をより高速に行えるようにしたことを特徴とする。このために、センスアンプ部３００のフリップフロップ回路３４は、センスアンプ部３００内の内部ビット線対ＢＬ、／ＢＬをセンスする構成である。センスする際には、セルアレイ部３２０と３３０はセンスアンプ部３００から切り離されるので、センス動作速度は内部ビット線ＢＬ、／ＢＬの負荷に依存する。図７に示す構成では、図９の内部ビット線ＢＬ、／ＢＬよりも長いビット線ＢＬ０、／ＢＬ０の負荷に依存するので、センス動作速度は図９の構成に比べ遅い。この結果、センス動作で消費する電力も軽減することができる。

センスアンプ部３００を上記の通り構成したので、センスアンプ部３００に接続されるセルアレイ部３２０、３３０も図７に示す構成とは異なる。具体的には、セルアレイ部３２０はビット線ＢＬ０のみを有し、セルアレイ部３３０はビット線／ＢＬ０のみを有する。すなわち、センスアンプ３００に対して、いずれか一方のビット線ＢＬ０又は／ＢＬ０が駆動される。

センスアンプ部３００は、フリップフロップ回路３４及びデータ入出力回路３６に加え、トランスファゲート回路３８Ａ、４０Ａ、ダミーセル回路４２及びビット線リセット回路４４Ａを有する。トランスファゲート回路３８ＡはトランジスタＱ７を有し、トランスファゲート４０ＡはトランジスタＱ１０を有する。ダミーセル部４２は図５に示す構成であるが、センスアンプ部３００内の内部ビット線ＢＬ、／ＢＬに接続されている点で図７に示す構成とは異なる。また、ビット線リセット回路４４Ａは、センスアンプ部３００内の内部ビット線ＢＬ、／ＢＬをリセットする。

図１０は、図９の回路構成の動作を示すタイミング図である。

今、ビット線ＢＬ、／ＢＬがＶＳＳにリセットされている状態で、ローアドレスのコマンドＲＯＷが外部から半導体記憶装置に与えられると、これを図示を省略するデコーダでデコードすることでワード線ＷＬが選択される。今、選択されたワード線は図９のワード線ＷＬ１であるとする。ワード線選択と同時にセルアレイ部３２０をセンスアンプ部３０に接続するために、トランスファ制御信号ＢＴ０がアクティブにされる。

今、選択されたワード線ＷＬ１に接続されたセルＭＣ１がデータ１を保持している場合、セルＭＣ１に蓄積された電荷がビット線ＢＬ０に流れ出ることで、ビット線ＢＬ０の電位は上昇する。よって、センスアンプ部３００内の内部ビット線ＢＬの電位も上昇する。他方、ビット線／ＢＬの電位はダミーセル部４２のトランジスタＱ１５がオンするので、キャパシタＣに蓄積された電荷がＶＳＳレベルにある内部ビット線／ＢＬに流れ出る。セルＭＣ１の電荷はＶＣＣで蓄積されているのに対し、トランジスタＱ１５の電荷はＶＣＣ／２で蓄積されているため、内部ビット線／ＢＬの電位は内部ビット線ＢＬの電位よりも低い。

このようにして形成された内部ビット線ＢＬ０と／ＢＬ０との電位差を、フリップフロップ回路３４がセンスする。この時、セルアレイ部３２０は、トランジスタＱ７をオフさせて、センスアンプ部３００から切り離された状態にしておく。これにより、内部ビット線ＢＬの電位はＶＣＣに向け急上昇し、内部ビット線
／ＢＬの電位はＶＣＣに向かう。

一方、センスしたデータをデータ線ＤＢ、／ＤＢに出力させるために、コラムアドレスのコマンドＣＯＬをデコードすることで、コラム選択信号ＣＬをアクティブにする。これにより、フリップフロップ回路３４にラッチされたセルＭＣ１のデータは、データ線ＤＢ、／ＤＢに出力される。

次に、ビット線リセット信号ＢＲＳＴをアクティブにして、内部ビット線ＢＬ、／ＢＬをリセットする動作を開始させる。内部ビット線ＢＬ０、／ＢＬ０のリセットは、非選択側の内部ビット線／ＢＬ０を選択側の内部ビット線ＢＬ０の電位に合わせることである。よって、この場合はビット線／ＢＬ０の電位がＶＣＣに向かい上昇する。内部ビット線ＢＬ０と／ＢＬ０の電位がＶＣＣ（次回の読み出し動作のリセット電位）になったところで、ビット線リセット信号ＢＲＳＴを立ち下げる（オフ）。

ビット線ＢＬ、／ＢＬがリセットされていれば直ちに次の読み出し動作を実行することができる。よって、外部からの読み出しに関するコマンドを図１０に示すように配列することができる。センス動作をより高速にできるので、コマンドも詰めて配列することができる。

なお、図９ではセンスアンプ部３００の両方向にビット線が延びている構成であったが、一方向に延びる構成であってもよい。

また、上記の構成ではセンスアンプ３４のリセット（プリチャージ）の構成は省略してある。

また、第１ないし第３の実施の形態で用いられているセンスアンプ３４₁及び３４₂は６個のトランジスタから成るが、図１１に示すように、２つのＰチャネルトランジスタ及び２つのＮチャネルトランジスタの計４個のトランジスタで構成しても良い。図１１の構成では、制御信号ＰＳＡ及びＮＳＡがそれぞれハイレベル及びローレベルにあると、センスアンプはオンする。従って、図１１の構成では、６個のトランジスタで構成されるセンスアンプの動作とは逆になる。

次に、本発明の第４の実施の形態を説明する。

前述した第１の実施の形態では、ビット線ＢＬ０、／ＢＬ０の両側にそれぞれ設けられた２つのセンスアンプ３４₁及び３４₂を用い、一方のセンスアンプでデータを読み出ている間は、他方のセンスアンプでビット線対ＢＬ０、／ＢＬ０のプリチャージ（リセット）を行うとともに、データの読み出し後に前記一方のセンスアンプ内のビット線（ノード）をリセットして（フローティング状態）、ラッチ状態を解除する構成である。

この構成を用いて実際の半導体記憶装置を構成した場合、図１２（Ａ）に示すように、センスアンプＳ／Ａ１、Ｓ／Ａ２を一対のビット線の両側に配置することは可能であるが、図１２（Ｂ）に示すリラックス方式のレイアウトを実現するのは極めて困難である。リラックス方式は複数のビット線対がセンスアンプＳ／Ａ１、Ｓ／Ａ２を共用する構成である。従って、図１２（Ｂ）のセンスアンプの配列を可能とする構成が必要となる。

本発明の第４の実施の形態は、ビット線とセンスアンプ（この中のビット線）とをプリチャージする手段を設け、図１２（Ｂ）に示すようなレイアウトを可能にするものである。また、この手段を前述の第２及び第３の実施の態様に適用し
て、センスアンプ内のビット線をリセットするために用いることもできる。

図１３は、本発明の第４の実施の形態を示す回路図である。図１３の構成は、一対のビット線に関するもので、複数のメモリセル、前述したダミーセル回路４２、４トランジスタ構成のセンスアンプ１１０、プリチャージ制御回路１２０、プリチャージ回路１３０、及びデータ入出力回路１４０を具備する。プリチャージ回路１３０は、センスアンプ１１０側のビット線対ＢＬＸ（ＢＬ）、ＢＬＺ（ＢＬ）及びビット線ＢＬＸ（ＬＡ）、ＢＬＺ（ＬＡ）を同時にプリチャージする。プリチャージ回路１３０はセンスアンプ１１０と同一回路構成なので、データをラッチする機能も有する。プリチャージ制御回路１２０は、１つのＮチャネルＭＯＳトランジスタからなるビット線リセット回路１２１と、２つのＮチャネルＭＯＳトランジスタからなるトランスファゲート１２２とを具備し、ビット線対ＢＬＸ（ＢＬ）、ＢＬＺ（ＢＬ）及びビット線ＢＬＸ（ＬＡ）、ＢＬＺ（ＬＡ）のプリチャージを制御する。

次に図１３の動作を、図１４を参照して説明する。以下では、図中のアルファベットＡ〜Ｆで示した区間ごとにその動作を説明する。
区間Ａ
まず始めに、ビット線ＢＬＸ（ＢＬ）、ＢＬＺ（ＢＬ）がハイレベルＨにプリチャージされている状態で、ワード線ＷＬ１が立ち上がると、ワード線ＷＬ１に接続されているメモリセルからデータが出てくる。この例の場合では、"Ｌ"が出てきたと仮定する。これと同時に、ダミーセル４２からもデータが出てくる。前述したように、ダミーセル４２には電源電圧ＶＣＣの半分の電荷が蓄積されている。よって選択されたメモリセルに接続するビット線ＢＬＸ（ＢＬ）は、ダミーセル４２に接続するビット線ＢＬＺ（ＢＬ）よりも立ち下がりが速い。センスアンプ１１０は、制御信号ＮＳＡ１、ＰＳＡ１が反転してオンし、ビット線ＢＬＸ（ＢＬ）とＢＬＺ（ＢＬ）との僅かな電位差を増幅する。
区間Ｂ
次に、プリチャージ制御回路１２０はセンスアンプ１１０が増幅したデータをプリチャージ回路１３０へ転送する。センスアンプ１１０のラッチ後、トランスファ制御信号ＢＴ０、／ＢＴ０が立ち上がり、トランスファゲート１２２の２つのトランジスタが両方オンし、ラッチされたデータがプリチャージ回路１３０へ転送される。
区間Ｃ
制御信号ＰＳＡ、ＮＳＡが反転し、プリチャージ回路１３０がオンする。この時、制御信号ＰＳＡ１、ＮＳＡ１が反転し、センスアンプ１１０をオフにする。これは、次にセンスアンプ１１０とビット線のプリチャージが行われるのであるが、その時にセンスアンプ１１０を前もってオフの状態にしておかないとプリチャージできないからである。
区間Ｄ
センスアンプ１１０のプリチャージ（すなわち、ビット線対ＢＬＸ（ＢＬ）、ＢＬＺ（ＢＬ）のプリチャージ）と、ビット線対ＢＬＸ（ＬＡ）、ＢＬＺ（ＬＡ）のプリチャージが行われる。区間Ｄでは、まず、区間Ｂで同時に立ち上げたトランスファ制御信号ＢＴ０、／ＢＴ０のうち、選択されたメモリセル（この場合はワード線ＷＬ１に接続されているメモリセル）につながるビット線、すなわち非選択側のビット線（この場合、ビット線ＢＬＺ（ＢＬ））をプリチャージ回路１３０から切り離すために、トランスファ制御信号ＢＴ０を立ち下げる。そして、ビット線リセット信号ＢＲＳＴを立ち上げ、ビット線ショート回路１２１のトランジスタをオンし、ビット線ＢＬＸ（ＢＬ）とＢＬＺ（ＢＬ）とをショートし、非選択側のビット線ＢＬＺ（ＢＬ）をローレベルにプリチャージする。すなわち、プリチャージ回路１３０のビット線ＢＬＸ（ＬＡ）はローレベルにあり、センスアンプ１１０のビット線ＢＬＺ（ＢＬ）はハイレベルにある。よって、ビット線ＢＬＺ（ＢＬ）の電荷がビット線ショート回路１２１、／ＢＴ０側トランジスタ、ビット線ＢＬＸ（ＬＡ）、及びＮチャネルＭＯＳトランジスタを通して、ＮＳＡに流れ込む。

なお、区間Ｄでコラム選択信号ＣＬを立ち上げる（オン）することで、読み出したデータをデータバスＤＢＸ、ＤＢＺに出力することができる。
区間Ｅ
この状態では、センスアンプ１１０のビット線対ＢＬＺ（ＢＬ）、ＢＬＸ（ＢＬ）のプリチャージは完了している。またプリチャージ回路１３０は、ビット線ＢＬＸ（ＬＡ）がローレベル、ビット線ＢＬＺ（ＬＡ）がハイレベルになっており、読み出したデータをラッチしていることになる。そして、トランスファ制御信号／ＢＴ０を立ち下げ、ビット線リセット信号ＢＲＳＴを立ち下げる。
区間Ｆ
そして、制御信号ＰＳＡ、ＮＳＡを反転させ、プリチャージ回路１３０をオフにする。これにより、次の新しいデータをラッチする際のタイミングマージンに余裕ができる。

以上説明したように、プリチャージ回路１３０でセンスアンプ１１０から延びるビット線対ＢＬＺ（ＢＬ）、ＢＬＸ（ＢＬ）をプリチャージできるので、図２に示す構成よりも回路が簡単化できる。図１３に示す回路構成を用いて、図１２（Ｂ）に示す配置を実現することができる。

図１５は、図１３に示す回路構成を用いて実現したリラックス方式の半導体記憶装置を示す回路図である。以下、図１５の構成を本発明の第５の実施の態様として説明する。図１５中、図１３に示す構成要素と同一部分には同一の参照番号を付けてある。図１５に示す回路の特徴は、左センスアンプ１１０と右センスアンプ１４０に共通に１つのプリチャージ回路１３０を設け、プリチャージ回路１３０で両方のセンスアンプをプリチャージする。なお、以下の説明では、プリチャージ回路１３０に対し、左と右の構成要素を区別するために、図１３に示す参照番号うち信号、ビット線、ワード線を表すものにはＬ（左）、Ｒ（右）を付ける。例えば左側（図１５では便宜上、上側）に配置されたワード線はＷＬＬ１、ＷＬＬ２であり、右側（図１５では便宜上、下側）に配置されたワード線はＷＬＲ１、ＷＬＲ２である。

図１５の上側の回路構成は図１３に示す回路構成と同じである。また、図１５の下側の回路構成は、セルアレイ、ダミーセル１４２、右センスアンプ１４０及び右プリチャージ制御回路１５０を有する。右センスアンプ１４０は左センスアンプ１１０と同一構成である。また、右プリチャージ制御回路１５０は左プリチャージ制御回路１２０と同一構成で、ビット線ショート回路１５１及びトランスファゲート１５２を有する。なお、データバス線ＤＢＸ、ＤＢＺ及びデータ入出力回路１４０は同一である。

次に、図１６及び図１７を参照して、図１５に示す構成の動作を説明する。図１６は、プリチャージ回路１３０に対し左側に位置する左側回路の動作タイミング図、図１７は右側に位置する右側回路の動作タイミング図である。図１６及び図１７に、図１４に示す区間Ａ〜区間Ｆに対応する区間Ａ〜区間Ｆを示す。

まず、図１６において、ワード線ＷＬＬ１に接続されるセルが選択されたとする。この場合の左側回路の動作は、図１４を参照して説明した回路動作と同様である。すなわち、図１６の区間Ａ〜区間Ｆのそれぞれの各部の動作は、図１４の区間Ａ〜区間Ｆの対応する部分の動作と同じである。従って、ここでの左側回路の動作説明は省略する。

右側回路中の右プリチャージ制御回路１５０は、左プリチャージ制御回路１２０と異なる動作をする。図１７において、スタンバイ状態（０（ｎｓ）時）では、右センスアンプ１４０は左センスアンプ１１０とは反対のプリチャージレベルにある。すなわち、右センスアンプ１４０内のビット線ＢＬＲＸ（ＢＬ）、ＢＬＲＺ（ＢＬ）ともローレベルにある。左側回路のメモリセルが選択されて左側回路がセンス動作をしている時（図１６の区間Ｃ）は、右プリチャージ制御回路１５０のトランスファ制御信号ＢＴＲ０、／ＢＴＲ０はいずれもローレベルにある。従って、右センスアンプ１４０はプリチャージ回路１３０から切り離された状態、すなわちフローティング状態にある。左側回路のセンス動作が終了し、プリチャージ動作に入った時（図１６の区間Ｄ）、右側回路も同時にプリチャージ動作に入る（図１７の区間Ｄ）。このプリチャージ動作において、プリチャージ回路１３０の負荷を増やさないように、左側がＶＳＳ方向のプリチャージ動作を行っているならば、右側はＶＣＣ方向のプリチャージ動作を行う。すなわち、図１６では区間Ｄでトランスファ制御信号／ＢＴＬ０がオンであり、プリチャージ回路１３０は、左センスアンプ１１０のビット線ＢＬＬＺ（ＢＬ）電位をビット線ＢＬＸ（ＬＡ）の電位ＶＳＳにプリチャージするように動作する。よって、図１７の区間では、トランスファ制御信号ＢＴＲ０がビット線リセット信号ＢＲＳＴＲと同時にオンし、プリチャージ回路１３０は、右センスアンプ１４０のビット線ＢＬＲＸ（ＢＬ）、ＢＬＲＺ（ＢＬ）をＢＬＺ（ＬＡ）の電位ＶＣＣにプリチャージするように動作する。この結果、非活性時（オフ）にビット線がフローティング状態になることはない。

以上の通り、図１５の回路構成で図１２（Ｂ）に示す配列を実現でき、しかもプリチャージ回路は右側回路と左側回路とで共用できるので、レイアウト面積上からも利点がある。

次に、図１８を参照して、本発明の第６の実施の態様を説明する。なお、図１８において、前述した図に示される構成要素と同一のものには同一の参照番号を付けてある。本発明の第６の実施の態様は、図１３に示す本発明の第４の実施の態様による回路構成に対し、貫通電流阻止ゲート１６０を設けたものである。この貫通電流阻止ゲート１６０は、図１５に示す回路構成にも適用できる。

図１３において、メモリセルアレイが非活性状態（いずれも選択されていない：以下、この状態にあるメモリセルアレイを非活性アレイという）でプリチャージ回路１３０がラッチ状態にある時にコラム選択信号ＣＬがオンした場合、プリチャージ回路１３０にラッチされたデータとデータバス線ＤＢＸ，ＤＢＺのプリチャージレベルとが異なる時には、データバスＤＢＸ又はＤＢＺからデータ入出力回路１４０を介して、プリチャージ回路１３０のＰＳＡ又はＮＳＡに貫通電流が流れてしまう。通常、上記貫通電流は、図１５に示すような複数のセンスアンプがデータバスを共用している場合に流れる。図１５では、例えば左側回路のメモリセルアレイが非活性状態で右側回路のメモリセルアレイが活性状態（ワード線が立ち上がり、メモリセルが選択される：以下、この状態にあるメモリセルアレイを活性アレイという）にある場合、データのデータバスＤＢＸ，ＤＢＺに出力するためにコラム選択信号ＣＬを立ち上げると、上記の貫通電流が流れてしまう。

貫通電流阻止ゲート１６０は、２つのＮチャネルＭＯＳトランジスタからなる。この２つのトランジスタのゲートには、制御信号ＣＬＤが与えられる。ワード線が選択されセンスアンプが動作する場合には、貫通電流阻止ゲート１６０は開いていなければならない。そのため、ゲート制御信号ＣＬＤはコラム選択信号ＣＬがオンする前又は同時にオンしていなければならない。本実施の形態の場合では、ゲート制御信号ＣＬＤを制御信号ＰＳＡ、ＮＳＡに同期させ、コラム選択信号ＣＬがオンする前にゲート制御信号ＣＬＤをオンする構成としている。

図１９は、図１８の構成の活性アレイ動作を示すタイミング図である。制御信号ＰＳＡ、ＮＳＡが反転してプリチャージ回路１３０がオンする時に、ゲート制御信号ＣＬＤがオンして貫通電流阻止ゲート１６０のゲートが開く。その後、コラム選択信号ＣＬがオンして、プリチャージ回路１３０にラッチされたデータがデータバス線ＤＢＸ、ＤＢＺに転送される。

図２０は、図１８の構成の非活性アレイ動作を示す図である。メモリセルが選択されない場合には、ゲート制御信号ＣＬＤはローレベル（オフ）のままである。従って、その後、コラム選択信号ＣＬがオンしてもデータバス線ＤＢＸ、ＤＢＺとプリチャージ回路１３０とは切り離されており、貫通電流が流れることはない。

データ入出力回路１４０は、図１８に示す２トランジスタ構成以外の構成を具備した回路であっても良い。図２１は、ダイレクトセンス回路１８０を具備した構成である。なお、図２１において、前述した構成要素と同一のものには同一の参照番号を付けている。以下、図２１に示す構成を本発明の第７の実施の形態として説明する。なお、以下の説明では、データバス線ＤＢＸ、ＤＢＺはＶＣＣレベルにプリチャージされるものとする。

ダイレクトセンス回路１８０は、トランジスタＱ２１〜Ｑ２８を具備する。ビット線ＢＬＺ（ＬＡ）、ＢＬＸ（ＬＡ）をそれぞれトランジスタＱ２５、Ｑ２６のゲートで受け、これらのドレインをデータバス線ＤＢＸ、ＤＢＺに接続してある。メモリセルから読み出され、プリチャージ回路１３０でラッチされたデータがトランジスタＱ２５、Ｑ２６のオン／オフを制御することで、データバス線ＤＢＸ、ＤＢＺに転送される。データの書き込み時、書き込み時コラム選択信号ＷＣＬＥがオンしてトランジスタＱ２３、Ｑ２４がオンする。データバス線ＤＢＸ、ＤＢＺ上の書き込みデータはトランジスタＱ２１〜Ｑ２４を通りプリチャージ回路１３０に与えられる。

ここで、メモリセルが非選択の場合、プリチャージ回路１３０の制御信号ＮＳＡはハイレベルに設定される。この点に着目し、トランジスタＱ２７、Ｑ２８のソースをプリチャージ回路１３０の制御信号ＮＳＡのノードに接続してある。従って、たとえコラム選択信号ＣＬがオンしてトランジスタＱ２５、Ｑ２６がオンしても、データバス線ＤＢＸ、ＤＢＺからプリチャージ回路１３０のＮＳＡのノードに貫通電流が流れることはない。

図２２は、図２１の構成の活性アレイ動作を示すタイミング図である。この場合、プリチャージ回路１３０の制御信号ＮＳＡ、ＰＳＡをそれぞれローレベル、ハイレベルに設定する。そして、コラム選択信号ＣＬをオンする。図２２の場合、ビット線ＢＬＺ（ＬＡ）がハイレベルにあるのでトランジスタＱ２５がオンし、データバス線ＤＢＸからプリチャージ回路１３０のＮＳＡのノードに電流が流れ、データバス線ＤＢＸの電位はＶＣＣから下降する。一方、ビット線ＢＬＸ（ＬＡ）はローレベルなのでトランジスタＱ２６はオフしている。よって、データバス線ＤＢＺの電位はハイレベルのままである。

図２３は、図２１の構成の非活性アレイ動作を示すタイミング図である。この場合、プリチャージ回路１３０の制御信号ＮＳＡ、ＰＳＡはそれぞれハイレベル、ローレベルにある。また、トランジスタＱ２５はオンし、トランジスタＱ２６はオフしている。よって、コラム選択信号ＣＬが立ち上がりトランジスタＱ２７、Ｑ２８がオンしてもデータバス線ＤＢＸ、ＤＢＺとプリチャージ回路１３０のＮＳＡのノードは同一レベル（ハイレベル）にあるので、貫通電流が流れることはない。

なお、図２１に示す回路構成では、トランジスタＱ２７、Ｑ２８のソースをプリチャージ回路１３０のＮＳＡのノードに直結していたが、ＮＳＡと同様に変化する別の回路に接続することとしても良い。

また、図２１〜図２３では、データバス線ＤＢＸ、ＤＢＺはＶＣＣにプリチャージされる場合であったが、ＶＳＳレベルにプリチャージされる場合には、トランジスタＱ２７、Ｑ２８のソースをＰＳＡのノードに接続すれば良い。更に、データバス線ＤＢＸ、ＤＢＺがＶＣＣ／２の場合には、トランジスタＱ２７、Ｑ２８のソースを、活性アレイ動作時０Ｖ、非活性動作時ＶＣＣ／２に変化するノード（回路）に接続すれば良い。

図２４は、上記第１ないし第７の実施の形態が適用可能な半導体記憶装置の一例であるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成を示すブロック図である。図２４に示すＳＤＲＡＭは、クロックバッファ２００、コマンドデコーダ２１０、アドレスバッファ／レジスタ２２０、Ｉ／Ｏデータバッファ／レジスタ２３０、メモリセルアレイ２４０、ローデコーダ２５０、センスアンプ部２６０、及びコラムデコーダ２７０を有する。クロックバッファ２００は外部からクロック信号ＣＬＫやクロックイネーブル信号ＣＫＥを受け取り、内部回路に必要な内部クロック信号を生成して、コマンドデコーダ２１０、アドレスバッファ／レジスタ２２０、Ｉ／Ｏデータバッファ／レジスタ２３０等に出力する。コマンドデコーダ２１０は、外部からチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを受け取り、これらの信号をデコードして内部回路が必要とする種々の信号、例えば前述したビット線リセット信号ＢＲＳＴ、トランスファ制御信号ＢＴ、制御信号ＮＳＡ、ＰＳＡ等を生成する。その他、図２４には図示を省略するが、前述の制御信号ＣＮＴ、ゲート制御信号ＣＬＤ等もコマンドデコーダ２１０で生成される。アドレスバッファ／レジスタ２２０は、外部からのアドレス信号Ａ０〜Ａｍをデコードし、ローアドレス及びコラムアドレスを生成する。Ｉ／Ｏデータバッファ／レジスタ２３０はデータバスＤＢ、／ＤＢ（前述のＤＢＸ、ＤＢＺにも相当する）に接続し、外部からの書き込みデータを一時記憶し、外部への読み出しデータを一時記憶する。メモリセルアレイ２４０は、多数のメモリセル、ワード線、ビット線を含む回路である。ローデコーダ２５０は、ローアドレスをデコードしてワード線を駆動する信号（前述のＷＬ１等）を生成する。コラムデコーダ２７０は、コラムアドレスをデコードして前述のコラム選択信号ＣＬ等を生成する。センスアンプ部２６０は、メモリセルアレイとデータバスＤＢ、／ＤＢとの間の全ての回路部分を含むものであり、例えば図１３の構成ではセンスアンプ１１０、プリチャージ制御回路１２０、プリチャージ回路１３０及びデータ入出力回路１４０を含むものである。

ここで、図２４のブロック図のメモリセルアレイ２４０とセンスアンプ部２６０との配列関係が直接対応するのは、図１３に示す第４の実施の形態である。しかしながら、図２４のメモリセルアレイ２４０とセンスアンプ部２６０との配列関係はあくまでも一例であって、その他の実施の形態や変形例、改良例を含むものである。例えば、図１６の構成は図２４のメモリセルアレイ２４０とセンスアンプ部２６０との配列関係に直接対応しないが、図２４のメモリセルアレイ２４０とセンスアンプ部２６０とからなるブロック内に図１６の構成が実現されていると考えることができる。また、図２４のメモリセルアレイ２４０は、複数のバンクを有する構成であっても良いことは勿論である。

ここで、図２４に示す半導体記憶装置は、データ書き込み動作に関し、以下に説明する特徴的構成を具備することができる。実際の半導体記憶装置では、複数ビットのデータが一度に書き込まれるが、この際、書き込みデータの一部をマスクして書き込みを禁止することがある。例えば、データバス上の書き込みデータを対応するセンスアンプを介してメモリセルに一度に書き込む場合、マスクすべきデータをマスクすればよい。

図２５は、あるデータバスの１本（１ビット）のデータバス線に対する書き込み動作及びマスク動作を説明するための図である。書き込みクロックの立ち上がりに同期して、データＨ、Ｌ、Ｈ、Ｌ・・・が順番にメモリセルに書き込まれる。この場合、２番目のデータＬの書き込みを禁止する場合には、このタイミングでデータＬをマスクして、対応するメモリセルに接続するデータバス線にデータＬが出力されるのを禁止すれば良い。通常、このマスク動作のために、マスク信号が生成される。

これに対しある１つのデータバス線の１ビットデータを複数個ためて（例えば、同時に４つのセンスアンプが選択される場合にはそれぞれにつながるデータバス線にデータをためる）、一度にメモリセルに書き込む動作がある。この書き込み動作は一括書き込み動作とも呼ばれ、例えば、図２５の例では、Ｈ、Ｌ、Ｈ、Ｌの４個の１ビットデータがたまるまで書き込み動作を行わず、４個のデータがたまると一度にメモリセルに書き込む。この場合、２番目のデータＬをマスクする必要がある場合には、４個のデータを一度にメモリセルに書き込むために、２番目のデータがマスクされるデータであることを指定する必要がある。従って、図２５に示すような書き込みクロックの各立ち上がりに同期してデータを書き込む場合のマスク動作では、一括してデータを書き込み際のマスク動作を実現できない。

図２６の構成は、上記複数の１ビットデータをためて一度に書き込む場合でも、その中のデータをマスクすることができることを特徴とする。より特定すれば、図２６の構成は、マスクすべきデータに対応するデータバス線をフローティング状態に設定することで、マスクすべきデータと特定するとともに書き込み動作を禁止する。以下、図２６に示す構成を本発明の第８の実施の形態として説明する。

図２６は、図２４のセルアレイ２４０及びセンスアンプ部２６０に相当する部分を示したもので、４ビットを一括でメモリセルに書き込む場合を想定している。セルアレイ３００の両側には複数のセンスアンプ（Ｓ／Ａ）３１０、３２０が設けられ、前述したリラックス方式に従い、両側のセンスアンプ３１０、３２０から交互にビット線対が延びている。図２６では、説明を判りやすくするために、各センスアンプから延びるビット線対は一対のみ示してある。センスアンプ３１０、３２０の各々はデータバスに接続される。図２６では、４対のデータバス線ＤＢ０Ｘ、ＤＢ０Ｚ；ＤＢ１Ｘ、ＤＢ１Ｚ；ＤＢ２Ｘ、ＤＢ２Ｚ；ＤＢ３Ｘ、ＤＢ３Ｚに図示するように接続されている。コラムデコーダ２７０はデータの書き込み時、一度に４つのデータ入出力回路（前述のデータ入出力回路１４０に相当するが、図２６では図示を省略してある）を選択し、対応する４つのセンスアンプと上記データバス線とを接続する。

４対のデータバス線ＤＢ０Ｘ、ＤＢ０Ｚ；ＤＢ１Ｘ、ＤＢ１Ｚ；ＤＢ２Ｘ、ＤＢ２Ｚ；ＤＢ３Ｘ、ＤＢ３Ｚ毎にそれぞれデータバス制御回路３３０₁、３３０₂、３３０₃、３３０₄が設けられている。データバス制御回路３３０₁、３３０₂、３３０₃、３３０₄はそれぞれ、書き込み指示信号線ＷＤＭ０、ＷＤＭ１、ＷＤＭ２及びＷＤＭ３、データバス線ＷＤＢ０Ｘ，ＷＤＢ０Ｚ、ＷＤＢ１Ｘ、ＷＤＢ１Ｚ，ＷＤＢ２Ｘ、ＷＤＢ２Ｚ、ＷＤＢ３Ｘ及びＷＤＢ３Ｚ、並びにデータバスプリチャージ指示信号線ＤＢＰに図示するように接続されている。書き込み指示信号線ＷＤＭ０、ＷＤＭ１、ＷＤＭ２及びＷＤＭ３は、書き込み指示信号生成回路３４０で生成される。書き込み指示信号生成回路３４０は、ライトイネーブル信号ＷＥと、データマスク信号ＤＱＭ０、ＤＱＭ１、ＤＱＭ２及びＤＱＭ３との所定の論理演算を行い、書き込み指示信号ＷＤＭ０、ＷＤＭ１、ＷＤＭ２及びＷＤＭ３を生成する。

なお、データマスク信号ＤＱＭ０、ＤＱＭ１、ＤＱＭ２及びＤＱＭ３、並びにデータバスプリチャージ信号ＤＢＰは図２４のコマンドデコーダ２１０から供給される。また、データバス線ＷＤＢ０Ｘ，ＷＤＢ０Ｚ、ＷＤＢ１Ｘ、ＷＤＢ１Ｚ，ＷＤＢ２Ｘ、ＷＤＢ２Ｚ、ＷＤＢ３Ｘ及びＷＤＢ３Ｚは図２４のＩ／Ｏデータバッファ／レジスタ２３０に接続される。

書き込み指示信号生成回路３４０は、４つのナンドゲート３４１〜３４４及び４つのインバータ３４５〜３４８からなる。ナンドゲート３４１〜３４４はそれぞれ、ライトイネーブル信号ＷＥとデータマスク信号ＤＱＭ０、ＤＱＭ１、ＤＱＭ２及びＤＱＭ３とのナンド論理演算を行い、その出力はインバータ３４５〜３４８を介して、書き込み指示信号ＷＤＭ０、ＷＤＭ１、ＷＤＭ２及びＷＤＭ３として出力される。なお、データマスク信号ＤＱＭ０、ＤＱＭ１、ＤＱＭ２及びＤＱＭ３は、マスクを指示する場合にローレベルとなる。

各データバス制御回路３３０₁〜３３０₄は、プリチャージ回路３３１、データバス駆動回路３３２、ナンドゲート３３３、３３４、及びインバータ３３６〜３３８からなる。図２６では、一例としてデータバス制御回路３３０₁の構成のみを示している。ナンドゲート３３４は書き込み指示信号ＷＤＭ０と書き込みデータＷＤＢ０Ｘのナンド論理をとり、その出力を２つのインバータ３３６、３３７を介して、データバス駆動部３３７のデータバス線ＤＢ０Ｘ側のＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのゲートに与える。インバータ３３６の出力は、データバス駆動部３３７のデータバス線ＤＢ０Ｚ側のＣＭＯＳインバータのＮチャネルＭＯＳトランジスタのゲートに与える。ナンドゲート３３３は書き込み指示信号ＷＤＭ０と書き込みデータＷＤＢ０Ｚのナンド論理をとり、その出力を２つのインバータ３３５、３３８を介して、データバス駆動部３３７のデータバス線ＤＢ０Ｚ側のＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのゲートに与える。インバータ３３５の出力は、データバス駆動部３３７のデータバス線ＤＢ０Ｘ側のＣＭＯＳインバータのＮチャネルＭＯＳトランジスタのゲートに与える。上記２つのＣＭＯＳインバータの出力はそれぞれ、データバス線ＤＢ０Ｘ、ＤＢ０Ｚに接続されている。

データバス駆動回路３３２の４つのトランジスタがすべてオフになると、データバス線ＤＢ０Ｘ、ＤＢ０Ｚはフローティング状態になる。

プリチャージ回路３３１は、２つのＰチャネルＭＯＳトランジスタ３３１からなる。これらのゲートは、上記データバスプリチャージ指示信号を受け、ドレインはそれぞれデータバス線ＤＢ０Ｘ及びＤＢ０Ｚに接続されている。図示の構成では、データバス線ＤＢ０Ｘ及びＤＢ０Ｚはハイレベル（ＶＣＣ）にプリチャージされる。

次に、図２６の動作を図２７のタイミング図を参照して説明する。

一度に４つのセンスアンプが選択されるデータの書き込み時、データバスプリチャージ信号ＤＢＰ及びライトイネーブル信号ＷＥが立ち上がり、書き込み動作可能となる。図２７の例では、データマスク信号ＤＱＭ０〜ＤＱＭ２が立ち上がり、対応するデータの書き込みが指示されるが、データマスク信号ＤＱＭ３はローレベルのままであり、対応するデータのマスクが指示される。この場合、書き込み指示信号生成回路３４０は書き込み指示信号ＷＤＭ０、ＷＤＭ１及びＷＤＭ
２をハイレベルに設定し、書き込み指示信号ＷＤＭ３をローレベルに設定する。

上記書き込み指示信号ＷＤＭ３を受けたデータバス制御回路３３０₄のデータバス駆動回路３３２の４つのトランジスタはすべてオフとなる。すなわち、書き込み指示信号ＷＤＭ３がローレベルなので、インバータ３３５、３３６の出力はローレベル、インバータ３３７、３３８の出力はハイレベルになる。よって、データバス線ＤＢ３Ｘ、ＤＢ３Ｚは、ハイレベルのフローティング状態に設定される。このハイレベルのフローティング状態は前述したセンスアンプのデータの読み出し状態に相当するので、データを書き込みことはできない。

その他のデータバス制御回路３３０₁〜３３０₃は書き込みデータＷＤＢ０Ｘ，ＷＤＢ０Ｚ、ＷＤＢ１Ｘ、ＷＤＢ１Ｚ，ＷＤＢ２Ｘ、ＷＤＢ２Ｚに応じてデータバス線ＤＢ０Ｘ〜ＤＢ２Ｚが駆動される。

以上のように、マスクすべきデータに対応するデータバス線をフローティング状態に設定することで、複数データの一括同時書き込みにもかかわらずマスクすべきデータの書き込みを禁止できる。

以上、本発明の実施の態様を説明した。本発明は、ＤＲＡＭ装置を全て含むものであり、特に現在注目されている高速動作可能なＳＤＲＡＭ（同期式ＤＲＡＭ）に適用して好適である。

本発明の原理を説明するためのタイミング図である。本発明の第１の実施の形態による半導体装置の要部を示す回路図である。セルの構成を示す回路図である。図２に示すセンスアンプ回路及びデータ出力回路の構成を示す回路図である。図２に示すダミーセル回路の構成例を示す回路図である。第２に示す回路の動作を示すタイミング図である。本発明の第２の実施の形態による半導体記憶装置の要部を示す回路図である。図７に示す回路の動作を示すタイミング図である。本発明の第３の実施の形態による半導体記憶装置の要部を示す回路図である。図９に示す回路の動作を示すタイミング図である。センスアンプの別の構成例を示す図である。センスアンプの配列例を示す図である。本発明の第４の実施の形態による半導体記憶装置の要部を示す回路図である。図１３に示す構成の動作を示すタイミング図である。本発明の第５の実施の形態による半導体記憶装置の要部を示す回路図である。図１５に示す構成の動作を示すタイミング図（その１）である。図１５に示す構成の動作を示すタイミング図（その２）である。本発明の第６の実施の形態による半導体記憶装置の要部を示す回路図である。図１８に示す構成の動作を示すタイミング図（その１）である。図１８に示す構成の動作を示すタイミング図（その２）である。本発明の第７の実施の形態による半導体記憶装置の要部を示す回路図である。図２１に示す構成の動作を示すタイミング図（その１）である。図２２に示す構成の動作を示すタイミング図（その２）である。本発明の半導体記憶装置の全体構成を示すブロック図である。図２４の装置のデータ書き込み動作の一例を示す図である。本発明の第８の実施の形態による半導体記憶装置の要部を示す回路図である。図２６に示す構成の動作を示すタイミング図である。従来の半導体記憶装置の要部を示す回路図である。図２８に示す回路図の動作を示すタイミング図である。

符号の説明

３０、３０₁ 、３０₂ 、３１０、３２０センスアンプ部
３１、３２、３３、３００セルアレイ部
４２ダミーセル部
１１０、１４０センスアンプ
１２０，１５０プリチャージ制御回路
１３０プリチャージ回路（ラッチ回路）
３３０データバス制御回路

Claims

記憶素子と、
前記記憶素子に接続されるワード線と、
前記記憶素子に接続されるビット線対であって、選択された記憶素子に接続される選択側ビット線と、選択されない記憶素子に接続される非選択側ビット線とを含むビット線対と、
前記ビット線対に接続される第１のセンスアンプと、
前記第１のセンスアンプの前記選択側ビット線への出力電位が低電源電位のときは、前記選択側ビット線の電位を次の読み出しサイクルのために前記低電源電位にリセットし、前記選択側ビット線への出力電位が高電源電位のときは、前記選択側ビット線の電位を次の読み出しサイクルのために前記高電源電位にリセットし、前記非選択側ビット線を前記選択側ビット線のリセット電位に一致させることによって、前記ビット線対を前記次の読み出しサイクルのリセット電位にリセットするリセット回路と、
を有し、前記リセット回路は、前記選択側ビット線のリセット電位を保持するラッチ回路と、前記非選択側ビット線を前記ラッチ回路に保持された前記リセット電位に一致させるプリチャージ制御回路とを含むことを特徴とする半導体記憶装置。
前記リセット回路に対して前記第１センスアンプと反対側に位置する第２センスアンプをさらに有し、
前記第１センスアンプは、前記リセット回路の一方の側に位置する前記ビット線対に接続され、
前記第２センスアンプは、前記リセット回路の他方の側に位置する前記ビット線対に接続され、
前記リセット回路は前記第１センスアンプと前記第２センスアンプの間に位置し、前記ラッチ回路と、前記第１センスアンプに接続されて前記一方の側のビット線対をリセットする第１リセット回路と、前記第２センスアンプに接続されて前記他方のビット線対をリセットする第２リセット回路と、を含み、
前記第１リセット回路は、前記第１センスアンプと前記ラッチ回路の間に位置する第１プリチャージ制御回路を含み、
前記第２リセット回路は、前記第２センスアンプと前記ラッチ回路の間に位置する第２プリチャージ制御回路を含み、
前記半導体記憶装置は、前記第１および第２のセンスアンプの外側に位置するメモリアレイ、
をさらに有することを特徴とする請求項１に記載の半導体記憶装置。
前記第１リセット回路は、前記第１センスアンプの入力電位をリセットすることによって前記ビット線をリセットし、
前記第２リセット回路は、前記第２センスアンプの入力電位を、前記第１センスアンプの入力電位と異なる入力電位にリセットすることを特徴とする請求項２に記載の半導体記憶装置。