KR20000035628A - 반도체 기억장치 - Google Patents

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Abstract

본 발명의 반도체 기억장치에서, 상기 복수의 워드선의 제 1 워드선을 활성화하며, 상기 복수의 비트선 그룹을 통해 상기 제 1 워드선에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 전송하며, 상기 복수의 비트선 그룹으로부터의 데이터를 상기 제 1 스위치부를 통해 상기 복수의 제 1 센스 앰플리파이어에 래치하며, 상기 복수의 제 1 센스 앰플리파이어중 하나로부터의 데이터를 상기 복수의 제 3 스위치부중 하나를 통해 상기 제 1 커먼 데이터선에 전송하고, 상기 제 1 커먼데이터선으로부터 외부에 데이터를 출력함에 의해 독출동작이 실행된다. 상기 복수의 워드선의 제 2 워드선을 활성화하고, 상기 제 2 워드선에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 상기 제 2 스위치부를 통해 상기 복수의 제 2 센스 앰플리파이어를 이용하여 리프레쉬함에 의해 독출동작과 동시에 리프레쉬동작이 실행된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 다이나믹형 반도체 기억장치에 관한 것으로, 더 구체적으로, 싱크로너스 DRAM에 관한 것이다.
마이크로프로세서와 메모리 사이의 액세스 갭을 감소시키거나 제거하기 위한 메모리 LSI로서, 최근, 동기형 메모리가 제안되어 있다. 동기형 메모리는 외부클록에 동기하여 입출력동작을 실행함으로써, 데이터전송속도를 증가시킨다.
이러한 동기형 메모리중 한 유형이 싱크로너스 DRAM(이하, "SDRAM")이다. 도 4는 종래의 싱크로너스 DRAM을 나타내는 블록도이다.
SDRAM은, 외부에서 공급되는 클록(CLK)의 상승 에지에 동기하여 커맨드설정동작 및 입출력동작을 실행한다. 제 1 데이터 점까지의 SDRAM의 액세스 시간은 비동기형 DRAM과 동일하지만, SDRAM은 제 2 및 다음 데이터 점을 고속으로 독출할 수 있다(예컨대, 클록사이클당 데이터 점). SDRAM은 뱅크(BANK0)의 메모리셀 어레이(410) 및 뱅크(BANK1)의 메모리셀 어레이(420)를 포함한다. 메모리셀 어레이(410) 및 메모리셀 어레이(420)로부터 교대로 4워드의 블록으로 데이터가 독출될 수 있으며, 예컨대, 효율적으로 프리챠지기간을 제거하고 간섭없이 다른 행어드레스를 액세스할 수 있다.
SDRAM은 2개의 리프레쉬동작 모드, 즉, 오토 리프레쉬동작 및 셀프 리프레쉬동작을 갖는다. 도 5는 SDRAM의 독출/기입동작 및 오토리프레쉬동작을 나타내는 타이밍도이다. 도 5는 JEDEC(Joint Electron Device Engineering Council) 규격에 따른 동작을 나타내며, 버스트(burst)길이는 4이고 CAS 레이턴시(latency)는 2인 경우이다. 이하, 도 4 및 5를 참조하여 종래의 SDRAM의 동작을 설명한다.
메모리셀 어레이(410)의 비트선은 시간(t0) 전에 프리챠지된다. 이하 설명에서, "(tO)" 등의 동작은 시간(t0)으로부터 시작되는 일련의 동작을 나타낸다.
(t0)
시간(t0)에서, 칩선택신호(*CS) 및 행어드레스 스트로브신호(*RAS)가 로우레벨로 되고, 열어드레스 스트로브신호(*CAS) 및 라이트(write) 인에이블신호(*WE)가 하이레벨로 되어, 액티브동작이 기동된다. 특히, 어드레스 입력신호(AD)가 행어드레스(RA0)로서 행어드레스 버퍼(411)에 기억된다. 행어드레스(RA0)가 행디코더(412)에 의해 디코드되고, 메모리셀 어레이(410)내의 1개의 워드선이 선택되어, 한 행의 메모리셀의 내용이 비트선상에 독출된다. 다음, 각 비트선상의 데이터가 센스 앰플리파이어(413)에 의해 증폭된다.
(t2)
시간(t2)에서, 칩선택신호(*CS) 및 열어드레스 스트로브신호(*CAS)가 로우레벨로 되고, 행어드레스 스트로브신호(*RAS) 및 라이트 인에이블신호(*WE)가 하이레벨로 되어, 리드(read)동작이 기동된다. 특히, 어드레스 입력신호(AD)가 열어드레스(CA0)로서 열어드레스 버퍼(415)에 기억된다. 열어드레스(CA0)가 열디코더(416)에 의해 디코드되어, 열디코더(416)로부터의 출력에 따라 선택된 비트선상의 데이터(D0)가 열스위치회로(414)를 통해 입출력회로(430)에 공급된다. 입출력회로(430)내의 래치회로에 데이터(D0)가 기억되어 출력된다.
(t4)
시간(t4)에서, DRAM에서 출력되는 데이터(D0)가 외부로부터 독출된다. 열어드레스 버퍼(415)내의 열어드레스 카운터(도시안됨)에 클록이 공급되어, 열어드레스가 증가된다. 열어드레스에 따라 선택되는 다른 비트선상의 데이터(D1)가 열스위치회로(414)를 통해 입출력회로(430)에 공급된다. 입출력회로(430)내의 래치회로에 데이터(D1)가 기억되어 출력된다. 이하, 시간(t4)과 동일한 동작이 시간(t7)까지 되풀이된다. 따라서, 기간(t4-t7) 동안 연속한 4워드의 데이터, 즉, 데이터(D0∼D3)가 입출력회로(430)로부터 출력된다.
(t6)
시간(t6)에서, 다음 액세스에 대비하여 메모리셀 어레이(410)의 비트선이 프리챠지된다. 특히, 시간(t6)에서, 칩선택신호(*CS), 행어드레스 스트로브신호(*RAS) 및 라이트 인에이블신호(*WE)가 로우레벨로 되고, 열어드레스 스트로브신호(*CAS)가 하이레벨로 되어, 프리챠지동작이 기동된다.
(t8)
시간(t8)에서, 칩선택신호(*CS), 행어드레스 스트로브신호(*RAS) 및 열어드레스 스트로브신호(*CAS)가 로우레벨로 되고, 라이트 인에이블신호(*WE)가 하이레벨로 되어, 오토리프레쉬동작이 기동된다. 오토리프레쉬동작에서, 내부 리프레쉬 카운터(417)에 의해 리프레쉬 어드레스가 발생되어, 상기 리프레쉬 어드레스에 대응하는 한 행의 메모리셀이 리프레쉬된다. 특히, 상기 리프레쉬 어드레스가 행어드레스 버퍼(411)에 기억되어 행디코더(412)에 의해 디코드되고, 메모리셀 어레이(410)내의 1개의 워드선이 선택되어, 한 행의 메모리셀의 내용이 비트선상에 독출된다. 다음, 각 비트선상의 데이터가 센스 앰플리파이어(413)에 의해 증폭되고 행을 따라 메모리셀중 하나에 재기입된다. 다음, 비트선이 자동적으로 프리챠지된다. 오토리프레쉬동작이 실행되는 각 시간에, 내부 리프레쉬 카운터(417)로부터 출력되는 리프레쉬 어드레스가 갱신된다. 따라서, 새로운 행어드레스의 메모리셀이 순차적으로 리프레쉬된다.
상기 설명된 JEDEC 표준에 따른 리프레쉬 방식에 의하면, 복수의 메모리 뱅크가 교대로 리프레쉬된다. 리드/라이트동작과 동시에 메모리 뱅크가 리프레쉬될 수 없다.
메모리 액세스동작과 독립으로 동시에 다른 메모리 뱅크를 리프레쉬하는 기술이 일본국 공개특허공보 제 95-226077호, 제 96-77769호 및 제 97-139074호에 개시되어 있다.
도 6은 일본국 공개특허공보 제 97-139074호에 개시되어 있는 실시예에 따른 SDRAM을 나타내는 블록도(일본국 공개특허공보 제 97-139074호의 도 1)이다. SDRAM은 메모리 뱅크(A)를 구성하는 메모리셀 어레이(200A) 및 다른 메모리 뱅크(B)를 구성하는 다른 메모리셀 어레이(200B)를 포함한다. 각각의 메모리셀 어레이(200A,200B)는 매트릭스로 배치된 다이나믹형 메모리셀을 포함한다. 각 메모리셀은 데이터를 기억하는 커패시터 및 MOS 트랜지스터를 포함한다. MOS 트랜지스터의 게이트가 워드선(도시안됨)에 결합되고 그의 드레인이 상보적인 비트선(도시안됨)에 결합된다.
상기 메모리셀 어레이(200A)에서, 행디코더(201A)에 의한 행어드레스신호의 디코드동작의 결과에 따라 복수의 워드선중 1개가 선택된 레벨에 구동된다. 메모리셀 어레이(200A)의 상보적인 비트선(도시안됨)은 센스 앰플리파이어/열선택회로(202A)에 결합된다. 센스 앰플리파이어/열선택회로(202A)에서의 센스 앰플리파이어는, 메모리셀로부터 데이터를 독출할 때 각각의 상보적인 비트선에 나타나는 미소전위차를 검출하여 증폭하는 증폭회로이다. 센스 앰플리파이어/열선택회로(202A)에서의 열스위치회로는, 상보적인 비트선을 개별적으로 선택하여 상보적인 공통비트선(204)에 전기적으로 접속시키는 스위치회로이다. 열스위치회로는, 열디코더(203A)에서 공급되는 열어드레스신호의 디코드동작의 결과에 따라 선택적으로 동작된다.
동일하게, 메모리셀 어레이(200B)는 행디코더(201B), 센스 앰플리파이어 및 열선택회로(202B) 및 열디코더(203B)를 포함한다. 상기 상보적인 공통비트선(204)은 입력버퍼(210)의 출력단자 및 출력버퍼(211)의 입력단자에 접속된다. 입력버퍼(210)의 입력단자 및 출력버퍼(211)의 출력단자는 8비트의 데이터 입출력단자(I/O 0-I/O 7)에 접속된다.
어드레스 입력단자(A0-A11)로부터 공급되는 행어드레스신호 및 열어드레스신호는, 열어드레스버퍼(205) 및 행어드레스버퍼(206)에 의해 어드레스 멀티플렉스 형식으로 각각 수신된다. 공급된 어드레스신호는 각각의 버퍼에 기억된다. 리프레쉬 동작모드에서, 행어드레스버퍼(206)는, 리프레쉬 카운터(208)로부터 출력되는 리프레쉬 어드레스신호를 행어드레스신호로서 수신한다. 열어드레스버퍼(205)의 출력은 열어드레스 카운터(207)의 프리세트(preset) 데이터로서 공급된다. 열어드레스 카운터(207)는, 커맨드에 의해 지정되는 동작모드에 따라, 상기 프리세트 데이터로서의 열어드레스신호 또는 상기 열어드레스신호를 순차적으로 증가시킴에 의해 얻어진 값을, 열디코더(203A,203B)에 출력한다.
콘트롤러(212)는, 외부제어신호(클록신호(CLK), 클록 인에이블신호(CKE), 칩선택신호(CS바), 열어드레스 스트로브신호(CAS바), 행어드레스 스트로브신호(RAS바), 라이트 인에이블신호(WE바), 및 데이터 입출력 마스크제어신호(DQM) 등) 및 어드레스 입력단자(A0-A11)로부터의 제어데이터를 수신한다. 콘트롤러(212)에 공급되는 신호들은 상기 설명된 바로 한정되지 않는다. 콘트롤러(212)는, 그들 신호의 레벨의 변화 및 그의 타이밍에 따라, SDRAM의 동작모드 및 상기 회로블록의 동작을 제어하는 내부 타이밍신호를 발생한다. 이 동작 때문에, 콘트롤러(212)는 제어논리(도시안됨) 및 모드 레지스터(30)를 포함한다.
클록신호(CLK)는, SDRAM에 대한 마스터 클록으로서 사용된다. 다른 외부 입력신호는 내부 클록신호(CLK)의 상승 에지에 동기하여 래치된다. 칩선택신호(CS바)는, 그 로우레벨에 의해, 커맨드 입력사이클의 개시를 지시한다. 신호(RAS바,CAS바,WE바)는 통상의 DRAM에서 사용되는 대응신호와는 다른 기능을 갖고, 커맨드 사이클을 설정할 때 사용된다. 클록 인에이블신호(CKE)는 다음 클록신호의 유효성을 지시하는 신호이다. 신호(CKE)가 하이레벨일 때 다음 클록신호(CLK)의 상승 에지가 유효로 되고, 로우레벨일 때에는 무효로 된다. 도면에는 도시되지 않았지만, 리드모드에 있어서 출력버퍼(211)에 대한 출력 인에이블 제어를 실행하는 외부 제어신호도 콘트롤러(212)가 수신한다. 예컨대, 이 신호가 하이레벨일 때 출력버퍼(211)는 고출력임피던스를 갖는다.
상기 행어드레스신호는, 클록신호(CLK)(내부 클록신호)의 상승 에지에 동기하여 기동하는 뱅크 액티브 커맨드 사이클동안 어드레스 입력단자(A0-A10)의 각 레벨에 의해 정의된다. 어드레스 입력단자(A11)의 입력은, 상기 뱅크 액티브 커맨드 사이클동안 뱅크선택신호로서 간주된다. 특히, 어드레스 입력단자(A11)의 입력이 로우 및 하이레벨일 때, 각각 메모리 뱅크(A) 및 메모리 뱅크(B)가 선택된다.
메모리 뱅크들 사이의 선택은, 제한되지 않지만: 선택된 메모리 뱅크의 행디코더만의 활성화; 비선택 메모리 뱅크의 열스위치회로의 전체 비선택; 및 선택된 메모리 뱅크만 입력버퍼(210) 및 출력버퍼(211)에 접속하는 방법을 포함하는 다양한 방법에 의해 실행될 수 있다.
프리챠지 커맨드 사이클동안 어드레스 입력단자(A10)의 입력은, 상보비트선 등에 대한 프리챠지동작의 모드를 지시한다. 단자(A10)의 입력이 하이레벨일 때는 프리챠지되는 메모리 뱅크 모두를 지시하며, 단자(A10)의 입력이 로우레벨일 때는 단자(A11)의 입력에 의해 지시되는 메모리 뱅크중 하나만이 프리챠지됨을 지시한다.
상기 열어드레스신호는, 클록신호(CLK)(내부 클록신호)의 상승 에지에 동기하여 기동하는 리드 또는 라이트 커맨드 사이클(즉, 후술된 열어드레스 리드커맨드 또는 열어드레스 라이트커맨드의 사이클)동안 어드레스 입력단자(A0-A8)의 각 레벨에 의해 정의된다. 상기 설명된 바와 같이 정의된 열어드레스는 버스트 액세스동작의 스타트 어드레스로서 사용된다.
SDRAM은 다음 2개의 리프레쉬 커맨드를 갖는다.
(1) 리프레쉬 커맨드 1
리프레쉬 커맨드 1은 오토리프레쉬동작을 개시하기 위해 필요한 커맨드이다. 신호(CS바,RAS바,CAS바)가 로우레벨이며, 신호(WE바,CKE)가 하이레벨일 때 리프레쉬 커맨드 1이 지시된다. 이 오토리프레쉬 커맨드 1은 상기 2개의 메모리셀 어레이(200A,200B)(메모리 뱅크(A,B))를 일괄해서 동시에 리프레쉬한다.
(2) 리프레쉬 커맨드 2
리프레쉬 커맨드 2는 메모리 뱅크마다 오토리프레쉬동작을 개시하기 위해 필요한 커맨드이다. 리프레쉬 커맨드 1과는 다르게, 예컨대, 신호(CS바,RAS바,CAS바,WE바,CKE)가 로우레벨일 때 리프레쉬 커맨드 2가 지시된다. 이 오토리프레쉬 커맨드 2는 모드 레지스터(30)의 특정 비트를 참조한다. 예컨대, 상기 비트가 "0"일 때 메모리셀 어레이(200A)가 리프레쉬되며, 상기 특정 비트가 "1"일 때 메모리셀 어레이(200B)가 리프레쉬된다. 이와 다르게, 신호(DQM)가, 예컨대, 로우레벨일 때 메모리셀 어레이(200A)가 리프레쉬되며, 신호(DQM)가 하이레벨일 때 메모리셀 어레이(200B)가 리프레쉬된다.
도 6에 도시된 바와 같은 SDRAM에 대한 리프레쉬동작에서, 행어드레스 선택만이 실행된다. 특히, 리프레쉬 카운터(208)에 의해 발생된 어드레스신호가, 상기 외부 어드레스신호 대신에, 행어드레스버퍼(206)에 의해 수신된다. 다음, 상기 설명된 바와 같은 리프레쉬 커맨드 1이 입력될 때, 메모리셀 어레이(200A,200B) 모두에 대해 워드선 선택동작 및 센스 앰플리파이어동작이 실행된다. 특히, 상기 2개의 메모리셀 어레이(200A,200B)에서 선택된 워드선에 접속된 다이나믹형 메모리셀의 기억된 데이터가, 센스 앰플리파이어에 의해 센스되어 증폭되고, 증폭된 데이터는 동일한 메모리셀에 재기입(즉, 리프레쉬됨)된다. 이와 다르게, 상기 설명된 바와 같은 리프레쉬 커맨드 2가 입력될 때, 신호(DQM) 또는 모드 레지스터에 의해 지정된 메모리셀 어레이(200A,200B)중 하나에 워드선 선택동작 및 센스증폭동작이 실행된다.
메모리셀 어레이(200A)(메모리 뱅크(A))가, 예컨대, 리프레쉬 커맨드 2에 대응하여 리프레쉬될 때, 다른 커맨드에 대응하여 다른 메모리셀 어레이(200B)(메모리 뱅크(B))에 리드/라이트동작이 실행될 수 있다. 예컨대, 상술된 바와 같은 버스트 모드에서, 메모리셀 어레이(200B)(메모리 뱅크(B))에 대한 워드선 선택동작이 이미 완료되었으면, 메모리셀 어레이(200B)에 제공된 열 어드레스 카운터(207)에 의해 발생된 어드레스에 따라 리드/라이트동작이 실행된다.
그러나, 상술한 JEDEC 표준에 따른 종래의 리프레쉬방법에 의하면, 복수의 메모리 뱅크가 교대로 리프레쉬되고, 리드/라이트동작과 동시에 메모리 뱅크는 리프레쉬될 수 없다. 이는, 뱅크가 리프레쉬됨을 외부 제어로 할 수 없기 때문이다. 또한, 동일한 뱅크에서 리드/라이트동작과 동시에 리프레쉬동작이 실행될 때, 다른 행으로부터의 데이터와 한 행으로부터의 데이터가 충돌하여, 데이터가 손실된다.
일본국 공개특허공보 제 95-226077호 및 제 96-77769호는 특정 뱅크가 지정될 수 있는 리프레쉬방법을 개시하고 있다. 이 리프레쉬방법에 의하면, 1개의 뱅크에 대한 리프레쉬동작이 다른 뱅크에 대한 리드/라이트동작 등의 액세스동작과 동시에 실행될 수 있다. 그러나, 상술한 바과 같은 이유로, 동일한 뱅크에서 리드/라이트동작이 실행되는 것과 동시에 뱅크가 리프레쉬될 수 없다.
본 발명의 일 양태에 의하면, 본 발명의 반도체 기억장치는: 복수의 메모리셀; 행디코더의 출력에 의해 제어되어 상기 복수의 메모리셀들중 일부를 선택하는 복수의 워드선; 상기 복수의 워드선의 각각에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 전송하는 복수의 비트선 그룹; 제 1 스위치부를 통해 상기 복수의 비트선 그룹에 각각 접속된 복수의 제 1 센스선 그룹; 제 2 스위치부를 통해 상기 복수의 비트선 그룹에 각각 접속된 복수의 제 2 센스선 그룹; 상기 복수의 제 1 센스선 그룹에 각각 접속된 복수의 제 1 센스 앰플리파이어; 상기 복수의 제 2 센스선 그룹에 각각 접속된 복수의 제 2 센스 앰플리파이어; 상기 복수의 제 1 센스선 그룹에 각각 접속되어, 열디코더의 출력에 의해 제어되는 복수의 제 3 스위치부; 상기 복수의 제 3 스위치부에 접속된 제 1 커먼데이터선; 상기 제 1 커먼데이터선에 접속되고, 외부유닛에 데이터를 입출력하는 입출력회로; 상기 복수의 제 1 센스 앰플리파이어에 의해 래치된 데이터를 상기 제 1 커먼데이터선을 통해 입출력회로에 전송하도록 상기 복수의 제 3 스위치부를 제어하는 제어회로를 포함한다. 상기 복수의 워드선의 제 1 워드선을 활성화하며, 상기 복수의 비트선 그룹을 통해 상기 제 1 워드선에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 전송하며, 상기 복수의 비트선 그룹으로부터의 데이터를 상기 제 1 스위치부를 통해 상기 복수의 제 1 센스 앰플리파이어에 래치하며, 상기 복수의 제 1 센스 앰플리파이어중 하나로부터의 데이터를 상기 복수의 제 3 스위치부중 하나를 통해 상기 제 1 커먼 데이터선에 전송하고, 상기 제 1 커먼데이터선으로부터 외부유닛에 데이터를 출력함에 의해 독출동작이 실행된다. 상기 복수의 워드선의 제 2 워드선을 활성화하고, 상기 제 2 워드선에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 상기 제 2 스위치부를 통해 상기 복수의 제 2 센스 앰플리파이어를 이용하여 리프레쉬함에 의해 독출동작과 동시에 리프레쉬동작이 실행된다.
본 발명의 일 실시예에서, 상기 제 1 워드선이 선택되는 시점에서, 상기 제 1 스위치부는 도통되고 상기 제 2 스위치부는 비도통된다. 상기 제 1 워드선이 선택된 후, 도통된 상기 제 1 스위치부를 통해 상기 복수의 비트선 그룹에 접속된 상기 복수의 제 1 센스선 그룹에 접속되는 상기 복수의 제 1 센스 앰플리파이어만이 활성화되어, 상기 복수의 제 1 센스선 그룹과 비트선 그룹 사이의 전위차를 증폭함으로써, 상기 복수의 제 1 센스 앰플리파이어에 데이터를 래치한다. 상기 복수의 제 1 센스 앰플리파이어에 데이터가 래치되는 동안, 상기 제 1 워드선이 비선택되고 메모리셀에 데이터가 재기입되며, 상기 제 1 스위치부 및 제 2 스위치부는 비도통되며, 상기 복수의 제 1 센스 앰플리파이어 및 상기 복수의 제 2 센스 앰플리파이어로부터 분리된 상기 복수의 비트선 그룹이 프리챠지되고, 상기 복수의 제 1 센스 앰플리파이어로부터 상기 복수의 제 3 스위치부를 통해 상기 제 1 커먼데이터선에 데이터가 독출되어 독출동작이 실행된다. 독출동작과 동시에, 상기 제 2 스위치부는 도통되고 상기 비트선 그룹에 결합된 프리챠지회로는 활성화되어, 상기 복수의 비트선 그룹 및 상기 비트선 그룹에 접속된 상기 복수의 제 2 센스선 그룹을 자동적으로 프리챠지한다. 상기 제 2 워드선이 선택되는 시점에서, 상기 제 1 스위치부는 비도통되고 상기 제 2 스위치부는 도통되어, 상기 제 2 스위치부에 접속된 상기 복수의 제 1 센스선 그룹과 상기 비트선 그룹 사이의 전위차가 상기 복수의 제 2 센스 앰플리파이어에 의해 증폭됨으로써, 메모리셀에 데이터를 재기입한 후, 상기 제 2 워드선이 비선택된다.
본 발명의 일 실시예에서, 반도체 기억장치는 리프레쉬 어드레스를 출력하는 내부 리프레쉬 카운터를 더 포함한다. 외부에서 입력되는 행어드레스에 따라 상기 제 1 워드선이 선택된다. 상기 내부 리프레쉬 카운터로부터 출력되는 상기 리프레쉬 어드레스에 따라 상기 제 2 워드선이 선택된다.
본 발명의 일 실시예에서, 외부에서 입력되는 행어드레스 및 상기 내부 리프레쉬 카운터로부터 출력된 상기 리프레쉬 어드레스가 서로 비교된다. 어드레스가 서로 불일치하면, 상기 리프레쉬 어드레스에 따라 상기 제 2 워드선이 선택된다. 어드레스가 서로 일치하면, 상기 리프레쉬 어드레스가 갱신된 후, 상기 갱신된 리프레쉬 어드레스에 따라 상기 제 2 워드선이 선택된다.
본 발명의 일 실시예에서, 상기 복수의 제 2 센스선 그룹은 제 4 스위치부를 통해 제 2 커먼데이터선에 접속된다. 반도체 기억장치는 상기 복수의 제 2 센스 앰플리파이어에 래치된 데이터가 상기 제 2 커먼데이터선을 통해 외부유닛에 출력되도록 상기 제 4 스위치부를 제어하는 제어회로를 더 포함한다.
이하, 본 발명의 작용에 대해 설명한다.
본 발명의 반도체 기억장치에서, 복수의 비트선 그룹은 제 1 스위치부를 통해 복수의 제 1 센스선 그룹에 각각 접속되고, 제 2 스위치부를 통해 복수의 제 2 센스선 그룹에 각각 접속된다. 복수의 제 1 센스선 그룹은 각각 복수의 제 1 센스 앰플리파이어에 접속되고, 복수의 제 2 센스선 그룹은 각각 복수의 제 2 센스 앰플리파이어에 접속된다. 제 1 스위치부 및 제 2 스위치부를 서로 독립으로 제어함에 의해, 리드동작 및 리프레쉬동작을 동시에 실행할 수 있다. 특히, 리드동작은: 활성화된 제 1 워드선에 의해 동시에 선택된 메모리셀로부터 독출된 데이터를, 제 1 센스 앰플리파이어로 래치하며; 제 1 커먼데이터선에 래치된 데이터를 전송한 후; 제 1 커먼데이터선으로부터 외부에 데이터를 출력함에 의해 실행될 수 있다. 리드동작과 동시에, 리프레쉬동작은: 활성화된 제 2 워드선에 의해 동시에 선택되는 메모리셀로부터 독출된 데이터를, 제 2 센스 앰플리파이어로 증폭한 후; 활성화된 제 2 워드선에 의해 동시에 선택되는 메모리셀의 데이터를 재기입함에 의해 실행될 수 있다.
리프레쉬 어드레스를 출력하는 내부 리프레쉬 카운터가 더 제공되어, 외부에서 입력되는 행어드레스에 따라 워드선이 선택될 수 있으며, 내부 리프레쉬 카운터로부터 출력된 리프레쉬 어드레스에 따라 다른 워드선이 선택될 수 있다. 이러한 구성에 의해, 한 뱅크의 동일한 행어드레스의 리프레쉬동작이 중복하여 실행되는 것을 방지할 수 있다.
더 구체적으로는, 외부에서 입력되는 행어드레스가 내부 리프레쉬 카운터로부터 출력된 리프레쉬 어드레스와 비교될 수 있다. 다음, 어드레스가 서로 불일치하면, 리프레쉬 어드레스에 따라 제 2 워드선이 선택될 수 있다. 어드레스가 서로 일치하면, 리프레쉬 어드레스가 갱신될 수 있어, 갱신된 리프레쉬 어드레스에 따라 제 2 워드선이 선택될 수 있다. 따라서, 리프레쉬동작이 동일한 행어드레스에 대해 중복하여 실행되지 않는다.
제 2 센스선 그룹은 제 4 스위치부를 통해 제 2 커먼데이터선에 접속된다. 제 2 센스 앰플리파이어에 의해 래치된 데이터가 제 2 커먼데이터선을 통해 외부에 출력되도록 제 4 스위치부가 제어될 수 있다. 이러한 구성에 의해, 제 2 센스 앰플리파이어는 리프레쉬동작 뿐만 아니라, 리드동작에도 사용될 수 있다.
따라서, 본 발명은 동일한 뱅크에 대해 액세스동작 및 리프레쉬동작이 동시에 실행될 수 있는 반도체 기억장치를 제공할 수 있다.
상기한 장점 및 본 발명의 다른 장점은 첨부된 도면을 참조하여 이하의 상세한 설명을 읽고 이해함으로써 당업자들에게 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 싱크로너스 DRAM의 구성을 나타내는 블록도;
도 2는 본 발명의 실시예에 따른 싱크로너스 DRAM의 동작의 일예를 나타내는 타이밍도;
도 3은 본 발명의 실시예에 사용되는 행어드레스 선택회로의 구성을 나타내는 블록도;
도 4는 종래의 싱크로너스 DRAM의 구성을 나타내는 블록도;
도 5는 종래의 싱크로너스 DRAM의 동작의 일예를 나타내는 타이밍도; 및
도 6은 종래의 싱크로너스 DRAM의 다른 구성을 나타내는 블록도이다.
도 1은 본 발명에 따른 싱크로너스 DRAM을 나타내는 개략도이다. 싱크로너스 DRAM은, 뱅크(BANK1)의 메모리셀 어레이 및 BANK1과 동일한 구성을 갖는 다른 뱅크(BANK2)의 다른 메모리셀 어레이를 포함한다. BANK1 및 BANK2는 독립적으로 동일하게 동작될 수 있으므로, 이하에서는 BANK1만 설명한다.
어드레스 버스(10)상의 어드레스(AD)는 먼저 행어드레스(RA)로서 행어드레스 버퍼(11)에 기억된다. 기억된 행어드레스(RA)가 행디코더(12)에 의해 디코드되어, 메모리셀 어레이내의 1개의 워드선이 워드선 드라이버(15)에 의해 선택된다. 또한, 어드레스(AD)는 열어드레스(CA)로서 열어드레스 버퍼(25)에 기억된다. 기억된 열어드레스(CA)가 열어드레스 카운터(27)에 입력된다. 열어드레스 카운터(27)는 클록마다 열어드레스(CA)를 카운트 업(count up)(증가)하여, 열어드레스를 출력한다. 열어드레스는 열디코더(26)에 의해 디코드되고, 열선택신호(Y1(j))가 출력된다.
BANK1에서, 각 메모리셀(MC)은 M0S 커패시터(Cc) 및 nMOS 트랜지스터(Nc)를 포함한다. MOS 커패시터(Cc)의 일단이 그라운드선에 접속되고, 그의 타단이 nMOS 트랜지스터(Nc)를 통해 하나의 비트선 그룹(B1,*Bl)에 접속된다. nMOS 트랜지스터(Nc)의 게이트는 하나의 워드선 그룹(WL1,WL2…)에 접속된다. 여기서, 동등 요소의 그룹은 괄호안의 참조부호에 의해 나타내진다.
각 비트선 그룹(B1,*B1)은 nMOS 트랜지스터(N11,N12,N13)를 포함하는 프리챠지회로(PC)에 접속된다. 프리챠지회로(PC)에서, 각 비트선(B1,*B1)의 일단이 각각 nMOS 트랜지스터(N11,N12)를 통해 Vcc/2의 전위를 갖는 전원공급선에 접속된다. 비트선(B1,*B1)들 사이에 이퀄라이저용 nMOS 트랜지스터(N13)가 접속된다. 각 nMOS 트랜지스터(N11,N12,N13)의 게이트에 프리챠지신호(PR1)가 입력된다.
각 비트선 그룹(B1,*B1)은 nMOS 트랜지스터 그룹(N14,N15)을 통해 센스선 그룹(S1,*S1)에 접속되고, 다른 nMOS 트랜지스터 그룹(N16,N17)을 통해 다른 센스선 그룹(S2,*S2)에 접속된다.
nMOS 트랜지스터 그룹(N14,N15)의 게이트에는 트랜스퍼 게이트신호(TG1L)가 입력되고, nMOS 트랜지스터 그룹(N16,N17)의 게이트에는 다른 트랜스퍼 게이트신호(TG1R)가 입력된다. 각 트랜스퍼 게이트신호(TG1R,TGlL)는 전원전위(Vcc)를 내부에서 증가시킴에 의해 얻어진 승압된 레벨이다.
센스선 그룹(S1,*S1) 사이 및 센스선 그룹(S2,*S2) 사이에는 각각 센스 앰플리파이어(SA1,SA2)가 접속된다. 센스 앰플리파이어(SA1,SA2)는 동일구성이고, 각각 nMOS 트랜지스터(N1,N2,N3) 및 pMOS 트랜지스터(P1,P2,P3)를 포함한다. 센스 앰플리파이어(SA1,SA2)는, 센스선(S1)과 센스선(*S1) 사이의 전위차를 증폭함에 의해 전원전위(Vcc)와 접지전위(GND) 사이의 입력전압을 풀 스윙(full swing)하는 소자이다. 센스 앰플리파이어(SA1)에서, nMOS 트랜지스터(N3)의 게이트 및 pMOS 트랜지스터(P3)의 게이트에는 각각 센스 앰플리파이어 구동신호(SE1) 및 반전된 센스 앰플리파이어 구동신호(*SE1)가 입력된다. 센스 앰플리파이어(SA2)에서, nMOS 트랜지스터(N3)의 게이트 및 pMOS 트랜지스터(P3)의 게이트에는 각각 센스 앰플리파이어 구동신호(SE2) 및 반전된 다른 센스 앰플리파이어 구동신호(*SE2)가 입력된다.
센스선 그룹(S1,*S1)은 nMOS 트랜지스터(N18,N19)를 포함하는 열스위치회로(YS1)를 통해 커먼데이터선 그룹(DB1,*DB1)에 접속된다. nMOS 트랜지스터(N18,N19)의 게이트는 열선택신호(Y1(j))에 공통으로 접속된다. 센스선 그룹(S2,*S2)은 nMOS 트랜지스터(N28,N29)를 포함하는 다른 열스위치회로(YS2)를 통해 다른 커먼데이터선 그룹(DB2,*DB2)에 접속된다. nMOS 트랜지스터(N28,N29)의 게이트는 다른 열선택신호(Y2(j))에 공통으로 접속된다. 상기 설명된 프리챠지회로(PC), 센스 앰플리파이어(SA) 및 열스위치회로(YS)는, 메모리셀 어레이의 다른 열에 대해 동일한 방식으로 구성된다. 커먼데이터선 그룹(DB1,*DB1) 사이에는 커먼데이터선 프리챠지회로(DPC1)가 접속된다. 커먼데이터선 프리챠지회로(DPC1)에는 커먼데이터선 프리챠지신호(DBP1)가 입력된다. 커먼데이터선 그룹(DB2,*DB2) 사이에는 다른 커먼데이터선 프리챠지회로(DPC2)가 접속된다. 커먼데이터선 프리챠지회로(DPC2)에는 다른 커먼데이터선 프리챠지신호(DBP2)가 입력된다.
도 1에 도시된 구성에 있어서, 센스 앰플리파이어 그룹(SA2), 센스선 그룹(S2,*S2), 커먼데이터선 그룹(DB2,*DB2) 및 nMOS 트랜지스터(N28,N29)를 포함하는 열스위치회로(YS2)가 BANK1 및 BANK2에 의해 공유된다. 이와 다르게, BANK2는 BANK1과는 별도의 소자들을 가질 수 있다. 또한, 센스선 그룹(S2,*S2)은 도시된 구성의 열스위치회로(YS2)를 통해 커먼데이터선 그룹(DB2,*DB2)에 접속되어 있지만, 센스선 그룹(S2,*S2)이 리프레쉬 동작에만 사용될 때 커먼데이터선 그룹(DB2,*DB2) 및 열스위치회로(YS2)는 생략될 수 있다.
또한, 설명된 실시예에서는 2개의 뱅크가 제공되지만, 뱅크수가 2개로 한정되는 것이 아니라, 뱅크수는 3개 이상으로 용이하게 증가될 수 있다. 3개 이상의 뱅크가 제공될 때, 각 뱅크는 트랜스퍼 게이트를 통해 2개의 센스 앰플리파이어 그룹 및 2개의 센스선 그룹에 접속됨이 바람직하며, 각 센스선 그룹은 열스위치를 통해 각각의 커먼데이터선 그룹에 접속된다.
커먼데이터선(DB1,*DB1,DB2,*DB2)은 입출력회로(30)에 접속된다. 도 1에 도시되지 않았지만, 입출력회로(30)는 이들 커먼 데이터선을 멀티플렉스하는 회로, 커먼데이터선(DB,*DB) 사이의 전위차를 증폭하는 리드 앰플리파이어, 리드 앰플리파이어의 출력을 전송하는 리드 데이터선, 및 리드 데이터선상의 데이터를 기억하는 래치를 포함한다.
제어회로는, 종래 기술과 같이, 모드 레지스터를 포함하고, 버스트(burst)길이, 랩 타입(lap type), CAS 레이턴시(latency)를 설정할 수 있다. 제어회로는, 외부에서 공급되는 클록(CLK), 칩선택신호(*CS), 행어드레스 스트로브신호(*RAS), 열어드레스 스트로브신호(*CAS), 라이트 인에이블신호(*WE)에 따라 메모리 액세스회로(도시안됨)의 요소를 제어한다. 제어회로는, 칩선택신호(*CS)가 로우레벨일 때 클록(CLK)의 상승 에지에 대응하여 일련의 제어신호를 출력한다.
행어드레스 스트로브신호(*RAS)가 로우레벨이고, 열어드레스 스트로브신호(*CAS)가 하이레벨일 때, 클록(CLK)의 상승 에지에서 어드레스(AD)가 행어드레스 버퍼(11)에 기억되고, 이어서 비트선상의 데이터 독출동작 및 센스 앰플리파이어 그룹(13)에 의한 증폭동작이 실행된다.
행어드레스 스트로브신호(*RAS)가 하이레벨이고, 열어드레스 스트로브신호(*CAS)가 로우레벨일 때, 클록(CLK)의 상승 에지에서 어드레스(AD)가 열어드레스 버퍼(25)에 기억되고, 이어서 라이트 인에이블신호(*WE)가 하이레벨 또는 로우레벨인지에 따라 비트선상의 데이터의 독출동작 및 기입동작이 실행된다.
제어회로는 JEDEC 규격에 따라 제어동작을 실행하고, 칩선택신호(*CS), 행어드레스 스트로브신호(*RAS) 및 열어드레스 스트로브신호(*CAS)가 모두 로우레벨일 때 오토 프리챠지동작을 실행한다.
도 2를 참조하여, 이하에 본 발명의 싱크로너스 DRAM의 동작예를 설명한다. 도 2는, 버스트길이가 4이고 CAS 레이턴시가 2인 경우의 본 발명의 싱크로너스 DRAM의 동작을 나타낸다.
특히, BANK1의 제 1 행으로부터 데이터를 독출함과 동시에, 동일한 뱅크(BANK1)내의 데이터를 오토 리프레쉬하는 경우의 동작을 설명한다.
시간(t0) 전에, 프리챠지신호(PR1) 및 트랜스퍼 게이트신호(TG1L,TG1R)는 하이레벨이고, 비트선 그룹(B1,*Bl), 센스선 그룹(S1,*S1) 및 센스선 그룹(S2,*S2)은 모두 Vcc/2의 전위로 프리챠지된다. 이하의 설명에서, "(t0)" 등의 동작은 시간(t0)에서 시작되는 일련의 동작을 의미한다.
(tO)
시간(t0)에서, 칩선택신호(*CS), 행어드레스 스트로브신호(*RAS) 및 어드레스신호(A11)가 로우레벨로 되고, 열어드레스 스트로브신호(*CAS)가 하이레벨로 됨으로써, BANK1의 액티브동작이 기동된다. 프리챠지신호(PR1) 및 트랜스퍼 게이트신호(TG1R)가 로우레벨로 됨으로써, 비트선 그룹(B1,*B1), 센스선 그룹(S1,*S1) 및 센스선 그룹(S2,*S2)의 프리챠지는 해제되어, 이들 선이 플로팅으로 됨으로써, 비트선 그룹(B1,*B1) 및 센스선 그룹(S2,*S2)이 서로 분리된다.
어드레스(AD)는 행어드레스(RA1)로서 행어드레스 버퍼(11)에 기억되고, 행디코더(12)에 의해 선택되는 워드선(WL1)은 하이레벨로 된다. 여기서, "하이레벨"이란 전원전압(Vcc)을 증가시킴에 의해 얻어진 승압된 레벨이다. 메모리셀 커패시터에 축적된 전하가 각각 비트선 그룹(B1,*B1) 및 센스선 그룹(S1,*S1)에 전송되어, 비트선 그룹(B1,*B1)의 비트선(B1,*B1) 사이 및 센스선 그룹(S1,*S1)의 센스선(S1,*S1) 사이에 미소전위차가 발생한다.
(t1)
다음, 센스 앰플리파이어 구동신호(SE1)가 하이레벨로 됨에 의해, 센스 앰플리파이어 그룹(13)을 동작상태로 되게 한다. 따라서, 센스선 그룹(S1,*S1) 및 비트선 그룹(B1,*B1)상의 데이터는 센스 앰플리파이어 그룹(13)에 의해 증폭되어, 비트선상의 한 행의 데이터를 기억한다. 데이터의 행은 워드선(WL1)을 따라 메모리셀에도 기입된다.
(t2)
시간(t2)에서, 칩선택신호(*CS), 열어드레스 스트로브신호(*CAS) 및 어드레스신호(A11)가 로우레벨로 되고, 행어드레스 스트로브신호(*RAS), 라이트 인에이블신호(*WE) 및 어드레스신호(A10)가 하이레벨로 됨으로써, 버스트길이가 4이기 때문에 센스 앰플리파이어 그룹(13)으로부터 4워드(본 실시예에서는 1워드 = 1비트)의 데이터의 오토프리챠지와 함께 버스트 리드동작이 실행된다.
먼저, 워드선(WL1)이 로우레벨로 되고, 비트선 그룹(B1,*B1)상의 데이터가 워드선(WL1)을 따라 메모리셀 그룹에 기억되어 보유된다. 다음, 트랜스퍼 게이트신호(TG1L)가 로우레벨로 되고, nMOS 트랜지스터그룹(N14,N15)이 오프로 됨으로써, 비트선 그룹(B1,*B1) 및 센스선 그룹(S1,*S1)이 서로 분리된다. 커먼데이터선 프리챠지신호(DBP1)가 로우레벨로 되어, 커먼데이터선 그룹(DB1,*DB1)의 프리챠지가 해제된다. 여기서, CAS 레이턴시는 2이다. 따라서, 어드레스(AD)는 열어드레스(CA)로서 열어드레스 버퍼(25)에 의해 래치되고, 열어드레스 카운터(27)로부터 출력되는 제 1 열어드레스가 열디코더(26)에 의해 선택되어, 열선택신호(Y1(1))가 하이레벨로 됨으로써, 센스선 그룹(S1,*S1)상의 데이터가 커먼데이터선(DB1,*DB1)에 전송된다. 다음, 열선택신호(Y1(1))는 로우레벨로 복귀한다.
커먼데이터선(DB1,*DB1)상의 데이터는 입출력회로(30)에 제공된 리드 앰플리파이어(도시안됨)에 의해 증폭되고, 리드 데이터선(도시안됨)에 출력된다.
BANK1내의 메모리셀 어레이에 대한 다음 동작에 대비하여, BANK1은 오토 프리챠지 동작을 실행한다. BANK1의 비트선 그룹을 프리챠지시키기 위해, 프리챠지신호(PR1)는 하이레벨로 상승된다. 따라서, 비트선 그룹(B1,*Bl)은 Vcc/2의 전위로 프리챠지된다.
(t3)
리드 데이터선상의 제 1 데이터가 리드 래치에 의해 래치된 후, DQ 출력단자에 출력된다. BANK1의 다른 행어드레스의 입력에 대비하여, 트랜스퍼 게이트신호(TG1R)는 센스선 그룹(S2,*S2)을 프리챠지하기 위해 하이레벨로 상승된다. 동시에, 열어드레스 카운터(27)가 제 2 열어드레스를 발생하도록 열어드레스를 카운트 업한다. 따라서, 제 2 열어드레스에 의해 선택되는 열선택신호(Y1(2))는 하이레벨로 되어, 센스선 그룹(S1,*S1)상의 제 2 데이터가 커먼데이터선 그룹(DB1,*DB1)에 전송된다. 따라서, 열선택신호(Y1(2))는 로우레벨로 복귀한다. 열선택신호(Y1(1),Y1(2))가 실제로는 분리된 신호이지만, 편의상 도 2에서는 열선택신호가 동일한 열선택신호(Y1(j))로 도시되어 있다. 커먼데이터선 그룹(DB1,*DB1)상의 제 2 데이터는 리드 앰플리파이어에 의해 증폭되어 리드 데이터선에 출력된다.
(t4)
시간(t4)에서, 칩선택신호(*CS), 행어드레스 스트로브신호(*RAS), 열어드레스 스트로브신호(*CAS) 및 어드레스신호(A11,A10)가 로우레벨로 되며, 라이트 인에이블신호(*WE)가 하이레벨로 됨으로써, BANK1의 오토 리프레쉬 동작이 기동된다. 프리챠지신호(PR1)가 로우레벨로 됨으로써, 비트선 그룹(B1,*B1) 및 센스선 그룹(S2,*S2)상의 프리챠지가 해제되어, 비트선 그룹(B1,*B1)이 플로팅되기 시작한다.
리프레쉬 카운터(17)로부터 출력되는 갱신된 어드레스가 행어드레스 버퍼(11)에 입력되어, 행디코더(12)에 의해 선택되는 워드선(WL2)이 하이레벨로 된다. 메모리셀 커패시터에 축적된 전하가 비트선 그룹(B1,*Bl) 및 센스선 그룹(S2,*S2)에 전송되어, 비트선 그룹(B1,*B1)의 비트선(B1,*B1) 사이 및 센스선 그룹(S2,*S2)의 센스선(S 2,*S2) 사이에 미소전위차가 발생한다.
한편, 리드 데이터선상의 제 2 데이터는 리드 래치에 의해 래치되고, DQ 출력단자에 출력된다. 동시에, 열어드레스 카운터(27)가 제 3 열어드레스를 발생하도록 열어드레스를 카운트 업한다. 따라서, 제 3 열어드레스에 의해 선택되는 열선택신호(Y1(3))가 하이레벨로 되어, 제 3 센스선상의 데이터가 커먼데이터선 그룹(DB1,*DB1)에 전송된다. 다음, 열선택신호(Y1(3))는 로우레벨로 복귀한다. 커먼데이터선 그룹(DB1,*DB1)상의 제 3 데이터는 리드 앰플리파이어에 의해 증폭되어 리드 데이터선에 출력된다.
(t5)
센스 앰플리파이어 구동신호(SE2)가 하이레벨로 되어, 센스 앰플리파이어 그룹(14)이 동작상태로 된다. 따라서, 센스선 그룹(S2,*S2) 및 비트선 그룹(B1,*B1)상의 데이터는 센스 앰플리파이어 그룹(14)에 의해 풀 스윙되어 증폭된다. 상기 데이터는 워드선(WL2)을 따라 메모리셀에 기입되어 리프레쉬된다. 리드 데이터선상의 제 3 데이터는 리드 래치에 의해 래치된 후, DQ 출력단자에 출력된다. 동시에, 열어드레스 카운터(27)가 제 4 열어드레스를 발생하도록 열어드레스를 카운트 업한다. 따라서, 제 4 열어드레스에 의해 선택되는 열선택신호(Y1(4))가 하이레벨로 되어, 제 4 센스선상의 제 4 데이터가 커먼데이터선 그룹(DB1,*DB1)에 전송된다. 다음, 열선택신호(Y1(4))는 로우레벨로 복귀한다. 커먼데이터선 그룹(DB1,*DB1)상의 제 4 데이터는 리드 앰플리파이어에 의해 증폭되어 리드 데이터선에 출력된다.
(t6)
리드 데이터선상의 제 4 데이터가 리드 래치에 의해 래치된 후, DQ 출력단자에 출력된다. 한편, 워드선(WL2)이 로우레벨로 되고, 비트선 그룹(B1,*B1)상의 데이터가 워드선(WL2)을 따라 메모리셀그룹에 기억되어 보유된다. 다음, 트랜스퍼 게이트신호(TG1R)가 로우레벨로 되고, 비트선 그룹(B1,*B1) 및 센스선 그룹(S2,*S2)이 서로 분리된다.
BANK1내의 메모리셀 어레이에 대한 다음 액세스에 대비하여, BANK1내의 비트선 그룹을 프리챠지시키기 위해 프리챠지신호(PR1)가 하이레벨로 상승된다. 따라서, 비트선 그룹(B1,*B1)은 Vcc/2의 전위로 프리챠지된다. 또한, 센스 인에이블신호(SE1,SE2)는 로우레벨로 하강되어, 센스선 그룹(S1,*S1) 및 센스선 그룹(S2,*S2)은 플로팅으로 된다. 또한, 커먼데이터선 프리챠지신호(DBP1)가 하이레벨로 되어, 커먼데이터선 그룹(DB1,*DB1)이 프리챠지된다.
(t7)
BANK1내의 다른 행어드레스가 입력에 대비하여, 트랜스퍼 게이트신호(TG1L)는 하이레벨로 상승되어 센스선 그룹(S1,*S1)을 프리챠지시킨다.
상기 설명된 방식으로, BANK1의 리드동작과 오토 리프레쉬 동작이 동시에 실행될 수 있다. 상기 설명된 실시예에서, 센스 앰플리파이어 그룹(13)에 의해 리드동작이 실행되고, 센스 앰플리파이어 그룹(14)에 의해 오토리프레쉬 동작이 실행된다. 이와 다르게, 센스 앰플리파이어 그룹(14)에 의해 리드동작이 실행될 수 있고, 센스 앰플리파이어 그룹(13)에 의해 오토 리프레쉬 동작이 실행될 수 있다.
이하, 리드동작에 관여하는 워드선(WL1) 및 리프레쉬동작에 관여하는 워드선(WL2) 사이의 관계를 간략히 설명한다. 리프레쉬 카운터(17)의 출력이, 우연히, 리드 행어드레스(AD) 입력과 일치할 때, 기간(t0-t2)중에 그 행에 따른 메모리셀은 이미 리프레쉬되어 있다. 따라서, 리프레쉬 카운터(17)로부터의 출력에 대응하여 메모리셀의 행이 다시 리프레쉬될 필요가 없다. 이러한 경우, 리프레쉬 카운터(17)의 출력이 갱신되는 것이 바람직하다. 도 3은, 리프레쉬 카운터(17)의 출력이 리드 행어드레스(AD)의 입력과 일치할 때 갱신될 수 있는 구성을 나타낸다.
도 3에서, 리프레쉬 카운터(17), 행어드레스 버퍼(11) 및 행디코더(12)는 도 1에 도시된 바와 동일하다. 비교기(18)는 리프레쉬 카운터(17)로부터의 복수의 비트출력과 행어드레스 버퍼(11)로부터의 복수의 비트출력을 비교하여, 복수의 비트출력이 서로 일치하면 그의 출력단자(Match)에 "1"을 출력하고, 복수의 비트출력이 서로 일치하지 않으면 그의 다른 출력단자(Mismatch)에 "1"을 출력한다. 셀렉터(19)는 입력단자(S)를 포함하고, 단자(S)의 입력이 "1"일 때 리프레쉬 카운터(17)로부터의 출력을 선택하고 단자(S)의 입력이 "0"일 때 행어드레스 버퍼(11)로부터의 출력을 선택한다. 따라서, 셀렉터(19)는 선택된 출력을 행디코더(12)에 전송한다.
다음, 도 3의 블록도에 도시된 구성의 동작을 설명한다.
리드 사이클동안, 신호(RFSH)는 "0"이다. 따라서, 셀렉터(19)의 단자(S)의 입력은 "0"으로 되어, 행어드레스 버퍼(11)로부터의 출력이 행디코더(12)에 전송됨으로써, 외부에서 입력된 행어드레스가 활성화된다. 다음 리프레쉬 사이클동안, 칩선택신호(*CS), 행어드레스 스트로브신호(*RAS) 및 열어드레스 스트로브신호(*CAS)가 모두 "0"일 때, NOR 게이트(NOR1)의 출력이 "1"로 되어, 원샷(one-shot) 펄스발생기(1)로부터 정펄스가 출력된다. 리프레쉬 카운터(17)의 입력단자(CLK)에 정펄스가 입력되어, 리프레쉬 카운터(17)를 증가시킨다. 리프레쉬 카운터(17)로부터의 출력 및 행어드레스 버퍼(11)로부터의 출력이 서로 비교된다. 출력이 서로 불일치할 때, AND 게이트(AND1)의 출력이 "1"로 되어, 셀렉터(19)는 리프레쉬 카운터(17)로부터의 출력을 행디코더(12)에 전송함으로써 외부에서 입력된 행어드레스와는 별도의 다른 행어드레스가 활성화된다. 한편, 비교된 출력이 서로 일치할 때, 비교기(18)의 단자(Match)의 출력이 "1"로 되어, 다른 원샷 펄스발생기(2)로부터 정펄스가 출력된다. 리프레쉬 카운터(17)의 입력단자(CLK)에 정펄스가 입력되어, 리프레쉬 카운터(17)를 다시 증가시킨다. 따라서, 리프레쉬 카운터(17)로부터의 출력 및 행어드레스 버퍼(11)로부터의 출력이 서로 불일치되며, 셀렉터(19)는 리프레쉬 카운터(17)로부터의 출력을 행디코더(12)에 전송하여, 갱신된 행어드레스가 활성화된다.
상기 설명된 바와 같이, 본 발명은, 동일한 뱅크로부터의 데이터를 독출할 수 있고, 뱅크내의 임의의 행데이터를 오토 리프레쉬할 수 있는 반도체 기억장치를 제공한다. 따라서, 본 발명의 반도체 기억장치에서, 동일한 뱅크에 대해 액세스동작과 리프레쉬동작을 동시에 실행할 수 있어서, 종래의 싱크로너스 반도체 기억장치와 비교하여 메모리의 액세스효율을 향상시킬 수 있다.
본 발명의 범위 및 정신으로부터 벗어남이 없이 당업자들에 의해 다양한 다른 변경이 실시될 수 있음은 명백하다. 따라서, 첨부된 특허청구의 범위는 명세서에서 설명된 내용으로 한정되지 않고, 더 넓게 해석되어야 한다.

Claims (5)

  1. 복수의 메모리셀;
    행디코더의 출력에 의해 제어되어 상기 복수의 메모리셀들중 일부를 선택하는 복수의 워드선;
    상기 복수의 워드선의 각각에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 전송하는 복수의 비트선 그룹;
    제 1 스위치부를 통해 상기 복수의 비트선 그룹에 각각 접속된 복수의 제 1 센스선 그룹;
    제 2 스위치부를 통해 상기 복수의 비트선 그룹에 각각 접속된 복수의 제 2 센스선 그룹;
    상기 복수의 제 1 센스선 그룹에 각각 접속된 복수의 제 1 센스 앰플리파이어;
    상기 복수의 제 2 센스선 그룹에 각각 접속된 복수의 제 2 센스 앰플리파이어;
    상기 복수의 제 1 센스선 그룹에 각각 접속되어, 열디코더의 출력에 의해 제어되는 복수의 제 3 스위치부;
    상기 복수의 제 3 스위치부에 접속된 제 1 커먼데이터선;
    상기 제 1 커먼데이터선에 접속되고, 외부유닛에 데이터를 입출력하는 입출력회로;
    상기 복수의 제 1 센스 앰플리파이어에 의해 래치된 데이터를 상기 제 1 커먼데이터선을 통해 입출력회로에 전송하도록 상기 복수의 제 3 스위치부를 제어하는 제어회로를 포함하는 반도체 기억장치로서,
    상기 복수의 워드선의 제 1 워드선을 활성화하며, 상기 복수의 비트선 그룹을 통해 상기 제 1 워드선에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 전송하며, 상기 복수의 비트선 그룹으로부터의 데이터를 상기 제 1 스위치부를 통해 상기 복수의 제 1 센스 앰플리파이어에 래치하며, 상기 복수의 제 1 센스 앰플리파이어중 하나로부터의 데이터를 상기 복수의 제 3 스위치부중 하나를 통해 상기 제 1 커먼 데이터선에 전송하고, 상기 제 1 커먼데이터선으로부터 외부유닛에 데이터를 출력함에 의해 독출동작이 실행되고;
    상기 복수의 워드선의 제 2 워드선을 활성화하고, 상기 제 2 워드선에 의해 동시에 선택되는 메모리셀로부터 독출되는 데이터를 상기 제 2 스위치부를 통해 상기 복수의 제 2 센스 앰플리파이어를 이용하여 리프레쉬함에 의해 독출동작과 동시에 리프레쉬동작이 실행되는, 반도체 기억장치
  2. 제 1 항에 있어서, 상기 제 1 워드선이 선택되는 시점에서, 상기 제 1 스위치부는 도통되고 상기 제 2 스위치부는 비도통되며;
    상기 제 1 워드선이 선택된 후, 도통된 상기 제 1 스위치부를 통해 상기 복수의 비트선 그룹에 접속된 상기 복수의 제 1 센스선 그룹에 접속되는 상기 복수의 제 1 센스 앰플리파이어만이 활성화되어, 상기 복수의 제 1 센스선 그룹과 비트선 그룹 사이의 전위차를 증폭함으로써, 상기 복수의 제 1 센스 앰플리파이어에 데이터를 래치하며;
    상기 복수의 제 1 센스 앰플리파이어에 데이터가 래치되는 동안, 상기 제 1 워드선이 비선택되고 메모리셀에 데이터가 재기입되며, 상기 제 1 스위치부 및 제 2 스위치부는 비도통되며, 상기 복수의 제 1 센스 앰플리파이어 및 상기 복수의 제 2 센스 앰플리파이어로부터 분리된 상기 복수의 비트선 그룹이 프리챠지되고, 상기 복수의 제 1 센스 앰플리파이어로부터 상기 복수의 제 3 스위치부를 통해 상기 제 1 커먼데이터선에 데이터가 독출되어 독출동작이 실행되며;
    독출동작과 동시에, 상기 제 2 스위치부는 도통되고 상기 비트선 그룹에 결합된 프리챠지회로는 활성화되어, 상기 복수의 비트선 그룹 및 상기 비트선 그룹에 접속된 상기 복수의 제 2 센스선 그룹을 자동적으로 프리챠지하고;
    상기 제 2 워드선이 선택되는 시점에서, 상기 제 1 스위치부는 비도통되고 상기 제 2 스위치부는 도통되어, 상기 제 2 스위치부에 접속된 상기 복수의 제 1 센스선 그룹과 상기 비트선 그룹 사이의 전위차가 상기 복수의 제 2 센스 앰플리파이어에 의해 증폭됨으로써, 메모리셀에 데이터를 재기입한 후, 상기 제 2 워드선이 비선택되는, 반도체 기억장치.
  3. 제 1 항에 있어서, 리프레쉬 어드레스를 출력하는 내부 리프레쉬 카운터를 더 포함하며:
    외부에서 입력되는 행어드레스에 따라 상기 제 1 워드선이 선택되고; 상기 내부 리프레쉬 카운터로부터 출력되는 상기 리프레쉬 어드레스에 따라 상기 제 2 워드선이 선택되는, 반도체 기억장치.
  4. 제 3 항에 있어서, 외부에서 입력되는 행어드레스 및 상기 내부 리프레쉬 카운터로부터 출력된 상기 리프레쉬 어드레스가 서로 비교되며;
    어드레스가 서로 불일치하면, 상기 리프레쉬 어드레스에 따라 상기 제 2 워드선이 선택되고;
    어드레스가 서로 일치하면, 상기 리프레쉬 어드레스가 갱신된 후, 상기 갱신된 리프레쉬 어드레스에 따라 상기 제 2 워드선이 선택되는, 반도체 기억장치.
  5. 제 1 항에 있어서, 상기 복수의 제 2 센스선 그룹은 제 4 스위치부를 통해 제 2 커먼데이터선에 접속되고;
    상기 복수의 제 2 센스 앰플리파이어에 래치된 데이터가 상기 제 2 커먼데이터선을 통해 외부유닛에 출력되도록 상기 제 4 스위치부를 제어하는 제어회로를 더 포함하는, 반도체 기억장치.
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US20040233764A1 (en) Semiconductor memory device having self-precharge function

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