KR100378687B1 - 반도체 메모리 장치와 그의 프리차지 방법 - Google Patents

반도체 메모리 장치와 그의 프리차지 방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치와 그의 프리차지 방법은 이전에 액티브 된 뱅크가 다시 액티브 될 때, 뱅크 액티브 명령에 의해 이전의 뱅크의 상태를 나타내는 플래그 신호인 내부 프리차지 명령에 의해 비트 라인을 프리차지 함으로써, 입력된 어드레스가 코딩됨과 동시에 프리차지 동작을 수행하여 반도체 메모리 장치가 고속 동작을 수행할 수 있다.

Description

반도체 메모리 장치와 그의 프리차지 방법{A semiconductor memory device and a precharge method therefor}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 동일한 뱅크를 액세스할 경우 내부 프리차지 명령에 의해 셀프 프리차지 함으로써 액세스 시간을 줄일 수 있는 반도체 메모리 장치와 그의 프리차지 방법에 관한 것이다.
도 1은 종래 기술의 일반적인 뱅크 구조의 반도체 메모리 장치를 보인 블록도이다. 여기서는, 4 개의 뱅크로 구성된 반도체 메모리 장치를 예를 들어 설명한다.
4 개의 뱅크(BANK0-BANK3) 중에서 뱅크(BANK0)가 외부로부터 뱅크 액티브 명령(ACT)에 의해 액세스되어 입력된 어드레스가 코딩됨에 따라 워드라인 및 센스앰프(미도시)가 인에이블되어 리드 동작을 수행하게 된다.
이어서, 액티브된 뱅크(BANK0)는 다음의 액세스 동작을 위해 외부 프리차지 명령(PCG)을 입력받아 비트 라인을 프리차지 한다.
도 2는 도 1의 블록도의 동작 타이밍도이다.
이에 도시된 바와 같이, 외부로부터 입력된 뱅크 액티브 명령(ACT)에 의해 임의의 뱅크(BANK0)가 액세스 된 후에 워드라인을 인에이블 시켜 리드 동작을 수행하게 된다. 여기서, 뱅크(BANK0)가 액티브되고 리드 동작이 수행되기까지의 기간 (tRCD)은 2 클럭 주기(2tCK) 만큼이 된다.
리드 동작이 수행되면, 클럭 신호(CLK)의 다음 클럭에서 이후에 발생하는 리드 또는 라이트 동작에 대비하여 외부로부터 입력된 프리차지 명령(PCG)에 의해 비트 라인을 프리차지 하게 된다. 여기서, 이러한 프리차지의 기간인 라스 프리차지 시간(tRP)은 2 클럭 주기(2 tCK) 만큼이 된다.
이때, 라스 프리차지 시간(tRP) 동안 반도체 메모리 장치는 어떠한 동작도 수행할 수 없는 아이들(idle) 상태(page fault)가 된다.
이러한 아이들 상태(page fault)가 발생하지 않게 하기 위해 동기식 디램(synchronous DRAM)에서는 다수개의 뱅크 구조를 고안하여 뱅크 인터리빙(bank interleaving)을 수행하여 아이들 상태(page fault)가 발생하지 않게 하는데, 각 뱅크 내에는 동일한 동작을 하는 동일한 회로가 별도로 존재하게 되어 이를 제어하기 위해 동작 시간이 지연되는 문제점이 발생하였다.
즉, 이전에 액티브된 뱅크를 다시 액티브 시킬 때에도 외부로부터 입력된 프리차지 명령(PCG)에 의해 프리차지를 시킨 후 리드 또는 라이트 동작을 수행하기 때문에 동작 시간이 매우 느려지는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 뱅크 액티브 명령에 의해 발생된 내부 프리차지 명령(IPCG)에 의해 이전에 액세스된 뱅크를 다시 액세스하는 경우에 프리차지 동작과 입력된 어드레스 코딩 동작을 동시에 수행하여 고속동작을 수행할 수 있는 반도체 메모리 장치와 그의 프리차지 방법을 제공하는 것이다.
도 1 은 종래 기술의 일반적인 뱅크 구조를 갖는 반도체 메모리 장치를 보인 블록도.
도 2 는 도 1 의 블록도에 따른 뱅크 액티브 시점 및 프리차지 시점을 보인 타이밍도.
도 3 은 본 발명의 따른 뱅크 구조를 갖는 반도체 메모리 장치를 보인 블록도.
도 4 는 도 3 의 블록도에 따른 뱅크 액티브 시점 및 프리차지 시점을 보인 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 매트 선택 블록 BANK0-BANK3 : 뱅크
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 뱅크 액티브 명령에 의해 액티브 되고, 프리차지 명령에 의해 비트 라인이 프리차지 되는 복수개의 뱅크와, 상기 뱅크 액티브 명령 및 매트 선택 신호를 입력받아 이전에 액티브 된 뱅크가 다시 액티브 될 때에만 인에이블 되어 이전에 액티브 된 뱅크의 비트 라인을 프리차지 시키는 내부 프리차지 명령을 발생시키는 매트 선택 블록을 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프리차지 방법은, 복수개의 뱅크로 구성된 반도체 메모리 장치에 있어서, 뱅크 액티브 명령에 의해 뱅크가 액티브 되어 입력된 어드레스가 코딩되어 워드라인 및 센스앰프가 인에이블 되고, 리드 동작 또는 라이트 동작을 수행하는 제1 단계와, 제1 단계에서 액티브 된 동일한 뱅크가 액티브 될 때, 뱅크 액티브 명령에 의해 내부 프리차지 명령에 의해 비트 라인이 프리차지 됨과 동시에 입력된 어드레스가 코딩되어 워드라인 및 센스 앰프가 인에이블 되고, 리드 동작 또는 라이트 동작을 수행하는 제2 단계와, 제1 단계에서 액티브 된 뱅크와 다른 뱅크가 액티브 될 때, 외부로부터 프리차지 명령이 입력되어 비트 라인이 프리차지 된 후에, 입력된 어드레스가 코딩되어 워드라인 및 센스앰프가 인에이블 되고, 리드 동작 또는 라이트 동작을 수행하는 제3 단계를 포함하여 이루어진 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 뱅크 구조의 반도체 메모리 장치를 보인 블록도이다. 여기서는, 4 개의 뱅크로 구성된 반도체 메모리 장치를 예를 들어 설명한다.
이에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는, 뱅크 액티브 명령(ACT)에 의해 액티브 되고, 프리차지 명령(PCG)에 의해 비트 라인이 프리차지되는 4 개의 뱅크(BANK0-BANK3)와, 뱅크 액티브 명령(ACT) 및 매트 선택 신호(/MS<0:31>)를 입력받아 이전에 액티브 된 뱅크(BANK0)가 다시 액티브 될 때에만 인에이블 되어 이전에 액티브 된 뱅크(BANK0)의 비트 라인을 프리차지 시키는 내부 프리차지 명령(IPCG)을 발생시키는 매트 선택 블록(10)을 포함하여 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 스탠바이 상태에서 어떠한 뱅크도 선택되지 않은 경우 매트 선택 신호(/MS<0:31>)는 모두 하이 레벨로 세트된다.
이때, 내부 프리차지 명령(IPCG)은 뱅크 액티브 명령(ACT)에 의해 하이 레벨로 세트된다.
이어서, 뱅크 액세스 명령(ACT)에 의해 뱅크(BANK0)가 액세스되면, 입력된 어드레스에 의해 워드라인을 인에이블 시키고, 센스앰프(미도시)를 인에이블 시켜 리드 또는 라이트 동작을 수행한다.
이때, 매트 선택 신호(/MS<0:31>)를 로우 레벨로 세트시킨다. 여기서, 입력된 어드레스의 코딩에 맞는 매트 선택 신호(/MS)만이 로우 레벨이 된다.
32 개의 매트 선택 신호(/MS<0:31>) 중에서 어느 하나라도 로우 레벨이 되면 내부 프리차지 명령(IPCG)이 로우 레벨로 세트된다.
이어서, 액세스된 뱅크(BANK0)가 다시 액세스되면, 이전의 뱅크(BANK0)의 상태를 알려주는 플래그 신호인 내부 프리차지 명령(IPCG)은 뱅크 액티브 명령(ACT)에 의해 로우 레벨이 된다. 따라서, 비트 라인이 프리차지 된다.
이때, 새로 입력된 어드레스는 코딩 동작을 수행하여 워드라인 및 센스앰프를 인에이블 시키게 된다.
여기서, 내부 프리차지 명령(IPCG)에 의해 비트 라인이 프리차지 되는 동작과 새로 입력된 어드레스가 코딩되는 동작은 동시에 진행된다.
내부 프리차지 명령(IPCG)은 이전에 액세스된 뱅크(BANK0)가 다시 액세스될 경우에만 로우 레벨이 되어 입력된 어드레스의 코딩 동작과 동시에 프리차지 동작을 수행하고, 이전에 액세스된 뱅크(BANK0)와 다른 뱅크가 액세스될 경우에는 하이 레벨이 되어 정상적인 동작에 영향을 주지 않게 된다.
여기서, 이전에 액세스된 뱅크(BANK0)와 다른 뱅크가 액세스될 경우 프리차지 동작은 외부로부터 입력된 프리차지 명령(PCG)에 의해 프리차지 동작이 수행된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 외부로부터 프리차지 명령의 입력 없이 내부적으로 프리차지 명령을 발생시켜, 이전에 액세스된 뱅크가 다시 액세스될 때 뱅크가 액티브 되고 리드 동작이 수행되기까지의 지연 시간(tRCD)을 줄일 수 있고, 라스 프리차지 시간(tRP) 없이 뱅크를 액세스 할 수 있기 때문에 고속동작을 수행할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 뱅크 액티브 명령에 의해 액티브 되고, 프리차지 명령에 의해 비트 라인이 프리차지 되는 복수개의 뱅크와,
    상기 뱅크 액티브 명령 및 매트 선택 신호를 입력받아 이전에 액티브 된 뱅크가 다시 액티브 될 때에만 인에이블 되어 이전에 액티브 된 뱅크의 비트 라인을 프리차지 시키는 내부 프리차지 명령을 발생시키는 매트 선택 블록을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 프리차지 명령은 이전의 뱅크의 상태를 알려주는 플래그 신호인 것을 특징으로 하는 반도체 메모리 장치.
  3. 복수개의 뱅크로 구성된 반도체 메모리 장치에 있어서,
    뱅크 액티브 명령에 의해 뱅크가 액티브 되어 입력된 어드레스가 코딩되어 워드라인 및 센스앰프가 인에이블 되고, 리드 동작 또는 라이트 동작을 수행하는 제1 단계와,
    제1 단계에서 액티브 된 동일한 뱅크가 액티브 될 때, 뱅크 액티브 명령에 의해 내부 프리차지 명령에 의해 비트 라인이 프리차지 됨과 동시에 입력된 어드레스가 코딩되어 워드라인 및 센스 앰프가 인에이블 되고, 리드 동작 또는 라이트 동작을 수행하는 제2 단계와,
    제1 단계에서 액티브 된 뱅크와 다른 뱅크가 액티브 될 때, 외부로부터 프리차지 명령이 입력되어 비트 라인이 프리차지 된 후에, 입력된 어드레스가 코딩되어 워드라인 및 센스앰프가 인에이블 되고, 리드 동작 또는 라이트 동작을 수행하는 제3 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
  4. 제 3 항에 있어서,
    상기 내부 프리차지 명령은 이전의 뱅크의 상태를 알려주는 플래그 신호인 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
  5. 제 3 항에 있어서,
    상기 제 3 단계에서,
    프리차지 동작은 상기 내부 프리차지 명령의 레벨에 상관없이 수행되는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 방법.
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