JP2000268564A

JP2000268564A - シンクロナスｄｒａｍ

Info

Publication number: JP2000268564A
Application number: JP11069989A
Authority: JP
Inventors: Yuji Kobayashi; 祐司小林
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】複数バンクを構成のＳＤＡＲＭでは、複数の
バンクに同時に異なるコマンドを発行したい場合、どち
らかのコマンドを遅延させて入力しなければならず、処
置が遅れる。【解決手段】プリーアクトアドレスコントロール回路
３４は、コマンドデコーダ回路２８によって検出された
プリチャージコマンドを受け、プリーアクトアドレスラ
ッチ回路３３へアドレスをラッチする制御信号３２ａを
発生する。この制御信号３２ａはメモリセル非同期特性
時間分のラッチ信号であり、このラッチ信号により、例
えば、２クロック周期分の時間がラッチされる。この保
持されたアドレスをロウアドレスバッフア回路２４へ引
き渡すタイミングがモードレジスタ２９にて拡張された
２ビットにより与えられる。【効果】プリチャージコマンド発行時に、アクティブ
コマンドに必要なロウアドレスを同時に入力でき、続く
クロックで別のコマンドを発行できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（以下、「ＳＤＲＡＭ」と記す。）、特に、複数バ
ンク構成のＳＤＲＡＭにおけるコマンド制御に関する。

【０００２】

【従来の技術】近年、ＳＤＲＡＭにおいては、２バンク
ないし４バンクの複数バンク構成とするのが主流となっ
てきている。複数バンク構成とすることにより、複数バ
ンクへの同時アクセスを行うと、同じバンク内の別ペー
ジアクセスに比べ、データの読み書きが高速となるから
である。この場合、複数バンクのアクセス共、前アクセ
スに使用したロウアドレスの切替えが発生するが、バン
ク毎にロウアドレスが分離保持されるため不都合はな
い。

【０００３】図８は、従来のこの種のＳＤＲＡＭの一般
的な概略ブロック図である。この概略図に示すＳＤＲＡ
Ｍはメモリバンク(MEMORY BANK) Ａを構成するメモリア
レイ(MEMORY ARRAY)８２０ＡとメモリバンクＢを構成す
るメモリアレイ８２０Ｂとを備える。

【０００４】上記それぞれのメモリアレイ８２０Ａ、８
２０Ｂはマトリックス配置されたダイナミック型メモリ
セルの集合から成り、同一列に配置されたメモリセル選
択端子はメモリセルを図示した図９のワード線に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は図９のデジット線に結合される。メモリアレイ８２０
Ａのワード線は、ロウデコーダ(Row Decoder)８２１Ａ
によるロウアドレス信号のデコード結果に従って１本が
選択レベルに駆動される。メモリセル８２０Ａのデッジ
ト線はセンスアンプ(Sense Amplifier)８２２Ａ及びカ
ラム選択回路(Column Decoder & Latch Circuit)８２３
Ａに結合される。センスアンプ８２２Ａはメモリセルか
らのデータ読み出しによってデジット線に現れる微少電
位差を検出して増幅する回路である。また、センスアン
プ８２２Ａはカラムデコーダによるカラムアドレス信号
のデコード結果に従って選択動作される。デジット線に
センスアンプされたデータ群はデータコントロール回路
（Data Control Circuit）８２６により制御され、デー
タラッチ回路(Latch Circuit)８３１を経て、入力・出
力バッファ(Input & Output Buffer)８３２に導かれ
る。

【０００５】メモリアレイ８２０Ｂ側にも、上記と同様
にロウデコーダ８２１Ｂ、センスアンプ８２２Ｂ及びカ
ラム選択回路８２３Ｂが設けられる。

【０００６】アドレス信号ＡＢを構成するるロウアドレ
ス信号とカラムアドレス信号は、ロウアドレスバッファ
(Row Address Buffer & Refresh Counter)８２４とカラ
ムアドレスバッファ(Column Address Buffer & Burst C
ounter)８２５にアドレスマルチプレクス形式で取り込
まれ保持される。リフレッシュ動作モードにおいては、
ロウアドレスバッファ８２４内のリフレッシュカウンタ
( Refresh Counter)から出力されるリフレッシュアドレ
ス信号をロウアドレスバッファ８２４が取り込む。ま
た、バースト動作モードにおいては、保持されたカラム
アドレス信号をカラムアドレスバッファ８２５内のバー
ストカウンタ( Burst Counter)によって順次にインクリ
メントし、インクリメントされた値はカラム選択回路８
２３Ａ，８２３Ｂに向けて出力される。

【０００７】クロックジェネレータ回路(Clock Generat
or)８３０は、ＳＤＲＡＭ内の同期制御を行うためのク
ロックを供給する回路であり、当該クロック信号ＣＬＫ
の立ち上がりエッジに同期して有意とされる。クロック
イネーブル信号ＣＫＥは、次のクロック信号ＣＬＫの有
効性を指示する信号であり、クロックイネーブル信号Ｃ
ＫＥがハイレベルであれば次のクロック信号ＣＬＫの立
ち上がりエッジが有効とされ、ロウレベルのときには無
効とされる。

【０００８】コマンドデコーダ(Command Decoder)８２
８は、各外部入力信号の組み合わせによって与えられる
制御を判別する回路であり、クロック信号ＣＬＫの立ち
上がりエッジにて内部回路へと取り込まれる。このコマ
ンドデコーダ８２８によって判別された情報を基に、各
回路ブロックの動作を制御するための内部タイミング信
号を形成する回路がコントロールロジック(Control Log
ic)８２７である。

【０００９】モードレジスタ(Mode Register)８２９
は、内部タイミング制御の初期設定を登録するレジスタ
群である。このレジスタ群には、データ連続長(Burst L
ength)及びCAS Latency MODEの設定を行うことができ
る。

【００１０】一般に、ＳＤＲＡＭにおいては、１クロッ
クサイクルに一個のコマンドのみを受付制御し、このコ
マンドの受付はＳＤＲＡＭに入力されるクロックに同期
して処理される。コマンドはＣＳ(チップセレクト)、Ｒ
ＡＳ(ロウアドレスストローブ)、ＣＡＳ(カラムアドレ
スストローブ)、及びＷＥ(ライト・イネーブル)の各信
号の組み合わせで形成され、アクティブコマンドは非同
期ＤＲＡＭにおけるＲＡＳ#信号の立ち下がりに相当
し、リード/ライトコマンドはＣＡＳ#信号の立ち下がり
に、プリチャージコマンドはＲＡＳ#信号のプリチャー
ジ時間の確保に相当する。

【００１１】プリチャージコマンドに関しては、既コマ
ンド発行後、アクティブコマンドの発行までに非同期で
一定時間が必要となる。これらのコマンドは、それぞれ
バンク毎に与えることができるため、各バンクにアクテ
ィブコマンドを発行すれば、それ以降、プリチャージコ
マンドが発行されるまで、各々バンクの一定のページ範
囲がアクティブ状態で保持される。また、リードコマン
ドからの読み出し時間(CAS Latency)と、リード/ライト
コマンドからのデータ連続長(Burst Length)をクロック
単位で設定できる。

【００１２】図10は、CAS Latency：２、Burst Lengt
h：１に設定し、同一バンクへアクセスした場合と、他
バンクへアクセスした場合のタイムチャートである。

【００１３】図10のが、同一バンクへアクセスした場
合を示すタイムチャートである。図において、T1サイ
クルにてプリチャージコマンドPRE-A1を、T3サイクルに
てアクティブコマンドACT-A1を、また、T5サイクルにて
リードコマンドRead-A1を発行する。プリチャージコマ
ンドPRE-A1とアクティブコマンドACT-A1の間、及びアク
ティブコマンドACT-A1とリードコマンドRead-A1間にそ
れぞれ1サイクルが挿入されるのは、ＳＤＲＡＭの非同
期特性の時間要件を満たすためである。この時間は、一
般に、30ns程度が必要なため、本タイムチャートのクロ
ック信号CLKの周波数として66MHzを想定している。上
記、3つのコマンドによりバンクＡへのリードアクセス
の制御は完了する。次に、同バンクの他ページにリード
アクセスを行った場合、再度、上述の３つのコマンドが
必要とされ(T6,T8,T10サイクル)、前のリードデータDQ-
A1と後のリードデータDQ-A21間の時間は図１の5クロッ
クタイムのＴＡとなる。

【００１４】図10のは、後のアクセスを他バンクへ行
なった場合のタイムチャートである。ＡバンクとＢバン
クで各々コマンド制御を行えるため、T1サイクルからT4
サイクルの間にそれぞれPRE-A1，PRE-B1，ACT-A1，ACT-
B1とコマンドを発行することができる。次に、Read-A
1，Read-B11とコマンドを発行することにより、Ａバン
クとＢバンクのリードデータ間の時間は1クロックタイ
ムのＴＢとなる。

【００１５】図10ののタイムチャートは、とを合
わせたタイムチャートである。一般的に、ＳＤＲＡＭへ
のアクセスは、他バンクへのアクセス及び同バンクへの
アクセスが混在するものであり、のタイムチャートの
ように、Ａバンク、Ｂバンク、Ａバンクといったアクセ
スとなる。T1サイクルからT5サイクルまでのコマンド発
行に関しては、とのタイムチャートのコマンド発行
に重なりがないため効率よく、Ａバンク、Ｂバンクへの
コマンド発行が行われる。T6サイクルにおいては、Ａバ
ンクへのプリチャージコマンドPRE-A2とＢバンクへのリ
ードコマンドRead-B11が重なっているため、プリチャー
ジコマンドPRE-A2を優先しリードコマンドRead-B11は、
次サイクルへとシフトされることになる。このシフトに
より、次のＢバンクへのリードコマンドRead-B12がバン
クＡへのアクティブコマンドACT-A2と重なり、Ｂバンク
へのリードコマンドRead-B12がT9サイクルへシフトされ
る。このシフトにより、Ｂバンクからのアクセスデータ
は、DQ-B11が１サイクル、DQ-B12が２サイクル遅延する
ことになってしまう。

【００１６】

【発明が解決しようとする課題】上述したように、複数
バンク構成のＳＤＲＡＭにおいては、他バンクへのアク
セスを行った場合、同一バンクの他ページにアクセスに
いった時と比べ、高速にデータをアクセスすることがで
きる。また、プリチャージコマンドとアクティブコマン
ド間及びアクティブコマンドとリードコマンド間には、
ＤＲＡＭにおける非同期特性による一定の時間が必要で
あるが、この非同期特性の一定時間内に他バンクへのコ
マンドを発行し、より高速にメモりアクセスすることが
できる。

【００１７】しかしながら、図10ので示したように、
複数のバンクで同時に異なるコマンドを発行したいサイ
クルが発生した場合は、どちらかのバンクのコマンドを
遅延させなければならないという問題点がある。

【００１８】すなわち、上述の例では、図10のにおい
て、T6サイクルではＡバンクへのプリチャージコマンド
PRE-A2とＢバンクへのリードコマンドRead-B11とが重な
った結果、リードコマンドRead-B11がT7サイクルへシフ
トされて１クロックタイム分だけ遅延している。

【００１９】さらに、このシフトにより、Ｂバンクへの
リードコマンドRead-B12がシフトされるため、リードコ
マンドRead-12とＡバンクへのアクティブコマンドACT-A
2とが重なるので、リードコマンドRead-B12はT9サイク
ルへ更にシフトされる。

【００２０】本発明の目的は、プリチャージコマンドと
アクティブコマンドを1クロックで同時に発行し、従来
の1/2の時間にて処理することによって、より高速にメ
モリアクセスを行えるようにしたＳＤＲＡＭを提供する
ことにある。

【００２１】

【課題を解決するための手段】本発明の第1のＳＤＲＡ
Ｍは、信号に同期してコマンド及びデータの入出力を行
い、また、少なくとも２つのメモリバンクを備えて、一
つのメモリバンクをアクセスしている間に他のメモリバ
ンクのプリチャージを行うことが可能なシンクロＤＲＡ
Ｍにおいて、プリチャージコマンドとアクティブコマン
ドを１クロックで入力可能としたことを特徴とする。

【００２２】本発明の第２のＳＤＲＡＭは、信号に同期
してコマンド及びデータの入出力を行い、また、少なく
とも２つのメモリバンクを備えて、一つのメモリバンク
をアクセスしている間に他のメモリバンクのプリチャー
ジを行うことが可能なシンクロＤＲＡＭにおいて、プリ
チャージコマンド入力時にアクティブコマンド時のロウ
アドレスを取り込む回路と、該取り込んだロウアドレス
を保持するラッチ回路と、該ロウアドレスを取り込むタ
イミングおよび前記アクティブコマンド動作を開始する
ロウアドレスをロウアドレスバッファに転送するタイミ
ング信号を生成する回路とを設けたことを特徴とする。

【００２３】本発明の第３のＳＤＲＡＭは、信号に同期
してコマンド及びデータの入出力を行い、また、少なく
とも２つのメモリバンクを備えて、一つのメモリバンク
をアクセスしている間に他のメモリバンクのプリチャー
ジを行うことが可能なシンクロＤＲＡＭにおいて、プリ
チャージコマンド入力時にアクティブコマンド時のロウ
アドレスを取り込む回路と、該取り込んだロウアドレス
を保持するラッチ回路と、該ロウアドレスを取り込むタ
イミングおよび前記アクティブコマンド動作を開始する
ロウアドレスをロウアドレスバッファに転送するタイミ
ング信号を生成する回路と、リフレッシュコマンドを認
識するとリフレッシュコマンド前に全てのメモリバンク
のプリチャージコマンドを自動発生する回路とを設け、
プリチャージコマンドとアクティブコマンドを一つにし
た動作においてロウアドレスの取り込みをより多くする
ことを可能にしたことを特徴とする。

【００２４】本発明のＳＤＲＡＭは、プリチャージコマ
ンド発行時に、同一バンクの次のアクティブコマンドを
同時に発行できることを特徴としている。すなわち、プ
リチャージコマンドにおいては、プリチャージするロウ
アドレスは、既に分かっていて不要のためアドレス信号
を使用していない。この不使用のアドレス信号を使用
し、アクティブコマンドで必要なアドレス信号を同時に
発行することにより、プリチャージとコマンドとアクテ
ィブコマンドを1クロックにて処理することができる。

【００２５】プリチャージコマンドと同時に取り込ん
だ、アクティブコマンドに必要なアドレス信号は、アド
レスラッチ回路を設けることにより保持され、ＤＲＡＭ
の非同期特性の時間が経過した後にアクティブコマンド
が処理される。非同期特性の時間は、入力されるクロッ
ク数単位でモードレジスタに設定可能なようにすること
により、入力クロックの周波数をＳＤＲＡＭ使用者が決
定できる。

【００２６】ＳＤＲＡＭでは、各バンクのアクティブコ
マンド発行後は、Ａバンクの次にＢバンクへアクセスを
行ったとしてもＡバンクをアクティブ状態に保持し、次
のＡバンクへのアクティブコマンド発行時に異なるペー
ジ範囲(ロウアドレス切り替え)となった場合に初めて、
プリチャージコマンドをアクティブコマンドの前に発行
する制御が一般的である。

【００２７】このような場合には、プリチャージとアク
ティブコマンドは、同一バンクへの発行となるが、上述
のように、プリチャージコマンド発行時にアクティブコ
マンドのロウアドレスを与えることにより、２つコマン
ドを1クロックで処理できる。1クロックで２つのコマン
ドが処理できることにより、続く1クロックにて、重複
を免れた別のコマンド入力ができることが可能となり、
メモリアクセスを高速にできるようになる。

【００２８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２９】図1は本発明の一実施の形態のＳＤＲＡＭ
のブロック図である。このＳＤＲＡＭは、プリチャージ
コマンド発行時にアクティブコマンドで必要とされるロ
ウアドレスをラッチするプリーアクトアドレスラッチ回
路33(PRE-ACT Address Latch)と、プリチャージコマン
ドからアクティブコマンド発行(ロウアドレスの受け付
けまで)までの時間(メモリセル非同期特性時間)だけロ
ウアドレスを保持制御する信号を出力するプリーアクト
アドレスコントロールロジック34(PRE-ACT Address Con
trol Logic)とを追加したことと、モードレジスタ２９
のビット数を2ビット拡張し、メモリセル非同期特性時
間をクロック数にて設定できることを特徴としている。

【００３０】プリーアクトアドレスコントロール回路34
は、コマンドデコーダ28によって検出されたプリチャー
ジコマンドを受け、プリーアクトアドレスラッチ回路33
へアドレスをラッチする制御信号32a(Address Latch Si
gnal)を出力する。この制御信号32aは、メモリセル非同
期特性時間分のラッチ信号であり、図7では、２クロッ
ク分のT1サイクルおよびT2サイクルの時間がラッチされ
ることになる。この間、図７の33aのように、ロウアド
レスはプリーアクトアドレスラッチ回路33より出力され
続ける。この保持されたアドレスをロウアドレスバッフ
ァ24へ引き渡すタイミングがモードレジスタ29にて拡張
された2ビットにより与えられ、図７の32aに示す通りと
なる。

【００３１】図７では、２クロック設定を示しており、
プリチャージコマンドが発行された時をスタートとし、
２クロック目のT3サイクルにてロウアドレスバッファ24
へロウアドレスを供給する。ロウアドレスバッファ24へ
ロウアドレスを与えることにより、プリチャージコマン
ドで同時に与えられたアクディブコマンドの処理が終了
する。

【００３２】次に、本実施の形態の動作について説明す
る。

【００３３】図４は、モードレジスタ29にアドレス信号
ABにより設定されるコマンド設定値を示す。

【００３４】図２にプリチャージコマンドとアクティブ
コマンドを一つにしたコマンドを形成する信号群の波形
図を示す。すなわち、クロック信号ＣＬＫの立ち上がり
エッジを有意とし、クロックイネーブル信号ＣＫＥ＝
“1”、チップセレクト信号／ＣＳ＝“0”、ロウアドレ
ススローブ／ＲＡＳ＝“0”、カラムアドレススローブ
／ＣＡＳ＝“1”、ライトイネーブル信号／ＷＥ＝
“0”、でプリチャージコマンドと認識される。

【００３５】図７のアドレス信号ABのビット10はプリチ
ャージされるバンクを指定する信号となり、このビット
10＝“1”の時、バンクＡおよびＢのプリチャージが行
われる。このとき、アドレス信号ABのビット11は意味を
持たない。ビット10＝“0”の時には、一方のバンクの
みのプリチャージとなり、ビット11によりバンク選定さ
れる。ビット11＝“0”の時にはＡバンク、ビット11＝
“1”の時にはＢバンクとなる。アドレス信号ABはアク
ティブコマンドのロウアドレス入力となり、この時のア
クティブコマンドのバンクについては、プリチャージコ
マンド時と同一のバンクとなる。従って、本実施の形態
の対象となるプリチャージコマンドはビット10＝“0”
の時の一方のバンクのみとなる。

【００３６】上記コマンドがＳＤＲＡＭへ入力される
と、コマンドデコーダ28により認識され、プリチャージ
動作が実行される。プリチャージコマンドと同時に入力
されたアドレス信号ABは、プリーアクトアドレスラッチ
回路33に格納される。プリチャージコマンド実行からア
クティブコマンド開始までの非同期特性時間を設定する
場合の信号群の波形図を図３に示す。

【００３７】図３において、クロック信号ＣＬＫの立ち
上がりエッジを有意とし、ＣＫＥ＝“1”、／ＣＳ＝
“0”、／ＲＡＳ＝“0”、／ＣＡＳ＝“0”、／ＷＥ＝
“0”の場合にモードレジスタライトコマンドと認識さ
れる。

【００３８】非同期特性時間設定のためデータ入力には
アドレス信号ABを使用し、その波形図は図７に示すと
おりである。すなわち、ビット11とビット10を使用し、
クロック信号ＣＬＫの回数で設定する。ビット11,10＝0
1で１回、ビット11,10＝10で２回、ビット11,10＝11で
３回と設定される。例えば、プリチャージコマンドから
アクティブコマンドまでの非同期特性時間が30ns必要で
あり、クロック信号ＣＬＫの周波数を66ＭＨzとした場
合には、２クロック設定を、また、クロック信号ＣＬＫ
の周波数を100MHzとした場合は、３クロック設定とされ
る。このような設定値により、プリチャージコマンドか
らアクティブコマンド発行までの時間をＳＤＲＡＭ内部
にて監視し、アクティブコマンドを発行する。

【００３９】次に、本発明の他の実施の形態について説
明する。

【００４０】上述の実施の形態においては、プリチャー
ジコマンドには、全バンク対象か否かの信号線があり、
この全バンク対象のプリチャージコマンドは、リフレッ
シュコマンド発行前に必要とされるコマンドである。そ
こで、他の実施の形態では、図５に示すように、リフレ
ッシュコマンドを認識し、リフレッシュコマンドの前に
全バンク実行のプリチャージコマンドを自動発生するリ
フレッシュオートプリチャージ535を付加することによ
り、全バンクプリチャージコマンドの発行を不要とし
た。

【００４１】このように、全バンクプリチャージコマン
ドを不要とすることにより、図６に示すように、プリチ
ャージコマンドとアクティブコマンドを一つにした形態
において、プリチャージコマンドでは不要となったアド
レス信号ABのビット10信号をロウアドレスの最上位ビッ
トに割り当てることができる。この結果、ロウアドレス
の切り替えなくしてデータアクセスできる範囲を倍に増
やすことができるため、メモリをさらに高速化する上で
効果がある。

【００４２】

【発明の効果】本発明によれば、ＳＤＲＡＭのプリチャ
ージコマンドとアクティブコマンドを同時に発行し、１
クロックにてコマンド処理し、続くクロックにて、重複
を免れた他のコマンドを処理することにより、コマンド
入力が高速に行われ、より高速にメモリアクセスが行え
るという効果を得ることができる。

【図面の簡単な説明】

【図１】本発明のＳＤＲＡＭの一実施の形態のブロッ
ク図

【図２】プリチャージコマンドとアクティブコマンドを
一つにしたコマンド入力時における波形図

【図３】モードレジスタセットコマンド入力時における
波形図

【図４】モードレジスタにセットされるコマンド設定値
を説明する図

【図５】本発明のＳＤＲＡＭの他の実施の形態のブロッ
ク図

【図６】図５に示した実施の形態におけるコマンド入力
時における波形図

【図７】メモリセル非同期特性時間設定時における波形
図

【図８】従来のＳＤＲＡＭのブロック図

【図９】1メモリセルの構成図

【図１０】従来例のＳＤＲＡＭにおける同一バンクおよ
び他バンクへのアクセスタイムチャート

【符号の説明】

２０Ａ，５２０Ａ，８２０Ａメモリアレイ２０Ｂ，５２０Ｂ，８２０Ｂメモリアレイ２１Ａ，５２１Ａ，８２１Ａロウデコーダ２１Ｂ，５２１Ｂ，８２１Ｂロウデコーダ２２Ａ，５２２Ａ，８２２Ａセンスアンプ２２Ｂ，５２２Ｂ，８２２Ｂセンスアンプ２３Ａ，５２３Ａ，８２３Ａカラム選択回路２３Ｂ，５２３Ｂ，８２３Ｂカラム選択回路２４，５２４，８２４ロウアドレスバッフ
ァ２５，５２５，８２５カラムアドレスバッ
ファ２６，５２６，８２６データコントロール
回路２７，５２７，８２７コントロールロジッ
ク２８，５２８，８２８コマンドデコーダ２９，５２９，８２９モードレジスタ３０，５３０，８３０クロックジェネレー
タ回路３１，５３１，８３１データラッチ回路３２，５３２，８３２入力・出力バッファ３３，５３３プリーアクトアドレ
スラッチ回路３４，５３４プリーアクトアドレ
スコントロール回路

Claims

【特許請求の範囲】

【請求項１】信号に同期してコマンド及びデータの入
出力を行い、また、少なくとも２つのメモリバンクを備
えて、一つのメモリバンクをアクセスしている間に他の
メモリバンクのプリチャージを行うことが可能なシンク
ロＤＲＡＭにおいて、プリチャージコマンドとアクティブコマンドを１クロッ
クで入力可能としたことを特徴とするシンクロナスＤＲ
ＡＭ。
【請求項２】信号に同期してコマンド及びデータの入
出力を行い、また、少なくとも２つのメモリバンクを備
えて、一つのメモリバンクをアクセスしている間に他の
メモリバンクのプリチャージを行うことが可能なシンク
ロＤＲＡＭにおいて、プリチャージコマンド入力時にアクティブコマンド時の
ロウアドレスを取り込む回路と、該取り込んだロウアド
レスを保持するラッチ回路と、前記ロウアドレスを取り
込むタイミングおよび前記アクティブコマンド動作を開
始するロウアドレスをロウアドレスバッファに転送する
タイミング信号を生成する回路とを設けたことを特徴と
するシンクロナスＤＲＡＭ。
【請求項３】信号に同期してコマンド及びデータの入
出力を行い、また、少なくとも２つのメモリバンクを備
えて、一つのメモリバンクをアクセスしている間に他の
メモリバンクのプリチャージを行うことが可能なシンク
ロＤＲＡＭにおいて、プリチャージコマンド入力時にアクティブコマンド時の
ロウアドレスを取り込む回路と、該取り込んだロウアド
レスを保持するラッチ回路と、前記ロウアドレスを取り
込むタイミングおよび前記アクティブコマンド動作を開
始するロウアドレスをロウアドレスバッファに転送する
タイミング信号を生成する回路と、リフレッシュコマン
ドを認識するとリフレッシュコマンド前に全てのメモリ
バンクのプリチャージコマンドを自動発生する回路とを
設け、プリチャージコマンドとアクティブコマンドを一つにし
た動作においてロウアドレスの取り込みをより多くする
ことを可能にしたことを特徴とするシンクロナスＤＲＡ
Ｍ。
【請求項４】前記プリチャージコマンドからアクティ
ブコマンド動作を開始するまでの時間情報を外部より登
録できるレジスタ群を有することを特徴とする請求項２
または３記載のシンクロナスＤＲＡＭ。
【請求項５】前記時間情報はクロック周期単位に登録
できることを特徴とする請求項４記載のシンクロナスＤ
ＲＡＭ。