KR20010093692A - 반도체 집적 회로 - Google Patents

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Abstract

어드레스 유지부는 기록 커맨드에 응답하여 공급된 기록 어드레스를 유지 기록 어드레스로서 유지한다. 데이터 유지부는 다음 기록 커맨드를 수신하는 경우, 기록 유지 어드레스에 응답하여 메모리 셀에 기록 유지 데이터를 기록한다. 어드레스 비교부는 판독 어드레스를 복수의 비트 단위로 기록 유지 어드레스와 비교하는 복수의 어드레스 비교부를 갖는다. 어드레스 비교부의 비교 결과가 판독 동작에 일치하는 경우, 기록 유지 데이터가 판독 데이터로서 출력된다. 판독 어드레스 및 기록 유지 어드레스는 복수의 어드레스 비교부에 의해 비교되므로, 어드레스 비교부 내의 회로의 크기는 축소될 수 있다. 또한, 이 어드레스는 고속으로 비교될 수 있으므로, 판독 동작이 고속으로 수행된다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 메모리 셀을 갖는 반도체 집적 회로에 관한 것으로서, 특히, 지연 기록 기능을 갖는 반도체 집적 회로에 관한 것이다.
반도체 집적 회로는 반도체 제조 기술의 발달에 의해 고속화가 일로를 걷고 있다. 특히, 마이크로 컴퓨터 등의 동작 주파수는 해마다 향상하고 있어 DRAM 등의 반도체 메모리의 동작 주파수와의 격차는 점점 더 커지고 있다. 이 격차를 줄이기 위해서, SDRAM(Synchronous DRAM) 등의 고속 메모리가 개발되고 있다.
또한, 최근, 데이터 버스의 사용 효율을 향상시키기 위해서, 기록 커맨드에 대응하여 공급되는 기록 데이터를 다음 기록 커맨드의 공급시에 메모리 셀에 기록하는 "지연 기록"[또는 "레이트 기록(late write)"]하는 기능을 갖는 SDRAM이 제안되고 있다.
도 1은 이 종류의 지연 기록 기능을 갖는 SDRAM에 있어서, 판독 동작 동안에 기록 동작을 실행하는 예를 도시하고 있다. 이 예로는 판독 커맨드의 접수로부터 판독 데이터가 출력되기까지의 클록 사이클수인 판독 대기 시간(latency)은 "2"로되어 있다. 또한, 기록 커맨드의 접수로부터 기록 데이터를 접수하기까지의 클록 사이클 수인 기록 대기 시간도 "2"로 되어 있다.
우선, 판독 커맨드(RD0, RD1)가 클록 신호(CLK)에 동기하여 순차적으로 공급되고, 메모리 코어부가 동작한다(도 1a). 또, 특별히 도시하지는 않았으나, 판독 커맨드와 동시에 판독 어드레스가 공급된다. 메모리 코어부는 판독 커맨드의 접수로부터 약 1클록 지연되어 판독 데이터를 출력한다. 이후, 입출력 회로가 동작한다(도 1b).
그리고, 판독 데이터(Q00, Q01, Q10, Q11)가 각 판독 커맨드(RD0, RD1)의 접수로부터 2클록 후에 순차적으로 데이터 신호(DQ)로서 출력된다. 판독 데이터(Q00, Q01및 Q10, Q11)는 칩의 내부를 전달되는 병렬의 판독 데이터를 병렬 직렬 변환시킴으로써 생성된다.
판독 커맨드(RD1)의 접수로부터 2 클록 후에 기록 커맨드(WR0)가 공급된다. 이 예로는 기록 대기 시간은 "2" 이기 때문에 기록 데이터(DA0, DA1)는 기록 커맨드(WR0)로부터 2 클록 지연되어 공급된다. 즉, 기록 데이터(DA0, DA1)는 판독 데이터(Q11)의 출력 후의 클록 신호(CLK)에 동기하여 공급된다(도 1c). 이 때, 기록 데이터(DA0, DA1)는 메모리 셀에 기록되지 않고, 레지스터로 유지된다(도 1d).
이후, 기록 커맨드(WR0)의 다음 클록 신호(CLK)에 동기하여 판독 커맨드 (RD2, RD3, RD4)가 순차적으로 공급되고, 전술과 동일한 타이밍으로 판독 동작이 실행된다(도 1e). 메모리 코어부는 기록 동작을 실행하지 않기 때문에 판독 동작을 곧 실행할 수 있다. 이 때문에, 지연 기록 기능을 갖는 SDRAM에서는 데이터신호(DQ)가 전달되지 않는 기간이 최소한으로 되어 데이터 버스의 사용 효율이 향상된다.
판독 커맨드(RD4)의 접수로부터 2 클록 후에 다음 기록 커맨드(WR1)가 공급된다(도 1f). 이 기록 커맨드(WR1)가 접수에 동기하여 입출력 회로 및 메모리 코어부가 동작하고, 레지스터로 유지되고 있는 전회의 기록 데이터(DA0, DA1)가 메모리 셀로 기록된다(도 1g).
다음에, 기록 데이터(DA2, DA3)가 기록 커맨드(WR1)로부터 2 클록 지연되어 공급된다. 레지스터의 내용은 기록 데이터(DA2, DA3)로 재기록된다(도 1h).
이와 같이, 지연 기록 기능을 갖는 SDRAM에서는 메모리 셀로의 기록 동작을 기록 데이터의 취득 타이밍과는 별도로 실행할 수 있다. 이 때문에, 기록 커맨드에 대응하는 메모리 코어부의 동작과, 이 기록 커맨드 직후에 공급된 판독 커맨드에 대응하는 메모리 코어부의 동작이 중복되는 일을 피할 수 있다. 이 결과, 종래의 SDRAM에 비교하여 데이터 버스의 사용 효율이 향상되고, 데이터의 전송량이 증대한다.
그런데, 지연 기록 기능을 갖는 SDRAM은 최근 제안된 기술이며, 그 제품화에는 검토하여야 할 사항이 있다.
예컨대, 상술한 판독 커맨드(RD2)에 대응하는 판독 어드레스가 기록 커맨드(WR0)에 대응하는 기록 어드레스와 동일한 경우, SDRAM은 레지스터로 유지되고 있는 기록 데이터를 판독 데이터로서 출력해야 한다. 그러나, 지연 기록 기능을 갖는 SDRAM에 있어서, 이 기능을 실현하기 위한 구체적인 회로는 검토되고 있지 않다.
본 발명의 목적은 딜레이드 라이트 기능을 갖는 반도체 집적 회로에 있어서, 판독 동작을 확실하게 실행하는 것에 있다.
본 발명의 반도체 집적 회로의 일 특징에 따르면, 반도체 집적 회로는 메모리 셀과, 어드레스 유지부와, 데이터 유지부와, 어드레스 비교부와, 데이터 선택부를 구비하고 있다. 어드레스 유지부는 기록 커맨드에 대응하여 공급되는 기록 어드레스를 기록 유지 어드레스로서 유지한다. 데이터 유지부는 기록 커맨드에 대응하여 공급되는 기록 데이터를 기록 유지 데이터로서 유지함과 동시에 다음 기록 커맨드를 받았을 때에 전회의 기록 커맨드에 대응하여 유지한 기록 유지 데이터를 기록 유지 어드레스에 대응하는 메모리 셀에 기록한다. 어드레스 비교부는 판독 커맨드에 대응하여 공급되는 판독 어드레스와, 기록 유지 어드레스를 복수 비트씩 비교하는 복수의 어드레스 비교기를 갖는다. 그리고, 판독 동작시에 어드레스 비교부의 비교 결과가 일치한 경우, 기록 유지 데이터를 판독 데이터로서 출력한다. 어드레스 비교부의 비교 결과가 일치하지 않는 경우, 메모리 셀로부터의 데이터를 판독 데이터로서 출력한다.
판독 어드레스와 기록 유지 어드레스를 복수의 어드레스 비교기로 비교하기 때문에, 어드레스 비교부의 회로 규모가 작아진다. 또한, 어드레스 비교가 고속으로 실행되므로, 판독 동작이 고속으로 실행된다.
반도체 집적 회로의 또 다른 특징에 따라 본 발명의 어드레스는 로우 어드레스 및 컬럼 어드레스에 각각 대응하는 어드레스 비교기를 구비하고 있다. 로우 어드레스 및 컬럼 어드레스는 각각 거의 동일한 경로를 거의 동일한 타이밍으로 전달된다. 이 때문에, 판독 어드레스와 기록 유지 어드레스를 로우 어드레스와 컬럼 어드레스로 나누어 각각 별도의 어드레스 비교기로 비교하는 것으로, 어드레스 비교를 효율적으로 실행할 수 있다. 즉, 어드레스 비교가 고속으로 실행된다.
반도체 집적 회로의 또 다른 특징에 따라 본 발명의 반도체 집적 회로는 소정의 어드레스 비교기는 별도의 어드레스 비교기에 의한 비교가 일치한 것을 받아 동작한다. 예컨대, 빠른 타이밍으로 칩 안을 전달되는 판독 어드레스의 일부와, 기록 유지 어드레스의 일부는 소정의 어드레스 비교기로 비교된다. 느린 타이밍으로 칩 안을 전달되는 판독 어드레스의 별도의 일부와, 기록 유지 어드레스의 별도의 일부는 소정의 어드레스 비교기로의 비교 결과가 일치한 때에, 별도의 어드레스 비교기로 비교된다. 소정의 어드레스 비교기로의 비교 결과가 일치하지 않는 때에 별도의 어드레스 비교기는 동작하지 않는다. 이 결과, 소비 전력이 절감된다.
반도체 집적 회로의 또 다른 특징에 따라 본 발명의 반도체 집적 회로는 로우 어드레스 및 컬럼 어드레스에 각각 대응하는 어드레스 비교기를 구비하고 있다. 로우 어드레스와 컬럼 어드레스와의 일부는 동일한 어드레스 단자로부터 순차적으로 공급된다. 그리고, 컬럼 어드레스에 대응하는 어드레스 비교기는 로우 어드레스에 대응하는 어드레스 비교기의 비교 결과를 받아 동작한다. 이 때문에, 컬럼 어드레스가 공급되기 전에 로우 어드레스의 비교가 가능해지고, 판독 어드레스와 기록 유지 어드레스가 고속으로 비교된다.
본 발명의 특성, 원리 및 효용성은 유사한 부분들은 동일한 참조 번호로 지정된 첨부된 도면과 관련하여 판독되는 다음의 상세한 설명으로 부터 더욱 명확해 질 것이다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시 형태를 도시하는 블럭도.
도 2는 도 1의 어드레스 레지스터 및 어드레스 비교부의 상세를 도시하는 블럭도.
도 3은 제1 실시 형태의 SDRAM의 동작을 도시하는 타이밍도.
도 4는 본 발명의 반도체 집적 회로의 제2 실시 형태의 주요부를 도시하는 블럭도.
도 5는 종래의 지연 기록 기능을 갖는 SDRAM에서의 동작을 도시하는 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
2 : 입출력 제어부
4 : 코어 제어부
6 : 메모리 코어부
8 : 클록 버퍼
10 : 커맨드 디코더
12 : 어드레스 버퍼
14 : 마스크 버퍼/래치
16 : 입출력 버퍼/레지스터
18, 20 : 직렬/병렬 변환기
22 : 병렬/직렬 변환기
24 : 판독 래치
26 : 기록 래치
28 : 제어 회로
30 : 시프트 레지스터
32 : 발진 회로
34 : 리프래시 어드레스 카운터
36 : 지연 회로
38 : 어드레스 레지스터
38a : 로우 레지스터
38b : 컬럼 레지스터
40, 42 : 스위치 회로
44, 60 : 어드레스 비교부
44a, 44b, 60a, 60b : 어드레스 비교기
44c : 판정 회로
46 : 라이트 앰프
48 : 감지 버퍼
50 : 데이터 선택부
52 : 메모리 셀부
54 : 로우 디코더
56 : 감지 증폭기/라이트 스위치
58 : 컬럼 디코더
이하, 본 발명의 실시 형태가 첨부된 도면을 참조하여 상세하게 설명될 것이다.
도 2는 본 발명의 반도체 집적 회로의 제1 실시 형태를 나타내고 있다. 이 실시 형태는 제1항 및 제2항에 대응하고 있다.
이 실시 형태의 반도체 집적 회로는 실리콘 기판상에 CMOS 프로세스 기술을 사용하고, 딜레이드 라이트 기능을 갖는 DDR SDRAM(Double Data Rate SDRAM, 이하, "SDRAM"이라고도 칭함)으로서 형성되어 있다. DDR SDRAM은 클록 신호의 상승 및 하강의 양방에 동기하여 데이터의 입출력하는 메모리이다.
이 SDRAM은 입출력 제어부(2), 코어 제어부(4), 및 메모리 코어부(6)를 구비하고 있다. 이 실시 형태로는 메모리 코어부(6)는 4개의 블록으로 구성되어 있다. 도면에서, 넓은 선으로 표시된 신호 라인은 복수의 라인으로 구성되어 있음을 나타낸다.
입출력 제어부(2)는 클록 버퍼(8), 커맨드 디코더(10), 어드레스 버퍼(12),마스크 버퍼/래치(14), 입출력 버퍼/레지스터(16), 직렬/병렬 변환기(18, 20), 및 병렬/직렬 변환기(22)를 구비하고 있다.
클록 버퍼(8)는 외부로부터 클록 신호(CLK)를 수신하고, 수신한 신호를 내부클록 신호(ICLK)로서 소정의 내부 회로에 출력한다. 커맨드 디코더(1O)는 외부로부터 커맨드 신호(CMD)를 받고, 받은 커맨드를 해독하여 내부 커맨드 신호(ICMD)로서 출력한다. 어드레스 버퍼(12)는 외부로부터 어드레스 신호(AD)(로우 어드레스 및 컬럼 어드레스)를 수신하고, 수신한 신호를 내부 어드레스 신호(IAD)로서 출력한다. 또한, 이 SDRAM은 어드레스 멀티플렉스 방식을 채용하지 있지 않기 때문에 로우 어드레스 및 컬럼 어드레스는 동시에 공급된다.
마스크 버퍼/래치(14)는 인에이블 신호(ENA)의 활성화시에 데이터 마스크 신호(DM)를 수신하고, 수신한 신호를 직렬/병렬 변환기(18)로 출력한다. 데이터 마스크 신호(DM)는 기록 데이터의 소정의 비트의 기록 동작을 마스킹하기 위한 신호이다.
입출력 버퍼/레지스터(16)는 판독 동작시에 출력 데이터 신호(DOUT)를 수신하고, 수신한 신호를 데이터 신호(DQ)로서 출력한다. 또한, 입출력 데이터 버퍼/레지스터(16)는 기록 동작시에 인에이블 신호(ENA)의 활성화시에 데이터 신호(DQ)를 수신하고, 수신한 신호를 입력 데이터 신호(DIN)로서 출력한다.
직렬/병렬 변환기(18)는 마스크 버퍼/래치(14)로부터 공급되는 직렬의 데이터 마스크 신호(DM)를 병렬로 변환하고, 내부 마스크 신호(MASK)로서 출력한다. 직렬/병렬 변환기(20)는 입출력 버퍼/레지스터(16)로부터 공급되는 직렬의 입력 데이터 신호(DIN)를 순차적으로 수신하고, 수신한 신호를 병렬로 변환하여 기록 데이터 신호(WCDB)로서 출력한다. 병렬/직렬 변환기(22)는 후술하는 데이터 선택부(50)로부터 공급되는 병렬의 판독 데이터 신호(RCDB)를 직렬로 변환하여 출력 데이터 신호(DOUT)로서 순차적으로로 출력한다.
코어 제어부(4)는 판독 래치(24), 기록 래치(26), 제어 회로(28), 시프트 레지스터(30), 발진 회로(32), 리프래시 어드레스 카운터(34), 지연 회로(36), 어드레스 레지스터(38), 스위치 회로(40, 42), 어드레스 비교부(44), 라이트 앰프(46), 감지 버퍼(48), 및 데이터 선택부(50)를 구비하고 있다.
판독 래치(24) 및 기록 래치(26)는 소정의 내부 커맨드 신호(ICMD)를 각각 래치하고, 래치한 신호를 래치 판독 신호(LRD), 래치 기록 신호(LWR)로서 출력한다.
제어 회로(28)는 래치 판독 신호(LRD), 래치 기록 신호(LWR)를 받고, 로우 인에이블 신호(RE), 리드 인에이블 신호(RDE), 라이트 인에이블 신호(WRE), 컬럼 인에이블 신호(CLE), 감지 버퍼 인에이블 신호(SBE), 라이트 데이터 래치 신호(WRDL), 데이터 무효 신호(DINV), 스위치 제어 신호(SW1, SW2)를 출력한다. 로우 인에이블 신호(RE)는 로우 디코더(54)(후술함)를 활성화하는 타이밍 신호이다. 판독 인에이블 신호(RDE) 및 기록 인에이블 신호(WRE)는 판독 동작시 및 기록 동작시에 활성화되는 타이밍 신호이다. 데이터 무효 신호(DINV)는 라이트 앰프(46)(후술)로 유지되고 있는 기록 데이터가 무효인 것을 나타내는 신호이다. 데이터 무효 신호(DINV)는 예컨대, 파워온 후에 기록 동작이 실행될 때까지 활성화된다. 스위치 제어 신호(SW1)는 리프래시 사이클를 나타내는 신호이다. 스위치 제어 신호(SW2)는 판독 사이클 또는 기록 사이클의 어느 한쪽을 나타내는 신호이다.
시프트 레지스터(30)는 래치 기록 신호(LWR) 및 내부 클록 신호(ICLK)를 받아 레지스터 제어 신호(REG) 및 인에이블 신호(ENA)를 출력한다. 레지스터 제어 신호(REG) 및 인에이블 신호(ENA)는 기록 동작시에 출력된다.
발진 회로(32)는 리프래시 어드레스 카운터(34)를 상향 계수하기 위한 카운트 신호(CNT)를 생성한다. 리프래시 어드레스 카운터(34)는 카운트 신호(CNT)를 받아 리프래시 어드레스 신호(REFAD)를 생성하고, 스위치 제어 신호(SW1)에 따라서 이 리프래시 어드레스 신호(REFAD)를 출력한다.
지연 회로(36)는 기록 데이터 신호(WCDB)의 병렬 변환 타이밍에 맞추어 내부어드레스 신호(IAD)를 소정 시간 지연시키고, 지연시킨 신호를 내부 기록 어드레스 신호(IWADO)로서 출력한다.
어드레스 레지스터(38)는 기록 동작시에 활성화되는 레지스터 제어 신호(REG)에 동기하여 내부 기록 어드레스 신호(IWADO)를 수신하고, 수신한 신호를 기록 유지 어드레스(WRAD)로서 출력한다. 즉, 어드레스 레지스터(38)는 어드레스 유지부로서 기능한다. 또한, 어드레스 레지스터(38)는 라이트 앰프(46)로 선택 어드레스 신호(SELAD)를 출력한다. 선택 어드레스 신호(SELAD)는 직렬/병렬 변환기(20)로 병렬 변환된 기록 데이터 신호(WCDB)가 각각 어떤 어드레스에 대응하는가를 라이트 앰프(46)에 전송하는 신호이다.
스위치 회로(40)는 스위치 제어 신호(SW1)에 따라서, 내부 어드레스 신호(IAD) 또는 리프래시 어드레스 신호(REFAD)의 어느 한쪽을 선택하고, 선택한 신호를 내부 어드레스 신호(IAD2)로서 출력한다.
스위치 회로(42)는 스위치 제어 신호(SW2)에 따라서, 어드레스 신호(IAD2)또는 기록 유지 어드레스(WRAD)의 어느 한쪽을 선택하고, 선택한 신호를 메모리 코어부(6)로 출력한다. 스위치 회로(42)는 판독 동작시에 내부 어드레스 신호(IAD2)를 선택하고, 기록 동작시에 기록 유지 어드레스(WRAD)를 선택한다.
어드레스 비교부(44)는 판독 동작에 있어서 내부 어드레스 신호(IAD2)와 기록 유지 어드레스(WRAD)를 비교하여 양신호가 일치한 때에 일치 신호(AGR)를 출력한다.
기록 앰프(46)는 기록 데이터 래치 신호(WRDL)에 동기하여 기록 데이터 신호(WCDB)를 수신하고, 이전의 라이트 데이터 래치 신호(WRDL)에 동기하여 수신한 기록 데이터 신호(WCDB)를 기록 데이터 신호(WDB)로서 메모리 코어부(6) 및 데이터 선택부(50)로 출력한다. 즉, 라이트 앰프(46)는 데이터 유지부로서 기능한다. 이 때, 기록 데이터 신호(WCDB)의 기설정된 비트는 내부 마스크 신호(MASK)에 의해 마스킹된다. 또, 라이트 앰프(46)는 데이터 무효 신호(DINV)의 활성화시에 데이터 선택부(50)에 기록 데이터 신호 대신에 무효 정보를 출력한다.
감지 버퍼(48)는 메모리 코어부(6)로부터의 판독 데이터 신호(RDB)를 수신하고, 수신한 신호를 감지 버퍼 인에이블 신호(SBE)에 동기하여 판독 데이터 신호(RDATA)로서 출력한다.
데이터 선택부(50)는 일치 신호(AGR)의 활성화된 경우, 기록 앰프(46)에 의해 유지되고 있는 기록 데이터 신호(WDB)를 판독 데이터 신호(RCDB)로서 출력하고, 일치 신호(AGR)의 비활성화시에 감지 버퍼(48)로부터의 판독 데이터(RDATA)를 판독 데이터 신호(RCDB)로서 출력한다.
메모리 코어부(6)는 복수의 메모리 셀(MC)을 갖는 메모리 셀부(52), 로우 디코더(54), 감지 증폭기/라이트 스위치(56), 및 컬럼 디코더(58)를 구비하고 있다.
로우 디코더(54)는 로우 인에이블 신호(REN) 및 내부 어드레스 신호(IAD)에 응답하여 생성되는 프리디코딩 신호를 수신하여 메모리 셀(MC)로 접속된 워드선(WL)을 활성화시킨다. 컬럼 디코더(58)는 컬럼 인에이블 신호(CLE) 및 내부 어드레스 신호(IAD)에 응답으로 생성된 프리디코드 신호를 받아 비트선(BL, /BL)으로 접속된 컬럼 스위치(도시하지 않음)를 제어한다. 감지 증폭기/기록 스위치(56)는 판독 동작시에 판독 인에이블 신호(RDE)에 동기하여 메모리 셀(MC)로부터 비트선(BL, /BL)을 통해 전달되는 데이터를 증폭하고, 기록 동작시에 기록 인에이블 신호(WRE)에 동기하여 외부로부터 공급되는 기록 데이터 신호(WDB)를 증폭시킨다.
도 3은 어드레스 레지스터(38) 및 어드레스 비교부(44)를 상세하게 도시하고 있다.
어드레스 레지스터(38)는 내부 기록 어드레스 신호(IWAD) 중 로우 어드레스를 유지하는 로우 레지스터(38a)와, 내부 기록 어드레스 신호(IWAD) 중 컬럼 어드레스를 유지하는 컬럼 레지스터(38b)를 포함하고 있다.
어드레스 비교부(44)는 2개의 어드레스 비교기(44a, 44b)와 판정 회로(44c)를 포함하고 있다. 어드레스 비교기(44a, 44b)는 EOR 회로 등으로 형성되어 있다. 판정 회로(44c)는 NOR 회로 등으로 형성되어 있다. 어드레스 비교기(44a)는 내부 어드레스 신호(IAD2) 중 로우 어드레스와 어드레스 레지스터(38)로부터 공급되는 로우 어드레스를 비교하여 양어드레스가 일치한 때에 저레벨의 비교 결과신호(RCOMP)를 출력한다. 어드레스 비교기(44b)는 내부 어드레스 신호(IAD2) 중 컬럼 어드레스와, 어드레스 레지스터(38)로부터 공급되는 컬럼 어드레스를 비교하여 양어드레스가 일치한 때에 저레벨의 비교 결과 신호(CCOMP)를 출력한다. 예컨대, 어드레스 비교기(44a)는 12 비트의 로우 어드레스를 비교하고, 어드레스 비교기(44b)는 9 비트의 컬럼 어드레스를 비교한다. 판정 회로(44c)는 저레벨의 비교 결과 신호(RCOMP, CCOMP)를 받았을 때, 고레벨의 일치 신호(AGR)를 출력한다. 즉, 판독 동작에 있어서, 외부로부터 공급된 어드레스 신호(AD)가 어드레스 레지스터(38)로 유지되고 있는 기록 유지 어드레스(WRAD)와 동일한 경우 일치 신호(AGR)가 활성화된다.
도 4는 어드레스 레지스터(38) 내의 로우 레지시터 (38a) 및 컬럼 레지스터(38b)를 상세하게 도시한다.
로우 레지스터(38a) 및 컬럼 레지스터(38b)는 CMOS 전송 게이크(39a), 제1 래치(39b), CMOS 전송 게이트(39c) 및 제2 래치(39d)가 직렬로 서로 연결되도록 구성된다. CMOS 전송 게이트(39a)는 레지스터 제어 신호(REG)가 로우 레벨이 되면 턴온되고, CMOS 전송 게이트(39c)는 레지스터 제어 신호(REG)가 하이 레벨이 되면 턴온된다. 제1 래치(39b)및 제2 래치(39d)는 2개의 인버터의 입력 및 출력이 서로 연결되도록 구성된다.
기록 동작이 수행되는 주기 동안[레지스터 제어 신호(REG)가 로우 레인인 경우], 제1 래치(39b)는 내부 기록 어드레스 신호(IWAD)(로우 어드레스 또는 컬럼 어드레스)의 변화에 따라 어드레스를 유지한다. 이 때, CMOS 전송 게이트(39c)는 턴오프 되어 있으므로, 제2 래치(39d)는 이전의 래치 어드레스를 유지한다.
기록 동작이 수행되고 레지스터 제어 신호(REG)가 하이 레벨로 변경되었기 때문에, CMOS 전송 게이트(39a)는 턴오프 되고, CMOS 전송 게이트(39c)는 턴온된다. 그러므로, 레지스터 제어 신호(REG)가 하이 레벨로 변화되는 순간에 제1 래치(39b)에 의해 유지된 어드레스가 제2 래치(39d)로 전송된다.
기록 동작이 종료된 이후에, 레지스터 제어 신호(REG)는 로우 레벨로 변경된다. CMOS 전송 게이트(39a)는 턴온되고, CMOS 전송 게이트(39c)는 턴오프된다. 따라서, 제1 래치(39b)는 어드레스가 제2 래치(39d)에 의해 유지된 상태에서 새로운 어드레스를 수신한다.
도 5는 어드레스 비교부(44)를 상세하게 도시한다.
로우 어드레스에 응답하는 어드레스 비교기(44a)는 12개의 ENOR 회로(45a)(단일 비트 일치 검출기) 및 12개의 입력을 갖는 NAND 게이트(45b)(모든 비트 일치 검출기)를 포함하며, 이 NAND 게이트는 ENOR 회로(45a)의 출력을 수신하여 비교 결과 신호(RCOMP)를 출력한다. 즉, 어드레스 비교기(44a)는 EOR 회로로서 동작하며, 12 비트의 기록 유지 어드레스(WRAD)는 모든 비트에서 12 비트의 내부 어드레스 신호(IAD2)와 동일한 경우, 로우 레벨의 비교 결과 신호(RCOMP)가 출력된다.
컬럼 어드레스에 응답하는 어드레스 비교기(44b)는 9개의 ENOR 회로(45a)(단일 비트 일치 검출기) 및 9개의 입력을 갖는 NAND 게이트(45b)(모든 비트 일치 검출기)를 포함하며, 이 NAND 게이트는 ENOR 회로(45c)의 출력을 수신하여 비교 결과 신호(CCOMP)를 출력한다. 즉, 어드레스 비교기(44a)는 EOR 회로로서 동작하며, 9비트의 기록 유지 어드레스(WRAD)는 모든 비트에서 9 비트의 내부 어드레스 신호(IAD2)와 동일하고, 로우 레벨의 비교 결과 신호(RCOMP)가 출력된다. 그러므로, NAND 게이트(45b, 45d)는 각각의 로우 어드레스 및 컬럼 어드레스에 따라 제공되며, NAND 게이트(45b, 45d)에 병렬 연결된 트랜지스터의 수는 감소된다. 이의 결과에 따라 비교 결과 신호(RCOMP, CCOMP)는 높은 속도로 출력될 수 있다.
판정 회로(44c)는 NOR 회로(부정 논리의 AND 게이트)로 구성된다. 2 개의 비교 결과 신호(RCOMP, CCOMP)가 모두 로우인 경우에, 판정 회로(44c)는 하이 레벨의 일치 신호(AGR)을 출력한다. 즉, 일치 신호(AGR)는 양쪽의 로우 어드레스들 및 컬럼 어드레스가 일치하는 경우에 활성화된다.
도 6은 상술한 SDRAM에 있어서, 판독 동작 동안에 기록 동작을 실행하는 예를 도시하고 있다. 이 예로는 판독 대기 시간 및 기록 대기 시간은 모두 "2"로 되어 있다.
우선, 판독 커맨드(RD0)가 공급되고, 메모리 코어부(6)가 동작하여 판독 데이터(Q0, Q1)가 비트선(BL, /BL)로 출력된다(도 6a). 또, 커맨드 신호(CMD)의 말미의 숫자·알파벳은 어드레스를 도시하고 있다. 다음에, 컬럼 인에이블 신호(CLE) 및 리드 인에이블 신호(RDE)가 활성화되고, 비트선(BL, /BL)의 데이터가 판독 데이터 신호(RDB)(Q0)로서 출력된다(도 6b). 이 후, 감지 버퍼 인에이블 신호(SBE)가 활성화되고, 메모리 셀(MC)로부터 판독된 데이터는 판독 데이터 신호(RCD)(Q00, Q01)로서 전달된다(도 6c). 판독 데이터 신호(RCDB)는 직렬 변환되어 데이터 신호(DQ)로서 순차적으로 출력된다.(도 6d).
전술한 바와 같이, 다음 판독 커맨드(RD1)가 공급되고, 판독 동작이 실행된다(도 6e).
판독 커맨드(RD1)의 접수으로부터 2 클록 후에 기록 커맨드(WRB)가 공급된다(도 6f). 이 때, 라이트 앰프(46)는 기록 데이터(DA0, DA1)를 유지하고, 어드레스 레지스터(38)는 기록 어드레스(AD-A)를 유지하고 있다.(도 6g). 제어 회로(28)는 데이터 무효 신호(DINV)를 비활성화하고, 라이트 앰프(46) 및 어드레스 레지스터(38)에 유효한 데이터가 유지되고 있는 것을 라이트 앰프(46)로 전달한다. 또한, 컬럼 인에이블 신호(CLE) 및 라이트 인에이블 신호(WRE)가 활성화되고, 기록 어드레스(AD-A)에 대응하는 메모리 셀(MC)에 라이트 앰프(46)로 유지되고 있는 기록 데이터(DAO, DA1)가 기록된다(도 6h).
기록 커맨드(WRB)의 접수로부터 2 클록 후에 이 커맨드에 대응하는 기록 데이터(DB0, DB1)가 공급된다(도 6i). 공급된 기록 데이터(DB0, DB1)는 병렬 변환된 후, 라이트 데이터 래치 신호(WRDL)에 동기하여 라이트 앰프(46)로 수신된다. 동시에, 지연 회로(36)에 의해 지연된 기록 어드레스(AD-B)가 어드레스 레지스터로 수신된다.(도 6j).
다음에, 판독 커맨드(RD2, RD3)가 공급되어 판독 동작이 실행된다(도 6k).
또한, 판독 커맨드(RDB)가 공급된다(도 6l). 이 판독 커맨드(RDB)는 전회의 기록 커맨드(WRB)와 어드레스가 동일하다. 판독 커맨드(RDB)와 함께 공급된 어드레스 신호(IAD2)는 어드레스 레지스터(38)로 유지되고 있는 어드레스 신호(IWAD)와 동일하다. 이 때문에, 어드레스 비교기(44)는 일치 신호(AGR)를 활성화한다(도6m). 데이터 선택부(50)는 고레벨의 일치 신호(AGR)를 받아 라이트 앰프(46)로 유지되고 있는 기록 데이터(DB0, DB1)를 판독 데이터 신호(RCDB)로서 출력한다(도 6n). 즉, 기록 동작이 칩 내부에서 아직 실행되고 있지 않은 어드레스에 대응하는 판독 동작이 실행된 경우, 메모리 셀(MC)로 유지되고 있는 데이터가 아니라, 라이트 앰프(46)로 유지되고 있는 데이터가 판독된다.
이 후, 전술한 바와 같이, 기록 커맨드(WRC)가 공급되고, 라이트 앰프(46)로 유지되고 있는 기록 데이터(DB0, DB1)가 메모리 셀(MC)로 기록된다(도 6o). 또한, 기록 커맨드(WRC)에 대응하는 기록 데이터(DC0, DC1)가 공급되고, 판독 커맨드(RD5, RD6)가 순차적으로 공급된다.
이상, 본 발명의 반도체 집적 회로로는 판독 어드레스와 어드레스 레지스터(38)로 유지된 기록 어드레스를 로우 어드레스와 컬럼 어드레스로 나누어 각각 비교하였다. 이 때문에, 어드레스 비교기(44a, 44b)의 회로 규모를 작게 할 수고, 어드레스의 비교를 고속으로 실행할 수 있다. 이 결과, 딜레이드 라이트 기능을 갖는 SDRAM에 있어서 판독 동작을 고속으로 실행할 수 있다.
도 7은 본 발명의 반도체 집적 회로의 제2 실시 형태를 나타내고 있다. 이 실시 형태는 제3항 및 제4항에 대응하고 있다. 제1 실시 형태로 설명한 회로·신호와 동일한 회로·신호에 대해서는 동일한 부호를 붙여 이것 등에 대해서는 상세한 설명을 생략한다.
이 실시 형태의 SDRAM은 어드레스 멀티 플렉스 방식을 채용하고 있다. 이 때문에, 로우 어드레스 및 컬럼 어드레스를 받는 어드레스 단자의 일부는 공통화되어있고, 어드레스 신호(AD)는 로우 어드레스, 컬럼 어드레스의 순으로 공급된다. 또한, 이 SDRAM은 어드레스 비교부(60)가 제1 실시 형태와 상이하다. 그 밖의 구성은 제1 실시 형태와 동일하다.
어드레스 비교부(60)는 2개의 어드레스 비교기(60a, 60b)를 갖고 있다. 어드레스 비교기(60a)는 EOR 회로 등으로 형성되어 있다. 어드레스 비교기(60b)는 비교 결과 신호(FCOMP)로 제어된 EOR 회로 등으로 형성되어 있다.
도 8은 어드레스 비교부(60)를 상세하게 도시한다.
로우 어드레스에 응답하는 어드레스 비교기(60a)는 도 5에 도시된 어드레스 비교기(44a)와 유사한 구성을 갖는다. 즉, 어드레스 비교기(60a)는 내부 어드레스 신호(IAD2)의 로우 어드레스(12 비트)를 어드레스 레지스터(38)로부터 공급된 로우 어드레스(12 비트)와 비교하여, 이 2 개의 신호가 동일한 경우 로우 레벨의 비교 결과 신호(FCOMP)가 출력된다.
컬럼 어드레스에 응답하는 어드레스 비교기(60b)는 9개의 EOR 회로(61a)(단일 비트 일치 검출기) 및 9개의 입력을 갖는 NOR 게이트(61b)(모든 비트 일치 검출기, 부정 로직의 AND 게이트)를 포함하며, 이 NOR 게이트는 EOR 회로(61c)의 출력 및 비교 결과 신호(CCOMP)를 수신하여 일치 신호(AGR) 출력한다. NOR 게이트(61b)는 PMOS 트랜지스터ㄹ르 통해 전원선과 연결되어 있다. NOR 게이트(61b)의 출력 노드는 nMOS 트랜지스터를 통해 접지선에 연결되어 있다. pMOS 게이트 및 nMOS 게이트는 비교 결과 신호(FCOMP)를 수신한다. NOR 게이트(61b)는 비교 결과 신호(FCOMP)가 로우 레벨에 있을 때(즉, 로우 어드레스들이 일치하는 경우)에 활성화되며, ENOR 회로로서 동작한다. 또한, NOR 게이트(61b)는 비교 결과 신호(FCOMP)가 하이 레벨에 있는 경우(즉, 로우 어드레스가 일치하는 않는 경우) 활성화되지 않게 되어 로우 레벨의 일치 신호(AGR)를 출력한다. 즉, 어드레스 비교기(60b)는 로우 레벨의 비교 결과 신호(RCOMP) 수신에 응답하여 활성화되고, 내부 어드레스 신호(IAD2) 중 9개의 컬럼 어드레스가 어드레스 레지스터(38)로부터 공급되는 9개 비트의 컬럼 어드레스(WRAD)를 비교하여 모든 비트에서 양어드레스가 일치한 때에 고레벨의 일치 신호(AGR)를 출력한다.
즉, 이 실시 형태로는 우선, 최초로 공급되는 로우 어드레스에 대응하여 어드레스 비교기(60a)가 동작하고, 다음 공급되는데 컬럼 어드레스에 대응하여 어드레스 비교기(60b)가 동작한다. 어드레스 비교기(60a)가 비교 결과 신호(RCOMP)를 출력하지 않는 경우, 어드레스 비교기(60b)는 동작하지 않기 때문에 소비 전력이 절감된다.
또한, 컬럼 어드레스가 공급되기 전에 로우 어드레스가 비교되기 때문에, 판독 어드레스와 어드레스 레지스터(38)로 유지되고 있는 기록 어드레스가 고속으로 비교된다. 판독 동작에 있어서의 액세스 시간은 로우 어드레스의 공급 타이밍에 의해 결정된다. 따라서, 로우 어드레스를 미리 비교하는 것은 판독 동작을 고속으로 실행하기 위해서 중요하다.
전술한 본 발명의 실시 형태에 있어서, 상술한 제1 실시 형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시 형태로는 소비 전력을 절감할 수 있다. 또한, 판독 동작을 고속으로 실행할 수 있다.
또, 전술한 제1 실시 형태로는 본 발명을 로우 어드레스와 컬럼 어드레스가 동시에 공급되는 SDRAM에 적용한 예에 관해서 진술했다. 본 발명은 이러한 실시 형태로 한정되는 것이 아니다. 예컨대, 로우 어드레스와 컬럼 어드레스가 동일한 어드레스 단자를 사용하여 공급되는 어드레스 멀티플렉스 방식의 SDRAM에 적용하여도 좋다.
전술한 제1 실시 형태로는 로우 어드레스 및 컬럼 어드레스를 2개의 어드레스 비교기(44a, 44b)로 비교한 예에 관해서 진술했다. 본 발명은 이러한 실시 형태로 한정되는 것이 아니다. 어드레스의 비트수가 많은 경우, 로우 어드레스 및 컬럼 어드레스를 분할하여 4개의 어드레스 비교기로 비교하여도 좋다.
전술한 제1 실시 형태로는 판독 대기 시간와 기록 대기 시간을 모두 "2"로 한 예에 관해서 진술했다. 각 대기 시간은 "2" 이외라도 좋고, 판독 대기 시간와 기록 대기 시간을 별도의 값으로 하여도 좋다.
전술한 제1 실시 형태로는 본 발명을 DDR SDRAM으로 적용한 예에 관해서 진술했지만, 예컨대, 클록 신호의 상승 엣지에 동기하여 데이터를 입출력하는 SDR SDRAM(Single Data Rate SDRAM)에 적용하여도 좋다.
상술한 실시 형태로는 본 발명을 SDRAM에 적용한 예에 관해서 진술했다. 그러나, 본 발명은 이러한 실시 형태로 한정되는 것이 아니다. 예컨대, 본 발명을 FCRAM(Fast Cycle RAM) 등의 다른 메모리(LSI)에 적용하여도 좋다. 또는, DRAM의 메모리 코어를 내장한 시스템(LSI)에 적용하여도 좋다.
이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시 형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
제1항 및 제2항의 반도체 집적 회로로는 어드레스 비교부의 회로 규모를 작게 할 수 있다. 또한, 어드레스 비교를 고속으로 실행할 수 있고, 판독 동작을 고속으로 실행할 수 있다.
제3항의 반도체 집적 회로로는 소비 전력을 절감할 수 있다.
제4항의 반도체 집적 회로로는 컬럼 어드레스가 공급되기 전에 로우 어드레스의 비교가 가능하게 되고, 어드레스 비교를 고속으로 실행할 수 있다. 이 결과, 판독 동작을 고속으로 실행할 수 있다.

Claims (4)

  1. 메모리 셀과,
    기록 커맨드에 대응하여 공급되는 기록 어드레스를 기록 유지 어드레스로서 유지하는 어드레스 유지부와,
    상기 기록 커맨드에 대응하여 공급되는 기록 데이터를 기록 유지 데이터로서 유지함과 동시에, 다음 기록 커맨드를 받은 때에 상기 기록 유지 데이터를 상기 기록 유지 어드레스에 대응하는 상기 메모리 셀에 기록하는 데이터 유지부와,
    판독 커맨드에 대응하여 공급되는 판독 어드레스와 상기 기록 유지 어드레스를 복수 비트 단위로 비교하는 복수의 어드레스 비교기를 갖는 어드레스 비교부와,
    상기 어드레스 비교부의 비교 결과에 따라서 상기 기록 유지 데이터 또는 상기 메모리 셀로부터의 판독 데이터 중의 어느 한쪽을 출력하는 데이터 선택부를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 어드레스 비교부는 로우 어드레스 및 컬럼 어드레스에 각각 대응하는 상기 어드레스 비교기를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 어드레스 비교기들 중의 어느 하나는 별도의 상기 어드레스 비교기에 의한 비교가 일치하는 경우에 응답하여 동작하는 것을 특징으로하는 반도체 집적 회로.
  4. 제3항에 있어서, 로우 어드레스 및 컬럼 어드레스에 각각 대응하는 상기 어드레스 비교기를 구비하고,
    상기 로우 어드레스 및 상기 컬럼 어드레스의 일부가 동일한 어드레스 단자로부터 순차적으로 공급되고,
    상기 컬럼 어드레스에 대응하는 상기 어드레스 비교기는 로우 어드레스에 대응하는 상기 어드레스 비교기의 비교 결과에 따라 동작하는 것을 특징으로 하는 반도체 집적 회로.
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