JP2005302290A - 半導体記憶装置 - Google Patents

Abstract

【課題】 従来、ディレイドライト方式を適用した半導体記憶装置は、チップ面積の増大およびコストアップ等の課題があった。
【解決手段】 書き込みデータに対応して入力されるアドレス情報を保持するアドレス情報保持手段(5)と、書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプ6と、受信したアドレス情報をアドレス情報保持手段に保持されたアドレス情報と比較するアドレス比較器(44)と、該アドレス比較器の比較結果に基づいてメモリセルからのデータまたはライトアンプからのデータを選択するデータセレクタ7とを備え、データセレクタは、書き込みデータの有効／無効を表すマスク情報に基づいてメモリセルからのデータまたはライトアンプからのデータを選択し、アドレス情報保持手段に保持しているアドレスにアクセスがあった場合には、当該アドレスに対応したメモリセルに対して書き込み用データ線に保持されたデータを書き込む。
【選択図】 図７

Description

本発明は半導体記憶装置に関し、特に、遅延書き込み（ディレイドライト：Delayed Write または Late Write と呼ばれる）方式を適用した半導体記憶装置に関する。

近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体記憶装置には、動作の高速化およびデータ転送レートの向上が求められている。データ転送レートを向上させるためには、バスの使用効率を上げることが重要であるが、その１つの手法としてディレイドライト（Delayed Write:遅延書き込み) 方式が提案されている。しかしながら、ディレイドライトを適用した半導体記憶装置は、書き込み用のデータを保持するレジスタが必要となるため、データ量の増大に伴ってチップ面積の増大およびコストアップ等の要因となっている。そこで、書き込み用のデータを保持するためのレジスタを新たに設けることなく、データ転送レートを向上させた半導体記憶装置の提供が要望されている。

図１および図２は従来の半導体記憶装置の一構成例を示すブロック図であり、ＳＤＲＡＭの一例を概略的に示すものである。図１および図２において、参照符号１１１は入力バッファ、１１２はコマンドデコーダ、１１３はアドレスバッファ、１１４は入力バッファ・ラッチ、１１５はデータＩ／Ｏバッファ・レジスタ、１１６はコマンドラッチ、１１７および１１８はシリパラ変換器（シリアル−パラレル変換器）、１１９はパラシリ変換器（パラレル−シリアル変換器）、１２０はシフトレジスタ、そして、１２１は制御回路を示している。さらに、参照符号１２２はオシレータ（ＯＳＣ）、１２３リフレッシュアドレスカウンタ、１２４はスイッチ、１２５はデータマスク回路、１２６はライトアンプ、１２７はセンスバッファ、１２８はアドレスレジスタ、そして、１２９はデータレジスタを示している。

入力バッファ１１１は、外部から供給されるクロックＣＬＫをバッファリングして各回路へ供給するものであり、また、コマンドデコーダ１１２は、外部からのコマンドをデコードし、コマンドラッチ１１６およびシフトレジスタ１２０を介して制御回路１２１、入力バッファ・ラッチ１１４およびデータＩ／Ｏバッファ・レジスタ１１５へデコードされたコマンドを供給する。なお、シフトレジスタ１２０は、例えば、書き込みレイテンシ（Write Latency)が２以上の場合（書き込みレイテンシ≧２：例えば、後述する図４の場合）には必要であるが、書き込みレイテンシが０，１の場合（書き込みレイテンシ＝０，１）には不要である。

制御回路１２１は、デコードされた読み出しおよび書き込みコマンド（READ, WRITE)に応じてメモリコア部の各メモリブロック１０３にイネーブル信号を供給して制御する。各メモリブロック１０３は、ロウアドレスに応じてメモリセル（メモリセルアレイ）１３２のワード線（ＷＬ）を制御するロウデコーダ１３１、コラムアドレスに応じてコラム（ビット線ＢＬ，／ＢＬ）を制御するコラムデコーダ１３３、および、読み出しおよび書き込み制御を行うセンスアンプ・ライトスイッチ１３４を備え、それぞれ制御回路１２１からのロウイネーブル、コラムイネーブル、および、リードイネーブル並びにライトイネーブルの各イネーブル信号により制御され、メモリセル１３２に対する読み出しおよび書き込み処理が行われる。

制御回路１２１の出力（リフレッシュ制御信号）は、リフレッシュアドレスカウンタ１２３およびアドレス切り換えスイッチ１２４へ供給され、アドレスバッファを介して供給される外部アドレスとリフレッシュ動作時の内部アドレス（オシレータ１２２を用いて生成されるリフレッシュアドレス）とを切り換えて通常動作（読み出しおよび書き込み動作）およびリフレッシュ動作の制御を行うようになっている。ここで、書き込みデータは、ライトアンプ１２６を介してメモリコア部（メモリブロック１０３）へ入力され、また、読み出しデータは、メモリコア部からセンスバッファ１２７を介して出力される。

データＩ／Ｏバッファ・レジスタ１１５は、外部から供給される書き込みデータおよびメモリセル１３２からの読み出しデータの入出力処理を行うものであり、書き込み時には、データのシリアル−パラレル変換を行うシリパラ変換器１１８を介して、書き込みデータＤＱ０〜ＤＱｎをライトアンプ１２６へ供給する。また、読み出し時には、データのパラレル−シリアル変換を行うパラシリ変換器１１９を介して、センスバッファ１２７からの読み出しデータがデータＩ／Ｏバッファ・レジスタ１１５に入力され、その読み出しデータが外部（外部データバス）へ出力される。ここで、マスク信号用のデータＤＭは、例えば、書き込み用データＤＱ０〜ＤＱｎと共に外部から供給され、入力バッファ・ラッチ１１４およびシリパラ変換器１１７を介してマスク信号ＭＡＳＫとしてデータマスク回路１２５へ供給される。これにより、対応する書き込みデータのマスク制御が行われる。なお、マスク信号ＭＡＳＫは、例えば、書き込みコマンド信号の一部としてアドレスコード等の手段により外部から与えられる場合もある。

ここで、後述する図５のように、例えば、ディレイドライト方式を適用する場合には、図１および図２の半導体記憶装置においては、書き込みアドレスを保持するアドレスレジスタ１２８および書き込み用のデータを保持するデータレジスタ１２９が必要になる。

図３〜図５は従来の半導体記憶装置の動作を説明するためのタイミング図であり、図３は読み出しレイテンシ＝２で書き込みレイテンシ＝０の一般的なＳＤＲＡＭの動作を示し、図４は読み出しレイテンシ＝書き込みレイテンシ＝２のＳＤＲＡＭの動作を示し、図５はディレイドライト方式を適用したＳＤＲＡＭの動作を示している。

図３に示されるように、一般的なＳＤＲＡＭは、例えば、読み出しレイテンシ＝２、書き込みレイテンシ＝０であるが、外部からの読み出しコマンド（ＣＯＭＭＡＮＤ）であるＲＥＡＤ０およびＲＥＡＤ１が入力されると、それから２クロック後に読み出しデータＱ００，Ｑ０１およびＱ１０，Ｑ１１が出力される。ここで、読み出しデータＱ００，Ｑ０１は読み出しコマンドＲＥＡＤ０に対応し、また、読み出しデータＱ１０，Ｑ１１は読み出しコマンドＲＥＡＤ１に対応する。そして、読み出し処理（ＲＥＡＤ０，ＲＥＡＤ１）の後に、書き込み処理（ＷＲＩＴＥ Ａ）を行う場合、書き込みレイテンシ＝０なので、書き込みコマンド（ＷＲＩＴＥ Ａ）と同時に書き込み用のデータＤＡ０，ＤＡ１が供給される。

この図３に示すような一般的なＳＤＲＡＭにおいては、読み出しコマンドＲＥＡＤ０，ＲＥＡＤ１により読み出されたデータＱ００，Ｑ０１；Ｑ１０，Ｑ１１が出力された後に、外部から書き込み用のデータＤＡ０，ＤＡ１が与えられるために、直前の読み出しコマンドＲＥＡＤ１を入力してから時間ＷＴ１だけ経過した後でないと書き込みコマンドＷＲＩＴＥ Ａを入力することができず、この時間ＷＴ１が無駄な時間となってデータの転送レート（データバスの使用効率）が低下するとになる。なお、書き込みコマンドＷＲＩＴＥ ＡによりデータＤＡ０，ＤＡ１が実際にメモリセルに書き込まれるのは、例えば、コマンドＷＲＩＴＥＡから２クロック後になる。

図４に示されるように、読み出しレイテンシ＝書き込みレイテンシ＝２のＳＤＲＡＭでは、書き込みコマンドＷＲＩＴＥ Ａを入力してから２クロック後に対応する書き込み用のデータＤＡ０，ＤＡ１を供給すればよいため、すなわち、書き込み用のデータＤＡ０から２クロック前に書き込みコマンドＷＲＩＴＥ Ａを入力することができるために、直前の読み出しコマンドＲＥＡＤ１と書き込みコマンドＷＲＩＴＥ Ａとの間の時間ＷＴ２を、図３のＳＤＲＡＭ（時間ＷＴ１）よりも大幅に短縮することができる。これは、例えば、書き込みコマンドが連続するような場合にはデータの転送レート（データバスの使用効率）を向上させることができるが、図４に示すように、書き込みコマンドＷＲＩＴＥ Ａの直後に、再び読み出しコマンドＲＥＡＤ２が入力する場合には、書き込みコマンドＷＲＩＴＥ ＡによりデータＤＡ０，ＤＡ１が取り込まれるのは図３の一般的なＳＤＲＡＭと同じタイミングとなり、従って、次の読み出しコマンドＲＥＡＤ２により読み出したデータ（Ｑ２０，Ｑ２１）を出力するのも図３のＳＤＲＡＭと同じタイミングとなって、データの転送レートの向上は望めない。

ここで、図４のＳＤＲＡＭように、書き込みレイテンシ＝２の場合には、書き込みコマンド（ＷＲＩＴＥ）を１クロック分シフトさせるシフトレジスタ（１２０）が必要なのは前述した通りである。なお、図４のように、読み出しレイテンシ＝書き込みレイテンシ＝２の場合もディレイドライト（Delayed Write, Late write)と呼ぶこともあるが、この場合には、後述の図５に示すＳＤＲＡＭのように、レジスタ（アドレスレジスタ１２８およびデータレジスタ１２９）を設ける必要は無いものの、条件（例えば、読み出し処理と書き込み処理を交互に行うような場合）によっては、データの転送レートを向上させることはできない。

図５に示されるように、ディレイドライト方式を適用したＳＤＲＡＭは、上述した図４と同様に、直前の読み出しコマンドＲＥＡＤ１と書き込みコマンドＷＲＩＴＥ Ａとの間を時間ＷＴ２とすることができる。このディレイドライト方式を適用したＳＤＲＡＭは、書き込みコマンドＷＲＩＴＥ Ａに対応する書き込み用のデータＤＡ０，ＤＡ１を次の書き込みコマンド（ＷＲＩＴＥ Ｂ）が入力するタイミングで書き込むものであり、従って、次の書き込みコマンド（ＷＲＩＴＥ Ｂ）が入力するまで、前の書き込みコマンドＷＲＩＴＥ Ａの書き込みデータＤＡ０，ＤＡ１をレジスタ（データレジスタ１２９）に保持すると共に、その書き込みアドレスもレジスタ（アドレスレジスタ１２８）に保持しておく必要がある。

すなわち、ディレイドライト方式を適用したＳＤＲＡＭは、そのＳＤＲＡＭ内に書き込み用のデータとそれに対応するアドレスを保持（記憶）するレジスタ（１２９，１２８）を備え、書き込みコマンド（ＷＲＩＴＥ Ａ）が入力されたら、書き込みデータ（ＤＡ０，ＤＡ１）とアドレスを一時的に記憶しておき、読み出しコマンドが途切れた場合や次ぎの書き込みコマンド（ＷＲＩＴＥ Ｂ）が入力された場合に、各レジスタから書き込みデータ（ＤＡ０，ＤＡ１）とそのアドレスを取り出して書き込み処理を行うものである。これにより、書き込みコマンド（ＷＲＩＴＥ Ａ）の直後に読み出しコマンド（ＲＥＡＤ２）を入力することが可能となり、データバスの使用効率を大幅に向上させることができる。

上述したように、図５に示すようなディレイドライト方式を適用した半導体記憶装置（ＳＤＲＡＭ）は、データの転送レート（データバスの使用効率）を向上させることができて有効なものであるが、書き込みデータを保持するデータレジスタ（１２９）、および、この書き込みデータのアドレスを保持するアドレスレジスタ（１２８）を設ける必要がある。

ところで、近年の半導体記憶装置は、データ転送レートの上昇に伴ってデータバス幅が増大し（例えば、６４ビット等）、また、ＤＤＲ（Double Data Late）方式のような連続的にシリアルにデータを入力し、内部でパラレルデータに変換して一度に書き込むといった一度の書き込み動作におけるデータ量は益々大きくなる一方である。そのため、上記のディレイドライト方式を適用した場合に必要となるレジスタ（特に、書き込み用のデータを一時的に保持しておくためのデータレジスタ１２９）を設けることは、チップ面積の増大につながるだけでなく、コストアップの要因にもなる。

なお、上述した問題は、ＳＤＲＡＭやＤＤＲ方式のＤＲＡＭに限定されるものではなく、例えば、ダイレクトラムバスＤＲＡＭ（Direct Rambus DRAM) やＤＲＡＭ以外のＳＲＡＭ（Static Random Access Memory)等の様々な半導体記憶装置における問題でもある。

本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、書き込み用のデータを保持するためのレジスタを新たに設けることなく、データ転送レートを向上させた半導体記憶装置の提供を目的とする。

本発明の第１の形態によれば、読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、書き込みデータに対応して入力されるアドレス情報を保持するアドレス情報保持手段と、前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、受信したアドレス情報を前記アドレス情報保持手段に保持されたアドレス情報と比較するアドレス比較器と、該アドレス比較器の比較結果に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択するデータセレクタとを備え、前記データセレクタは、さらに、前記書き込みデータの有効／無効を表すマスク情報に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択し、前記アドレス情報保持手段に保持しているアドレスにアクセスがあった場合には、当該アドレスに対応したメモリセルに対して前記書き込み用データ線に保持されたデータを書き込むことを特徴とする半導体記憶装置が提供される。

本発明の第２の形態によれば、読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、書き込みデータに対応して入力されるアドレス情報を保持するアドレス情報保持手段と、前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、受信したアドレス情報を前記アドレス情報保持手段に保持されたアドレス情報と比較するアドレス比較器とを備え、前記アドレス情報保持手段に保持しているアドレスにアクセスがあった場合には、当該アドレスに対応したメモリセルに対して書き込み用データ線に保持されたデータを書き込み、且つ、前記アドレス比較器の比較結果に基づいて前記書き込み用データ線に保持されたデータを前記メモリセルに書き込むと共に、該データを前記読み出し用データ線に伝達することを特徴とする半導体記憶装置が提供される。

［備 考］
１．読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、
データを前記書き込み用データ線に保持するデータ保持手段と、該書き込み用データ線に保持しているデータをメモリセルに書き込むデータ書き込み手段とを具備することを特徴とする半導体記憶装置。

２．項目１に記載の半導体記憶装置において、該半導体記憶装置は、前記読み出し用データ線に接続され前記メモリセルからデータを読み出すセンスアンプ部と、前記書き込み用データ線に接続され該メモリセルにデータを書き込むライトスイッチ部とを有するセンスアンプ・ライトスイッチを備えていることを特徴とする半導体記憶装置。

３．項目２に記載の半導体記憶装置において、前記センスアンプ・ライトスイッチはメモリコア部に設けられ、前記読み出し用データ線および前記書き込み用データ線は該メモリコア部において分離されていることを特徴とする半導体記憶装置。

４．項目２に記載の半導体記憶装置において、該半導体記憶装置は、前記書き込み用データ線を駆動するライトアンプを備え、該ライトアンプは、該書き込み用データ線に書き込みデータを出力しそれを保持することを特徴とする半導体記憶装置。

５．項目１に記載の半導体記憶装置において、該半導体記憶装置は、前記書き込みデータの有効／無効を表すマスク情報を受け取りそれを保持するマスク情報保持手段を備えることを特徴とする半導体記憶装置。

６．項目５に記載の半導体記憶装置において、前記マスク情報は、前記書き込みデータと共に入力されることを特徴とする半導体記憶装置。

７．項目５に記載の半導体記憶装置において、前記マスク情報保持手段は、前記書き込み用データ線を駆動するライトアンプに設けられていることを特徴とする半導体記憶装置。

８．項目５に記載の半導体記憶装置において、該半導体記憶装置は、前記書き込みデータを無効とする際に前記書き込み用データ線を開放状態に制御する開放制御手段を備えていることを特徴とする半導体記憶装置。

９．項目５に記載の半導体記憶装置において、前記書き込み用データ線は相補の信号線であり、該半導体記憶装置は、前記書き込みデータを無効とする際に該相補の書き込み用データ線を同一電位に制御する同一電位制御手段を備えていることを特徴とする半導体記憶装置。

１０．項目５に記載の半導体記憶装置において、前記マスク情報保持手段に保持されたマスク情報は、前記センスアンプ・ライトスイッチに供給され、該マスク情報に基づいたメモリセルに対する書き込み制御が行われることを特徴とする半導体記憶装置。

１１．項目５に記載の半導体記憶装置において、前記マスク情報保持手段に保持されたマスク情報は、前記メモリコア部に設けられたデコーダに供給され、該マスク情報に基づいたメモリセルに対する書き込み制御が行われることを特徴とする半導体記憶装置。

１２．項目１１に記載の半導体記憶装置において、前記マスク情報に基づいて書き込み制御が行われるデコーダは、コラムデコーダであることを特徴とする半導体記憶装置。

１３．項目５に記載の半導体記憶装置において、前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプは、前記マスク情報およびデータ無効信号により当該ライトアンプが保持する書き込みデータの有効／無効を制御することを特徴とする半導体記憶装置。

１４．項目１３に記載の半導体記憶装置において、前記マスク情報保持手段は、前記書き込み用データ線に保持された書き込みデータが前記メモリセルに書き込まれたら、前記データ無効信号により前記ライトアンプが保持する書き込みデータを無効にすることを特徴とする半導体記憶装置。

１５．項目１３に記載の半導体記憶装置において、該半導体記憶装置はダイナミック型メモリであり、前記データ無効信号は、該ダイナミック型メモリのリフレッシュ動作に関連して発行されることを特徴とする半導体記憶装置。

１６．項目１〜１５のいずれか１項に記載の半導体記憶装置において、
前記データは、書き込みコマンドに応じて入力された書き込みデータであり、
前記データ保持手段は、第１の書き込みコマンドに対応した第１の書き込みデータを保持し、そして、
前記データ書き込み手段は、前記第１の書き込みコマンドの次に入力される第２の書き込みコマンドの入力により、前記第１の書き込みデータを前記メモリセルに書き込むことを特徴とする半導体記憶装置。

１７．読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、
書き込みデータに対応して入力されるアドレス情報を保持するアドレス情報保持手段を備え、
該アドレス情報保持手段に保持しているアドレスにアクセスがあった場合には、当該アドレスに対応したメモリセルに対して書き込み用データ線に保持されたデータを書き込むことを特徴とする半導体記憶装置。

１８．項目１７に記載の半導体記憶装置において、該半導体記憶装置は、
書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、
受信したアドレス情報および前記アドレス情報保持手段に保持されたアドレス情報を比較するアドレス比較器と、
該アドレス比較器の比較結果に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択するデータセレクタとを備えることを特徴とする半導体記憶装置。

１９．項目１８に記載の半導体記憶装置において、前記データセレクタは、さらに、前記書き込みデータの有効／無効を表すマスク情報に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択することを特徴とする半導体記憶装置。

２０．項目１７に記載の半導体記憶装置において、該半導体記憶装置は、
前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、
受信したアドレス情報および前記アドレス情報保持手段に保持されたアドレス情報を比較するアドレス比較器とを備え、該アドレス比較器の比較結果に基づいて前記書き込み用データ線に保持されたデータを前記メモリセルに書き込むことを備えることを特徴とする半導体記憶装置。

２１．項目２０に記載の半導体記憶装置において、前記アドレス比較器の比較結果に基づいて前記書き込み用データ線に保持されたデータを前記メモリセルに書き込むと共に、該データを前記読み出し用データ線に伝達することを特徴とする半導体記憶装置。

本発明によれば、書き込み用のデータを保持するためのレジスタを新たに設けることなく、チップ面積および価格の増大を招くことなく、データ転送レートを向上させた半導体記憶装置を提供することができる。さらに、本発明の半導体記憶装置は、書き込みデータがライトデータバスまで来ているので、書き込み時のデータ転送時間が短縮され、高速動作が可能となる。

以下、本発明に係る半導体記憶装置の実施例を、図面を参照して詳述する。

図６および図７は本発明に係る半導体記憶装置の第１実施例を示すブロック図であり、ＳＤＲＡＭの一例を概略的に示すものである。図６および図７において、参照符号１１は入力バッファ、１２はコマンドデコーダ、１３はアドレスバッファ、１４は入力バッファ・ラッチ、１５はデータＩ／Ｏバッファ・レジスタ、１７および１８はシリパラ変換器（シリアル−パラレル変換器）、１９はパラシリ変換器（パラレル−シリアル変換器）、２０はシフトレジスタ、そして、２１は制御回路を示している。また、参照符号２２はオシレータ（ＯＳＣ）、２３リフレッシュアドレスカウンタ、２４はスイッチ、２７はセンスバッファ、２９はデータレジスタ、４１は読み出しコマンドラッチ、４２は書き込みコマンドラッチ、４３は遅延回路、４４はアドレス比較器、そして、４５はスイッチを示している。さらに、参照符号５はアドレスレジスタ、６はライトアンプ、７はデータセレケタ、３はメモリブロック（メモリコア部）、３１はロウデコーダ、３２はメモリセル（メモリセルアレイ）、３３はコラムデコーダ、そして、３４はセンスアンプ・ライトスイッチを示している。

入力バッファ１１は、外部から供給されるクロックＣＬＫをバッファリングして各回路へ供給するものであり、また、コマンドデコーダ１２は、外部からのコマンドをデコードして読み出しコマンドおよび書き込みコマンドをそれぞれ読み出しコマンドラッチ４１および書き込みコマンドラッチ４２へ供給する。ここで、読み出しコマンドラッチ４１の出力は制御回路２１へ供給され、また、書き込みコマンドラッチ４２の出力は制御回路２１、シフトレジスタ２０およびアドレスエジスタ５へ供給される。シフトレジスタ２０の出力は、入力イネーブル信号として入力バッファ・ラッチ１４およびデータＩ／Ｏバッファ・レジスタ１５へ供給される。

制御回路２１は、入力された読み出しおよび書き込みコマンドに応じてメモリコア部の各メモリブロックにイネーブル信号を供給して制御する。各メモリブロック３は、ロウアドレスに応じてメモリセル（メモリセルアレイ）３２のワード線（ＷＬ）を制御するロウデコーダ３１、コラムアドレスに応じてコラム（ビット線ＢＬ，／ＢＬ）を制御するコラムデコーダ３３、および、読み出しおよび書き込み制御を行うセンスアンプ・ライトスイッチ３４を備え、それぞれ制御回路２１からのロウイネーブル、コラムイネーブル、および、リードイネーブル並びにライトイネーブルの各イネーブル信号により制御され、メモリセル３２に対する読み出しおよび書き込み処理が行われる。

制御回路２１の出力（リフレッシュ制御信号）は、リフレッシュアドレスカウンタ２３およびアドレス切り換えスイッチ２４へ供給され、アドレスバッファ１３を介して供給される外部アドレスとリフレッシュ動作時の内部アドレス（オシレータ２２を用いて生成されるリフレッシュアドレスカウンタ２３の出力：リフレッシュアドレス）とを切り換えて通常動作（読み出しおよび書き込み動作）およびリフレッシュ動作の制御を行うようになっている。ここで、書き込みデータは、ライトアンプ（ラッチ）６を介してメモリコア部（ブロック３）へ入力され、また、読み出しデータは、メモリコア部からセンスバッファ２７およびデータセレクタ７を介して出力される。なお、本第１実施例の特徴であるライトアンプ６の動作等に関しては後に詳述する。

データＩ／Ｏバッファ・レジスタ１５は、外部から供給される書き込みデータおよびメモリセル３２からの読み出しデータの入出力処理を行うものであり、書き込み時には、データのシリアル−パラレル変換を行うシリパラ変換器１８を介して、書き込みデータＤＱ０〜ＤＱｎをライトアンプ６へ供給する。また、読み出し時には、データのパラレル−シリアル変換を行うパラシリ変換器１９を介して、データセレクタ７からの読み出しデータがデータＩ／Ｏバッファ・レジスタ１５に入力され、その読み出しデータが外部（外部データバス）へ出力される。ここで、マスク信号用のデータＤＭは、例えば、書き込み用データＤＱ０〜ＤＱｎと共に外部から供給され、入力バッファ・ラッチ１４およびシリパラ変換器１７を介してマスク信号ＭＡＳＫとしてライトアンプ６へ供給される。なお、マスク信号ＭＡＳＫは、例えば、書き込みコマンド信号の一部としてアドレスコード等の手段により外部から与えられる場合もある。

図６および図７に示されるように、本第１実施例においては、書き込みコマンドに対応して入力されたアドレスはアドレスレジスタ５に保持され、また、書き込みコマンドに対応して入力されたデータ（書き込みデータ）はライトアンプ６に送られてライトデータバスに保持される。なお、アドレスレジスタ５の手前に設けられた遅延回路４３は、書き込みレイテンシの分だけアドレスのタイミングを遅らせてレジスタ５に入るようにするためのものである。また、書き込みコマンドは、シフトレジスタ２０を介さないで制御回路２１に入力され、また、入力バッファ・ラッチ１４およびデータＩ／Ｏバッファ・レジスタ１５に供給される入力イネーブル信号は、シフトレジスタ２０を介して発生される。これは、書き込みコマンドが入力したら、メモリセル３２への書き込みを、アドレスレジスタ５のアドレスおよびライトデータバス（ＷＲＩＴＥ ＤＢ）に保持されたデータにより直ちに実行し、その後に、次の書き込みデータの取り込みを行うためである。

ここで、以下の説明で頻出するマスク関係の信号について簡単に説明しておく。まず、マスク信号ＭＡＳＫは、書き込みデータＤＱ０〜ＤＱｎと一緒に外部から供給される信号ＤＭから生成されるものであるが、前述したように、例えば、書き込みコマンドの一部として外部から供給することもできる。データ無効信号ＤＩＳ１，ＤＩＳ２は、制御回路２１がライトアンプ６に対して書き込みデータの無効化を指示するための信号である。データ無効状態信号ＭＡＳＫＸ，ＭＡＳＫＺは、マスク信号ＭＡＳＫおよびデータ無効信号ＤＩＳ１，ＤＩＳ２に基づいて書き込みデータを無効化するための信号である。ここで、データ無効状態信号ＭＡＳＫＸとＭＡＳＫＺは相補信号で、データを無効化する場合は、ＭＡＳＫＸが低レベル“Ｌ”でＭＡＳＫＺが高レベル“Ｈ”となる。

図８および図９は本発明の半導体記憶装置の第１実施例における動作の一例を説明するためのタイミング図であり、読み出し動作と書き込み動作が混在した場合の動作を示すものである。

図８および図９に示されるように、まず、外部から読み出しコマンドＲＥＡＤ０が入力されると、ビット線ＢＬ，／ＢＬに対応するデータＱ０が読み出され、この読み出しデータは、リードデータバスからセンスバッファ２７およびデータセレクタ７を介して読み出しコモンデータバス（ＲＥＡＤ ＣＤＢ）に伝えられ、パラシリ変換器１９およびデータＩ／Ｏバッファ・レジスタ１５を介して読み出しデータＱ００，Ｑ０１として出力される。なお、本実施例では、読み出しレイテンシは２となっている。

そして、外部から読み出しコマンドＲＥＡＤ０，ＲＥＡＤ１に続いて（時間ＷＴ２の後に）書き込みコマンドＷＲＩＴＥ Ｂが入力されると、アドレスレジスタ（５）およびライトデータバス（ＷＲＩＴＥ ＤＢ）に保持された『ＡＤＤＲＥＳＳ−Ａ』および『ＤＡ０〜ＤＡ１』の情報（直前の書き込みコマンド（ＷＲＩＴＥ Ａ：図示しない）によるもの）により、メモリセル（３２）への書き込み（ビット線ＢＬ，／ＢＬ：ＤＡ）が行われる。そして、今回入力した書き込みコマンドＷＲＩＴＥ Ｂに対応する書き込みデータ（ＤＢ０〜ＤＢ１）とマスク信号ＭＡＳＫ（ＤＭＢ０，ＤＭＢ１）がライトアンプ６に転送されて保持される。

すなわち、外部からの書き込みデータ（ＤＢ０〜ＤＢ１）は、データＩ／Ｏバッファ・レジスタ１５およびシリパラ変換器１８を介して書き込みコモンデータバス（ＷＲＩＴＥ ＣＤＢ）に伝えられてライトアンプ６へ供給される。また、外部からのマスク信号は、入力バッファ・ラッチ１４およびシリパラ変換器１７を介してマスクデータＭＡＳＫ（ＤＭＢ０，ＤＭＢ１）としてライトアンプ６に供給される。このとき、ライトアンプ６とコラムデコーダ３３との間のライトデータバス（ＷＲＩＴＥ ＤＢ）にもそのデータが保持されることになる。なお、書き込みコマンドＷＲＩＴＥ Ｂに対応するアドレス（ＡＤＤＲＥＳＳ−Ｂ）は、アドレスレジスタ５に格納される。

その後、図８および図９に示されるように、読み出しコマンドＲＥＡＤ２，ＲＥＡＤ３，ＲＥＡＤ４と続き、次に書き込みコマンドＷＲＩＴＥ Ｃが入力されると、アドレスレジスタ５に保持されている直前の書き込みコマンドＷＲＩＴＥＢに対応するアドレスＡＤＤＲＥＳＳ−Ｂと、ライトデータバス（ＷＲＩＴＥＤＢ）に保持されている直前の書き込みコマンドＷＲＩＴＥ Ｂに対応する情報（書き込みデータＤＢ０〜ＤＢ１およびマスクデータＤＭＢ０，ＤＭＢ１）によりメモリセル３２への書き込み（ビット線ＢＬ，／ＢＬ：ＤＢ）が行われる。なお、アドレスレジスタ５およびライトアンプ６等の具体的な回路例は、後に、図面を参照して詳述する。

図１０および図１１は本発明の半導体記憶装置の第１実施例における動作の他の例を説明するためのタイミング図であり、上述した図８および図９の動作において、書き込みコマンドＷＲＩＴＥ Ｂにマスクがかかった場合を示すものである。

図１０および図１１に示されるように、書き込みコマンドＷＲＩＴＥ Ｂにマスクがかかった場合には、例えば、マスク信号ＭＡＳＫが書き込みコマンドＷＲＩＴＥ Ｂに対応する書き込みデータＤＢ０，ＤＢ１が入力するタイミングで高レベル“Ｈ”となり、これを受けてデータ無効状態信号ＭＡＳＫＺが高レベル“Ｈ”となり、書き込みデータＤＢ０，ＤＢ１が無効化され、その結果、ライトデータバス（ＷＲＩＴＥ ＤＢ）は中間レベルを保持することになる。すなわち、次の書き込みコマンドＷＲＩＴＥ Ｃが入力してもメモリセルに対する書き込みは行われず、ビット線ＢＬ，／ＢＬには、アドレスＡＤＤＲＥＳＳ−Ｂに対応するメモリセル（３２）が元々保持していたデータ（ＱＢ）が現れるだけで、書き込みデータＤＢ０，ＤＢ１による書き替えは行われないことになる。なお、例えば、書き込みコマンドＷＲＩＴＥ Ｂに対応する書き込みデータＤＢ０およびＤＢ１の場合に、各データＤＢ０およびＤＢ１に対してそれぞれマスク信号が与えられてマスク制御が行われる場合もある。

図１２および図１３は本発明の半導体記憶装置の第１実施例における動作のさらに他の例を説明するためのタイミング図であり、ライトデータバスおよびアドレスレジスタに未書き込みのデータおよびアドレスを保持しているときに、そのアドレスに対して読み出しコマンドが入力した場合を示すものである。

図１２および図１３に示されるように、書き込みコマンドＷＲＩＴＥ Ｂに続いて読み出しコマンドＲＥＡＤ２，ＲＥＡＤ３が入り、その次に、読み出しコマンドＲＥＡＤ Ｂ（書き込みコマンドＷＲＩＴＥ Ｂと同じアドレスに対する読み出しコマンド）が入ったとき、アドレス比較器４４からは一致信号ＣＩＳ（高レベル“Ｈ”のパルス）が出力され、データセレクタ７は、ライトアンプ６に保持されているデータをそのまま出力回路（パラシリ変換器１９）に転送する。そして、ライトデータバス（ＷＲＩＴＥ ＤＢ）上に保持されたデータは、その後、次の書き込みコマンドＷＲＩＴＥ Ｃが入力された時にメモリセル３２へ書き込まれることになる。なお、書き込みデータがマスクされている場合には、ライトアンプ６からの無効情報（マスク情報）により、データセレクタ７は、メモリセル３２からのデータ（センスバッファ２７の出力）を選択して出力回路に転送することになる。また、書き込みデータ（ＤＢ０，ＤＢ１）の内の一部（ＤＢ１）だけがマスクされている場合には、そのマスクされたアドレスに対応するデータはメモリセル３２から読み出したもの（ＱＢ１）を選択し、マスクされていないアドレスに対応するデータはライトアンプ６に保持されているもの（ＤＢ０）を選択し、出力回路（データＩ／Ｏバッファ・レジスタ１５）からは、読み出しコマンドＲＥＡＤ Ｂに対してデータＤＢ０，ＱＢ１が出力される場合もあり得る。

なお、各実施例の説明においては、実際の半導体記憶装置におけるバンクおよびブロックの概念は簡略化のために省略されているが、実際の半導体記憶装置（ＳＤＲＡＭ）は、例えば、複数のバンク（例えば、４バンク）を備え、さらに、各バンクがそれぞれ複数のブロック（例えば、４または８ブロック）を含んで構成されている。

図１４は本発明の半導体記憶装置に適用するセンスアンプ・ライトスイッチ（３４）の一例を示す回路図である。この図１４に示すセンスアンプ・ライトスイッチ３４は、ダイレクトセンスアンプ方式と呼ばれるもので、例えば、高速動作が要求されるＳＤＲＡＭ等のメモリデバイスに適用されるものである。

図１４に示されるように、センスアンプ・ライトスイッチ３４は、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）３４１〜３５０およびｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）３５１，３５２を備えて構成されている。

リード用センスアンプ３４ａは、コラム選択信号（ＣＬ）によりスイッチング制御されるトランジスタ３４２，３４３、および、ビット線ＢＬ，／ＢＬがゲートに接続されたトランジスタ３４４，３４１により構成され、相補のビット線ＢＬ，／ＢＬのレベルに応じてリードイネーブル（信号）から相補のリードデータバスへ流れる電流を制御するようになっている。

ライトスイッチ３４ｂは、ライトイネーブル（信号）によりスイッチング制御されるトランジスタ３４６，３４７、および、ビット線ＢＬ，／ＢＬがソースに接続されたトランジスタ３４５，３４８により構成されている。なお、トランジスタ３４５，３４８のゲートにはコラム選択信号が供給されている。そして、コラム選択信号およびライトイネーブルが高レベル“Ｈ”のときに、相補のライトデータバスのデータがビット線ＢＬ，／ＢＬを介してメモリセルに書き込まれるようになっている。

センスアンプ３４ｃは、トランジスタ３４９〜３５１により構成され、相補のビット線ＢＬ，／ＢＬのレベル差を増幅するようになっている。なお、このセンスアンプには、相補のセンスアンプイネーブル（信号）が供給され、センスアンプの動作（活性化）を制御するようになっている。

すなわち、メモリセル（３２）からビット線ＢＬ，／ＢＬに出力されたデータの増幅は、センスアンプ３４ｃで行われ、読み出し（ＲＥＡＤ）の場合には、リードイネーブルを低レベル“Ｌ”（選択状態）とし、コラム選択信号ＣＬを高レベル“Ｈ”にして、リード用センスアンプ３４ａを介してリードデータバスへ読み出しデータを転送する。このとき、ライトイネーブルは低レベル“Ｌ”（非選択状態）とする。

書き込み（ＷＲＩＴＥ）の場合は、ライトイネーブルおよびコラム選択信号ＣＬを高レベル“Ｈ”（選択状態）とし、さらに、リードイネーブルも高レベル“Ｈ”（非選択状態）とする。これにより、ライトデータバスの情報がライトスイッチ３４ｂを介してビット線ＢＬ，／ＢＬに転送される。

図１４に示されるように、ダイレクトセンスアンプ方式のセンスアンプ・ライトスイッチ３４では、メモリセルアレイ（３２）上でリードデータバスとライトデータバスとが分離されており、ライトイネーブルを選択しない限りはライトデータバスの状態がリードデータバスに影響を与えることはない。また、ライトデータバスは、一度の書き込み動作で書き込むデータのビット数と同じ（または、それ以上の）本数だけ設けられているので、このライトデータバスに書き込み用データを保持しておけばよい。すなわち、ライトアンプ６によりライトデータバス（ＷＲＩＴＥ ＤＢ）に書き込みデータを保持しておけば、前述した本発明の第１実施例を適用することができることになる。

図１５は本発明の半導体記憶装置に適用するアドレスレジスタの一例を示す回路図である。

図１５に示されるように、アドレスレジスタ５は、複数の前段用フリップフロップ５１１〜５１ｎ、および、複数の後段用フリップフロップ５２１〜５２ｎを備え、シフトレジスタ（遅延回路）４３を介して供給されたアドレス（Ａ０〜Ａｎ）を保持する。すなわち、前段および後段の各フリップフロップ５１１〜５１ｎおよび５２１〜５２ｎのクロック端子には、書き込みコマンドラッチ４２からの書き込みコマンドが供給され、書き込みコマンド（例えば、ＷＲＩＴＥ Ｂ）が入力されるとその書き込みコマンド（ＷＲＩＴＥ Ｂ）と共に入力されたアドレス（ＡＤＤＲＥＳＳ−Ｂ）を前段のフリップフロップ５１１〜５１ｎに取り込んで保持（ラッチ）するようになっている。なお、前段のフリップフロップ５１１〜５１ｎに保持されたアドレス（ＡＤＤＲＥＳＳ−Ｂ）は、ライトアンプ選択アドレスとしてライトアンプ６へ出力される。ここで、ライトアンプ選択アドレスは、入力された書き込みコマンド（ＷＲＩＴＥ Ｂ）に対応する書き込みデータ（ＤＢ０，ＤＢ１）を、どのライトアンプに保持するかを指定するための信号である。

さらに、次の書き込みコマンド（例えば、ＷＲＩＴＥ Ｃ）が入力されると、前段のフリップフロップ５１１〜５１ｎに保持されていたアドレス（ＡＤＤＲＥＳＳ−Ｂ）は、後段のフリップフロップ５２１〜５２ｎに取り込まれてアドレス比較器４４へ供給される。このとき、前述したように、前段のフリップフロップ５１１〜５１ｎには、入力された書き込みコマンド（ＷＲＩＴＥ Ｃ）に対応するアドレス（ＡＤＤＲＥＳＳ−Ｃ）が取り込まれる。

そして、アドレス比較器４４において、例えば、読み出しコマンドに対応するアドレスが次の書き込みコマンドで書き込みを行うアドレスと一致するかどうか（図１２および図１３を参照して説明した内容）の判定が行われる。

図１６は本発明の半導体記憶装置に適用するライトアンプ６の一例を示す回路図である。

図１６に示されるように、ライトアンプ６は、データ転送部６１、マスク情報ラッチ部６２、出力部６３、２つのインバータで構成されたデータラッチ６４、プリチャージ部６５、ナンドゲート６６、および、インバータ６７を備えて構成される。そして、図６および図７を参照して説明したように、書き込みデータおよびマスク信号（ＭＡＳＫ）はライトアンプ６に供給され、ライトデータバス（ＷＲＩＴＥＤＢ：ＷＤＢ，／ＷＤＢ）上に保持される。

図１６に示されるように、データ転送部６１は、ｐＭＯＳおよびｎＭＯＳトランジスタで構成されたトランスファゲート６１１，６１２およびインバータ６１３を備え、前述したアドレスレジスタ６（前段のフリップフロップ５１１〜５１ｎ）からのライトアンプ選択アドレスおよび制御回路２１からのライトデータラッチ信号が入力されたナンドゲート６６の出力によりトランスファゲート６１１および６１２の制御が行われるようになっている。すなわち、ライトアンプ選択アドレスおよびライトデータラッチ信号が共に高レベル“Ｈ”のときに、書き込みデータおよびマスク信号ＭＡＳＫがそれぞれデータラッチ６４およびマスク情報ラッチ６２へ供給されて保持（ラッチ）される。

マスク情報ラッチ６２は、インバータ６２１〜６２３、ノアゲート６２４、および、ｎＭＯＳトランジスタ６２５，６２６を備えて構成されている。ここで、インバータ６２１および６２２はラッチを構成し、データ転送部６１からのマスク信号ＭＡＳＫを保持するようになっている。ラッチ（６２１，６２２）の出力は、インバータ６２３で反転されてノアゲート６２４に供給され、制御回路２１からのデータ無効信号（ＤＩＳ１）とのノア論理が取られ、新たなマスク信号ＭＡＳＫＸとして出力部６３へ供給される。トランジスタ６２５のゲートにはイニシャライズ信号が供給され、例えば、ライトアンプ６のデータを無効にするために、電源投入時に高レベル“Ｈ”のパルスを出力するようになっている。なお、トランジスタ６２５と並列に設けられたトランジスタ６２６は、前述した第１実施例および後述する第２並びに第３実施例では不要で、専ら後述する第４実施例に必要とされるものであり、該トランジスタ６２６のゲートにはさらなるデータ無効信号（ＤＩＳ２）が供給されている。なお、データ無効信号ＤＩＳ１は、通常、低レベル“Ｌ”となっており、これについては後に詳述する。また、データ無効信号ＤＩＳ２は、後述の第４実施例の説明で詳述する。

ここで、例えば、ＳＤＲＡＭにおいて、リフレッシュコマンド（集中リフレッシュコマンド）が書き込みコマンドと一部共通の信号として供給される場合、すなわち、コマンドをシリアルに分割して供給する仕様で途中までリフレッシュコマンドか書き込みコマンドかが区別できない場合（途中までコードが同じ場合）には、例えば、ライトアンプ６に保持されたデータの書き込み動作をそのまま行ってしまった後、書き込みデータを無効にしもよい。すなわち、リフレッシュ動作中には、読み出しコマンドが入力することはないので、書き込み動作をそのまま行ってしまっても問題がない。従って、データ無効信号（ＤＩＳ１，ＤＩＳ２）は、リフレッシュ動作が行われた後に出力されるように構成することもできる。

出力部６３は、ｐＭＯＳトランジスタ６３１〜６３６、ｎＭＯＳトランジスタ６３７〜６４３、および、インバータ６４４〜６４７を備えて構成される。マスク情報ラッチ６２からのマスク信号ＭＡＳＫＸはトランジスタ６３１，６３４および６４１のゲートに供給され、また、データラッチ６４に保持された相補のデータはそれぞれトランジスタ６３７および６３９のゲートに入力される。なお、マスク信号ＭＡＳＫＸは、インバータ６７により反転されてマスク信号ＭＡＳＫＺとしてプリチャージ部６５へ供給されると共に、データセレクタ７へ供給される。また、データセレクタ７へ供給される書き込みデータ（書き込みデータ情報Ｄ，／Ｄ）は、インバータ６４４および６４６の出力から取り出されるようになっている。ここで、プリチャージ部６５は、必ずしも設ける必要はない。

出力部６３の出力は、それぞれ高電位電源Ｖddと低電位電源Ｖssとの間に設けられたトランジスタ６３５および６４２の接続ノード並びにトランジスタ６３６および６４３の接続ノードから取り出され、ライトデータバス（ＷＤＢ，／ＷＤＢ）に保持されたデータが現れるようになっている。すなわち、書き込みデータがマスク信号ＭＡＳＫによりマスクされている（ＭＡＳＫ＝高レベル“Ｈ”）と、ＭＡＳＫＸ＝低レベル“Ｌ”となって、出力部６３の出力トランジスタ（６３５，６４２；６３６，６４３）は４個ともオフになり、ライトデータバスＷＤＢ，／ＷＤＢは開放状態になる。ここで、プリチャージ部６５を設けた場合には、マスク信号ＭＡＳＫ（ＭＡＳＫＺ）が高レベル“Ｈ”のとき、プリチャージ部６５のｎＭＯＳトランジスタ６５１〜６５３は全てオンとなって、ライトデータバスＷＤＢおよび／ＷＤＢは短絡されると共に、プリチャージ電圧Ｖpr（例えば、電源電圧の中間レベル：Ｖdd／２）にプリチャージされる。

従って、マスク信号ＭＡＳＫ＝高レベル“Ｈ”の場合、すなわち、書き込みデータをマスクする場合には、ライトデータバスＷＤＢ，／ＷＤＢは、開放状態或いは同じ電圧レベル状態（Ｖpr）となり、書き込み動作時にライトスイッチ（３４ｂ：トランジスタ３４５〜３４８）が動作してもセンスアンプを反転させることができないためメモリセル（３２）への書き込みは行われない。

なお、上述したように、ライトアンプ６は、保持している書き込みデータの情報Ｄ，／Ｄ（および、マスク信号ＭＡＳＫＺ）をデータセレクタ７へ出力するが、書き込みデータがマスクされている場合には、書き込みデータ情報Ｄ＝／Ｄ＝低レベル“Ｌ”となる。データセレクタ７では、書き込みデータ情報Ｄ＝／Ｄ＝低レベル“Ｌ”を検出すると、その書き込みデータがマスクされていることを認識する。

図１６に示す回路例では、データセレクタ７へ供給する信号（Ｄ，／Ｄ）をライトデータバス（ＷＤＢ，／ＷＤＢ）とは別に生成するようになっているが、ライトデータバスＷＤＢ，／ＷＤＢを直接データセレクタ７に接続するように構成してもよい。さらに、書き込みデータの無効化には、例えば、マスク信号ＭＡＳＫＺを用いることもできる。

データ無効信号ＤＩＳ１は、リフレッシュ時にライトデータバスＷＤＢ，／ＷＤＢに保持されているデータを強制的に無効にするものである。ただし，書き込みデータおよびＭＡＳＫ情報は、ライトアンプ６内のラッチ（６４，６２）にそれぞれ保持されている。また、リフレッシュは、ＤＲＡＭセル（メモリセル３２）に対して行う必要があるが、ライトアンプ６のラッチ６４に保持されている書き込みデータに関しては、スタティックに保持されているため、リフレッシュする必要はない。従って、リフレッシュ中は、データ無効信号ＤＩＳ１＝高レベル“Ｈ”とし、ライトデータバスＷＤＢ，／ＷＤＢに保持されているデータを無効とし、リフレッシュ動作中のメモリコア（メモリセル３２）に影響を与えないようにしておく。そして、リフレッシュから復帰したら、データ無効信号ＤＩＳ１＝低レベル“Ｌ”として、ラッチ６４および６２に保持された書き込みデータおよびマスク情報に従って、ライトデータバスＷＤＢ，／ＷＤＢにデータが発生させる。ここで、リフレッシュが開始したら、まず、ライトデータバスＷＤＢ，／ＷＤＢに保持されているデータをそのままメモリセル（３２）に書き込むように構成してもよい。この場合においても、書き込み後にデータ無効信号ＤＩＳ１を発生し、データを無効にして余分な書き込みをしないように構成するのが好ましい。

図１７は本発明の半導体記憶装置に適用するデータセレクタ７の一例を示す回路図である。

図１７に示されるように、データセレクタ７は、ノアゲート７１、ナンドゲート７２、インバータ７３，７４、および、複数のスイッチ７５を備えて構成される。ナンドゲート７１には、上述したライトアンプ６からの書き込みデータ情報Ｄ，／Ｄが供給され、このデータ情報Ｄ＝／Ｄ＝低レベル“Ｌ”の時に、高レベル“Ｈ”を出力し、書き込みデータが無効（マスク）であることを検出するようになっている。従って、書き込みデータをマスクする場合には、ナンドゲート７２には、インバータ７３を介して低レベル“Ｌ”の信号が入力される。また、ナンドゲート７２の他方の入力には、アドレス比較器４４からの一致信号ＣＩＳが供給されている。この一致信号ＣＩＳは、アドレスが一致する場合、すなわち、ライトアンプ６に保持された書き込みデータのアドレスが読み出しアドレスに一致する場合に高レベル“Ｈ”となる信号である。従って、書き込みデータのマスクを行わない場合（インバータ７３の出力が高レベル“Ｈ”）であって、ライトアンプ６に保持された書き込みデータのアドレスが読み出しアドレスに一致する場合（一致信号ＣＩＳが高レベル“Ｈ”）には、ナンドゲート７２の出力信号は低レベル“Ｌ”となり、インバータ７４の出力信号は高レベル“Ｈ”となる。

各スイッチ７５は、ｐＭＯＳおよびｎＭＯＳトランジスタで構成されたトランスファゲート７５１および７５２を備え、それぞれライトアンプ６に保持されたデータ（書き込みデータ）またはメモリセル３２（メモリコア部）からの読み出しデータのいずれかを選択して出力バッファ（パラシリ変換器１９、データＩ／Ｏバッファ・レジスタ１５）へ供給するようになっている。すなわち、ライトアンプ６に保持された書き込みデータのアドレスが読み出しアドレスに一致し、かつ、書き込みデータのマスクを行わない場合には、ライトアンプ６に保持された書き込みデータがそのまま読み出しデータとして出力されることになる。なお、ライトアンプ６に保持された書き込みデータのアドレスが読み出しアドレスに一致しない場合、および／または、書き込みデータのマスクを行う場合には、メモリセル（３２）からの読み出しデータが選択されて出力されることになる。

ここで、図１７に示すデータセレクタの回路例では、ナンドゲート７１にデータ情報Ｄ，／Ｄを入力して書き込みデータのマスクを行うか否かを検出するようになっているが、例えば、マスク信号（ＭＡＳＫＺ）をそのまま使用することもできる。

図１８は本発明に係る半導体記憶装置の第１実施例における動作サイクルを説明するためのフローチャートである。

図１８に示されるように、第１実施例の半導体記憶装置における動作が開始すると、まず、ステップＳＴ１１において、外部からのコマンドを受信し、ステップＳＴ１２に進んで、そのコマンドが読み出しコマンド（ＲＥＡＤ）か、または、書き込みコマンド（ＷＲＩＴＥ）かを判別する。外部からのコマンドが読み出しコマンド（ＲＥＡＤ）のとき、ステップＳＴ１３に進んで、その読み出しコマンドのアドレスがライトアンプ（６）に保持されている書き込みデータのアドレスと一致するかどうかをアドレス比較器４４により比較する。ステップＳＴ１３でアドレスが一致すると判定される（一致信号ＣＩＳが高レベル“Ｈ”）と、ステップＳＴ１４に進んで、データが無効か否か（書き込みデータがマスクされているか否か）が判別され、データが有効（書き込みデータのマスクが行われていない：マスク信号ＭＡＳＫが低レベル“Ｌ”）ならば、ステップＳＴ１５に進んで、ライトアンプ６に保持されているデータ（書き込みデータ）を読み出しコマンドに対応するアドレスのデータ（読み出しデータ）として出力する。

また、ステップＳＴ１３で、読み出しコマンドのアドレスがライトアンプ（６）に保持されている書き込みデータのアドレスと一致しないと判別された場合、および、ステップＳＴ１４で、データが無効（書き込みデータがマスクされている）と判別された場合には、ライトアンプ６に保持されているデータを選択せずに、実際にメモリセル（３２）から読み出したデータを読み出しコマンドに対応する読み出しデータとして出力する。

次に、ステップＳＴ１２において、外部からのコマンドが書き込みコマンド（ＷＲＩＴＥ）であると判別されると、ステップＳＴ１７に進んで、データが無効（書き込みデータはマスクされているか）どうかが判別され、データが有効である（書き込みデータがマスクされていない）と判別された場合には、ステップＳＴ１８において、アドレスレジスタ５に保持されているアドレス情報（直前の書き込みコマンドに対応したアドレス）に従って、ライトデータバスＷＤＢ，／ＷＤＢに保持されているデータ（ライトアンプ６にラッチされている書き込みデータ）をメモリセル（３２）に書き込んでステップＳＴ１９に進む。

また、ステップＳＴ１７において、データが無効である（書き込みデータがマスクされている）と判別された場合には、ステップＳＴ１９に進む。ステップＳＴ１９では、入力されたアドレス（今回の書き込みデータに対応した書き込みアドレス）をアドレスレジスタ５に記憶（保持）し、また、入力されたデータ（今回の書き込みデータ）をライトデータバスＷＤＢ，／ＷＤＢ（ライトアンプ６）に保持する。さらに、ステップＳＴ１９において、マスク情報（マスク信号ＭＡＳＫ）により、書き込みデータを有効にするか無効にするか（マスクするか否か）が行われる。

図１９は図１８に示す半導体記憶装置の動作サイクルを説明するための図である。
図１９に示されるように、図１８の動作サイクルは、時間的にオーバーラップさせることが可能であり、具体的に、例えば、書き込み処理（ＷＲＩＴＥ）においては、後半のステップＳＴ１９を前半のステップＳＴ１７およびＳＴ１８とオーバーラップさせて処理することが可能である。

上述したように、本実施例の半導体記憶装置は、書き込み用のデータを保持するためのレジスタ（データレジスタ）を新たに設ける必要がなく、チップ面積およびコストの増大を抑えることができる。さらに、本実施例の半導体記憶装置は、書き込みデータがライトデータバス（ＷＤＢ，／ＷＤＢ）まで来ているので、書き込み時のデータ転送時間が短縮され、高速動作が可能となる。

図２０および図２１は本発明に係る半導体記憶装置の第２実施例を示すブロック図である。

図２０および図２１に示す本第２実施例の半導体記憶装置は、前述した図６および図７に示す第１実施例との比較から明らかなように、第１実施の半導体記憶装置に対してマスク回路８を設け、マスク信号（ＭＡＳＫＺ）が高レベル“Ｈ”のとき（書き込みデータをマスクするとき）には、データの書き込みを行わないようにライトイネーブルを制御する（ライトイネーブルを出力しない）ようになっている。

すなわち、マスク回路８に対しては、ライトアンプ６からマスク信号ＭＡＳＫＺが供給されると共に、第１実施例における制御回路２１からのライトイネーブルも供給され、制御回路２１からのライトイネーブル、および、ライトアンプ６からマスク信号ＭＡＳＫＺにより、センスアンプ・ライトスイッチ３４における書き込み動作を制御するようになっている。本第２実施例は、例えば、ライトデータバスＷＤＢ，／ＷＤＢの寄生容量が大きい場合に好ましく、より一層安全性の向上（データが誤って書き込まれてしまうのを防ぐこと）が可能である。さらに、本実施例のように、ライトイネーブルにより書き込みデータの無効制御を行うのは、半導体記憶装置のより一層の高速動作に対しても好ましいものである。

図２２および図２３は本発明に係る半導体記憶装置の第３実施例を示すブロック図である。

図２２および図２３に示す本第３実施例の半導体記憶装置は、上述の図２０および図２１に示す第２実施例におけるマスク回路８を変形してマスク回路８’としたものである。すなわち、本第３実施例において、マスク回路８’は、第１実施例における制御回路２１からのコラムイネーブル、および、ライトアンプ６からマスク信号ＭＡＳＫＺにより、コラムデコーダ３３を制御するようになっている。従って、書き込みデータがマスクされているとき（マスク信号ＭＡＳＫＺが高レベル“Ｈ”のとき）は、マスク回路８’からコラムイネーブルが出力されず、ライトデータバスＷＤＢ，／ＷＤＢがビット線ＢＬ，／ＢＬに接続されないようになっている。本第３実施例も上述の第２実施例と同様に、例えば、ライトデータバスＷＤＢ，／ＷＤＢの寄生容量が大きい場合に好ましいものである。なお、第２および第３実施例の他の構成は、第１実施例と同様なので、その説明は省略する。

図２４および図２５は本発明に係る半導体記憶装置の第４実施例を示すブロック図であり、図２６および図２７は本発明の半導体記憶装置の第４実施例における動作の一例を説明するためのタイミング図である。

図２４および図２５に示す本第４実施例の半導体記憶装置は、上述の図２２および図２３に示す第３実施例におけるデータセレクタ７を不要としたものである。なお、本第４実施例において、ライトアンプ６には、制御回路２１から第２のデータ無効信号（ＤＩＳ２）が供給されるようになっている。

すなわち、本第４実施例は、図２６および図２７と図１２および図１３との比較から明らかなように、書き込みコマンドＷＲＩＴＥ Ｂに続いて読み出しコマンドＲＥＡＤ２，ＲＥＡＤ３が入り、その次に、読み出しコマンドＲＥＡＤ Ｂ（書き込みコマンドＷＲＩＴＥ Ｂと同じアドレスに対する読み出しコマンド）が入ったとき、アドレス比較器４４から一致信号ＣＩＳが発生（高レベル“Ｈ”のパルスが発生）し、この一致信号ＣＩＳが制御回路２１に入力される。制御回路２１は、一致信号ＣＩＳを受けてライトイネーブルを出力し、ライトアンプ６に保持されているデータはビット線ＢＬ，／ＢＬに転送され、メモリセル３２への書き込みが行われる。さらに、この書き込みデータ（読み出しコマンドＲＥＡＤ Ｂに対応するデータ）は、そのままリードデータバスＲＤＢ，／ＲＤＢにも転送され、センスバッファ２７、パラシリ変換器１９およびデータＩ／Ｏバッファ・レジスタ１５を介して出力される。

従って、本第４実施例では、ライトイネーブルおよびリードイネーブルが両方とも出力され、メモリセルへの書き込み処理と読み出し処理とが同時に行われることになる。そして、メモリセル３２への書き込みが終了したら、制御回路２１はデータ無効信号ＤＩＳ２（パルス信号）を発生しデータを無効化する。ここで、データ無効信号ＤＩＳ２は、例えば、図１６に示すライトアンプのマスク情報ラッチ６２におけるトランジスタ６２６のゲート信号として供給され、上述のデータの無効化（マスク処理）が行われる。

なお、書き込みデータがマスクされている場合には、前述した第３の実施例と同様に、マスク回路８’によりライトイネーブルを発生しなければよい。また、読み出しコマンドＲＥＡＤ Ｂの後に、書き込みコマンドＷＲＩＴＥ Ｃが入ったときには、ライトデータバスＷＤＢ，／ＷＤＢ（ライトアンプ６）に保持されているデータの書き込みは前の読み出しコマンドＲＥＡＤ Ｂが入力された時に行われており、また、その書き込みデータは無効化されているので、メモリセル３２への書き込み動作は行われない。

図２８は本発明に係る半導体記憶装置の第４実施例における動作サイクルを説明するためのフローチャートである。

図２８に示すフローチャートは、前述した図１８のフローチャートにおいて、ステップＳＴ１５が除かれ、その代わりにステップＳＴ２１およびＳＴ２２の処理が行われるようになっている。

すなわち、ステップＳＴ１４において、データが有効（書き込みデータのマスクが行われていない：マスク信号ＭＡＳＫが低レベル“Ｌ”）と判別されると、ステップＳＴ２１に進んで、ライトデータバスＷＤＢ，／ＷＤＢに保持されているデータ（ライトアンプ６にラッチされている書き込みデータ）をメモリセル（３２）に書き込み、同時に、その書き込みデータがリードデータバスＲＤＢ，／ＲＤＢを介してセンスバッファ２７に取り込まれ、パラシリ変換器１９およびデータＩ／Ｏバッファ・レジスタ１５を介して出力される。

さらに、ステップＳＴ２２に進んで、制御回路２１からのデータ無効信号ＤＩＳ２を受けて、ライトデータバスＷＤＢ，／ＷＤＢに保持されているデータを無効にする。ここで、図２８の動作サイクルは、時間的にオーバーラップさせることが可能であり、具体的に、例えば、書き込み処理（ＷＲＩＴＥ）においては、後半のステップＳＴ１９を前半のステップＳＴ１７およびＳＴ１８とオーバーラップさせ、また、読み出し処理（ＲＥＡＤ）においては、後半のステップＳＴ２２を前半のステップＳＴ１３，ＳＴ１４，ＳＴ１６およびＳＴ２１とオーバーラップさせて処理することが可能である。なお、図２８における他のステップは、前述した図１８と同様であり、その説明は省略する。

以上の実施例では、半導体記憶装置をＳＤＲＡＭとして説明したが、本発明は、ＳＤＲＡＭに限定されるものではなく、例えば、ＤＤＲ方式のＤＲＡＭやダイレクトラムバスＤＲＡＭ、さらには、ＤＲＡＭ以外のＳＲＡＭ等の様々な半導体記憶装置であってもよい。

従来の半導体記憶装置の一構成例を示すブロック図（その１）である。 従来の半導体記憶装置の一構成例を示すブロック図（その２）である。 従来の半導体記憶装置の動作を説明するためのタイミング図（その１）である。 従来の半導体記憶装置の動作を説明するためのタイミング図（その２）である。 従来の半導体記憶装置の動作を説明するためのタイミング図（その３）である。 本発明に係る半導体記憶装置の第１実施例を示すブロック図（その１）である。 本発明に係る半導体記憶装置の第１実施例を示すブロック図（その２）である。 本発明の半導体記憶装置の第１実施例における動作の一例を説明するためのタイミング図（その１）である。 本発明の半導体記憶装置の第１実施例における動作の一例を説明するためのタイミング図（その２）である。 本発明の半導体記憶装置の第１実施例における動作の他の例を説明するためのタイミング図（その１）である。 本発明の半導体記憶装置の第１実施例における動作の他の例を説明するためのタイミング図（その２）である。 本発明の半導体記憶装置の第１実施例における動作のさらに他の例を説明するためのタイミング図（その１）である。 本発明の半導体記憶装置の第１実施例における動作のさらに他の例を説明するためのタイミング図（その２）である。 本発明の半導体記憶装置に適用するセンスアンプ・ライトスイッチの一例を示す回路図である。 本発明の半導体記憶装置に適用するアドレスレジスタの一例を示す回路図である。 本発明の半導体記憶装置に適用するライトアンプの一例を示す回路図である。 本発明の半導体記憶装置に適用するデータセレクタの一例を示す回路図である。 本発明に係る半導体記憶装置の第１実施例における動作サイクルを説明するためのフローチャートである。 図１８に示す半導体記憶装置の動作サイクルを説明するための図である。 本発明に係る半導体記憶装置の第２実施例を示すブロック図（その１）である。 本発明に係る半導体記憶装置の第２実施例を示すブロック図（その２）である。 本発明に係る半導体記憶装置の第３実施例を示すブロック図（その１）である。 本発明に係る半導体記憶装置の第３実施例を示すブロック図（その２）である。 本発明に係る半導体記憶装置の第４実施例を示すブロック図（その１）である。 本発明に係る半導体記憶装置の第４実施例を示すブロック図（その２）である。 本発明の半導体記憶装置の第４実施例における動作の一例を説明するためのタイミング図（その１）である。 本発明の半導体記憶装置の第４実施例における動作の一例を説明するためのタイミング図（その２）である。 本発明に係る半導体記憶装置の第４実施例における動作サイクルを説明するためのフローチャートである。

符号の説明

３ メモリブロック（メモリコア部）
５ アドレスレジスタ
６ ライトアンプ（ラッチ）
７ データセレクタ
８，８’ マスク回路
１１ 入力バッファ
１２ コマンドデコーダ
１３ アドレスバッファ
１４ 入力バッファ・ラッチ
１５ データＩ／Ｏバッファ・レジスタ
１６ コマンドラッチ
１７，１８ シリアル−パラレル変換器（シリパラ変換器）
１９ パラレル−シリアル変換器（パラシリ変換器）
２０ シフトレジスタ
２１ 制御回路
２２ オシレータ（ＯＳＣ）
２３ リフレッシュアドレスカウンタ
２４ スイッチ
２７ センスバッファ
３１ ロウデコーダ
３２ メモリセル（メモリセルアレイ）
３３ コラムデコーダ
３４ センスアンプ・ライトスイッチ
４１ 読み出しコマンドラッチ
４２ 書き込みコマンドラッチ
４３ 遅延回路
４４ アドレス比較器
４５ スイッチ
１２８ アドレスレジスタ
１２９ データレジスタ

Claims (2)

1. 読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、
   書き込みデータに対応して入力されるアドレス情報を保持するアドレス情報保持手段と、
   前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、
   受信したアドレス情報を前記アドレス情報保持手段に保持されたアドレス情報と比較するアドレス比較器と、
   該アドレス比較器の比較結果に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択するデータセレクタとを備え、前記データセレクタは、さらに、前記書き込みデータの有効／無効を表すマスク情報に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択し、前記アドレス情報保持手段に保持しているアドレスにアクセスがあった場合には、当該アドレスに対応したメモリセルに対して前記書き込み用データ線に保持されたデータを書き込むことを特徴とする半導体記憶装置。
2. 読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、
   書き込みデータに対応して入力されるアドレス情報を保持するアドレス情報保持手段と、
   前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、
   受信したアドレス情報を前記アドレス情報保持手段に保持されたアドレス情報と比較するアドレス比較器とを備え、前記アドレス情報保持手段に保持しているアドレスにアクセスがあった場合には、当該アドレスに対応したメモリセルに対して書き込み用データ線に保持されたデータを書き込み、且つ、前記アドレス比較器の比較結果に基づいて前記書き込み用データ線に保持されたデータを前記メモリセルに書き込むと共に、該データを前記読み出し用データ線に伝達することを特徴とする半導体記憶装置。
   

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