JP2011222084A - メモリチップおよびマルチチップパッケージ - Google Patents
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Abstract
【解決手段】アドレスサイクル識別回路74は、書き込み先アドレスの入力サイクルの終了を検知してチップ選択信号の出力タイミングよりも早いタイミングでアドレス最終サイクル信号を出力し、バッファ制御部(アンド回路75、オア回路76、オア回路72)は、アドレス最終サイクル信号がHighとなっている間、チップ選択信号の状態に関わらず入力バッファ61を活性状態とする。
【選択図】図10
Description
図1は、本発明の実施の形態にかかるNANDチップが搭載されるSSDの構成例を示す図である。図示するように、SSD100は、パーソナルコンピュータなどのホスト装置200とATA(Advanced Technology Attachment)規格の通信インターフェースで接続され、ホスト装置200の外部記憶装置として機能する。SSD100は、ホスト装置200からリード/ライトされるデータを記憶するNANDメモリ2と、ホスト装置200とNANDメモリ2との間のデータ転送および該データ転送の一環としてNANDメモリ2のアクセス制御を実行するコントローラチップであるデータ転送装置1と、データ転送装置1がデータ転送のための転送データを一次格納するための揮発性メモリであるRAM3と、を備えている。ホスト装置200から送信されてきたデータは、データ転送装置1の制御の下、いったんRAM3に格納され、その後、RAM3から読み出されてNANDメモリ2に書き込まれる。
Claims (5)
- 記憶領域を備え、前記記憶領域にアクセスするためのI/O信号線が複数のメモリチップ間で共通接続されるメモリチップであって、
書き込み処理時に、前記I/O信号線から書き込み先アドレス、書き込みデータの順で入力を受け付ける、活性状態/非活性状態の状態切り替えが可能な入力バッファと、
前記入力バッファが前記書き込み先アドレスを受け付けた後、前記受け付けた書き込み先アドレスに基づいて自メモリチップが書き込み対象であるか否かを判定するチップ判定を行い、前記チップ判定の判定結果を出力するチップ判定部と、
前記チップ判定部が出力した判定結果に基づいて前記入力バッファの状態切り替えを実行するバッファ制御部と、
前記書き込み先アドレスの最終サイクルを検知して検知結果を前記チップ判定部の判定結果の出力タイミングよりも早いタイミングで出力するアドレスサイクル識別部と、
を備え、
前記バッファ制御部は、前記アドレスサイクル識別部が前記検知結果を出力している間、前記チップ判定の判定結果に関わらず前記入力バッファを活性状態とする、
ことを特徴とするメモリチップ。 - 前記アドレスサイクル識別部は、前記チップ判定部の判定結果の出力タイミングよりも遅いタイミングで前記検知結果の出力を停止する、
ことを特徴とする請求項1に記載のメモリチップ。 - 前記入力バッファは、前記I/O信号線を介して書き込みコマンドを含むコマンドの入力を受け付け、
前記入力バッファが前記コマンドを受け付けたとき、前記受け付けたコマンドが書き込みコマンドであるか否かを判定するコマンド判定部をさらに備え、
前記バッファ制御部は、前記コマンド判定部が前記受け付けたコマンドが書き込みコマンドであると判定した場合、前記検知結果に応じた前記入力バッファの状態切り替えを実行し、前記コマンド判定部が前記受け付けたコマンドが書き込みコマンドではないと判定した場合、前記検知結果に応じた前記入力バッファの状態切り替えを実行しない、
ことを特徴とする請求項2に記載のメモリチップ。 - マルチチップパッケージを構成することを特徴とする請求項1〜請求項3のうちの何れか一項に記載のメモリチップ。
- 夫々記憶領域を備える複数のメモリチップを備え、前記記憶領域にアクセスするためのI/O信号線が前記積層されている複数のメモリチップ間で共通接続されるマルチチップパッケージであって、
前記夫々のメモリチップは、
書き込み処理時に、前記I/O信号線から書き込み先アドレス、書き込みデータの順で入力を受け付ける、活性状態/非活性状態の状態切り替えが可能な入力バッファと、
前記入力バッファが前記書き込み先アドレスを受け付けた後、前記受け付けた書き込み先アドレスに基づいて自メモリチップが書き込み対象であるか否かを判定するチップ判定を行い、前記チップ判定の判定結果を出力するチップ判定部と、
前記チップ判定部が出力した判定結果に基づいて前記入力バッファの状態切り替えを実行するバッファ制御部と、
前記書き込み先アドレスの最終サイクルを検知して前記チップ判定部の判定結果の出力タイミングよりも早いタイミングで検知結果を出力するアドレスサイクル識別部と、
を備え、
前記バッファ制御部は、前記アドレスサイクル識別部が前記検知結果を出力している間、前記チップ判定の判定結果に関わらず前記入力バッファを活性状態とする、
ことを特徴とするマルチチップパッケージ。
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