JP2011222084A - メモリチップおよびマルチチップパッケージ - Google Patents

Abstract

【課題】入力データの取りこぼしを発生させることなく入力バッファの消費電力を低減する。
【解決手段】アドレスサイクル識別回路７４は、書き込み先アドレスの入力サイクルの終了を検知してチップ選択信号の出力タイミングよりも早いタイミングでアドレス最終サイクル信号を出力し、バッファ制御部（アンド回路７５、オア回路７６、オア回路７２）は、アドレス最終サイクル信号がＨｉｇｈとなっている間、チップ選択信号の状態に関わらず入力バッファ６１を活性状態とする。
【選択図】図１０

Description

本発明は、メモリチップおよびマルチチップパッケージに関する。

コンピュータシステムに用いられるメモリシステムとして、ＮＡＮＤ型の記憶セルを備えるメモリチップ（ＮＡＮＤチップ）を搭載したＳＳＤ（Solid State Drive）が注目されている。ＳＳＤは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。

ＳＳＤを設計する場合、ＮＡＮＤチップのアクセス制御を実行するコントローラチップのピン数や実装面積が限られた中で、データ容量を増やすために、ＮＡＮＤチップを複数枚Ｓｔａｃｋ（積層）したマルチチップパッケージ（積層メモリ）を使用する必要がある。かかるマルチチップパッケージでは、内部でＩ／Ｏ信号線および制御信号線が複数ＮＡＮＤチップ間で共通接続されており、コントローラチップから入力されたコマンド、アドレス、およびデータは、信号線が共通接続されている全てのＮＡＮＤチップに伝達される。

特許文献１には、マルチチップパッケージを構成する夫々のＮＡＮＤチップが共通接続されている信号線上で、出力信号が互いに衝突することなく動作することができる技術が開示されている。特許文献１によれば、マルチチップパッケージを構成する夫々のＮＡＮＤチップは、夫々のＮＡＮＤチップに固有の状態が設定されるオプションピンを備えており、複数ＮＡＮＤチップ間で共通に受信したアドレスの上位ビットとオプションピンに設定されている状態との比較に基づいてアクセス対象が自チップであるか否かを判定し、判定結果に基づいて出力バッファを活性化／非活性化する。

また、特許文献２には、データの入力を受け付ける入力バッファを入力イネーブル信号（入力バッファ制御信号）で制御する技術が開示されている。

特開平１１−１２００７５号公報 特開２００５−３０２２９０号公報

本発明は、入力データの取りこぼしを発生させることなく入力バッファの消費電力を低減したメモリチップおよび該メモリチップを積層したマルチチップパッケージを提供することを目的とする。

本願発明の一態様によれば、記憶領域を備え、前記記憶領域にアクセスするためのＩ／Ｏ信号線が複数のメモリチップ間で共通接続されるメモリチップであって、書き込み処理時に、前記Ｉ／Ｏ信号線から書き込み先アドレス、書き込みデータの順で入力を受け付ける、活性状態／非活性状態の状態切り替えが可能な入力バッファと、前記入力バッファが前記書き込み先アドレスを受け付けた後、前記受け付けた書き込み先アドレスに基づいて自メモリチップが書き込み対象であるか否かを判定するチップ判定を行い、前記チップ判定の判定結果を出力するチップ判定部と、前記チップ判定部が出力した判定結果に基づいて前記入力バッファの状態切り替えを実行するバッファ制御部と、前記書き込み先アドレスの最終サイクルを検知して検知結果を前記チップ判定部の判定結果の出力タイミングよりも早いタイミングで出力するアドレスサイクル識別部と、を備え、前記バッファ制御部は、前記アドレスサイクル識別部が前記検知結果を出力している間、前記チップ判定の判定結果に関わらず前記入力バッファを活性状態とする、ことを特徴とするメモリチップが提供される。

また、本願発明の一態様によれば、夫々記憶領域を備える複数のメモリチップを備え、前記記憶領域にアクセスするためのＩ／Ｏ信号線が前記積層されている複数のメモリチップ間で共通接続されるマルチチップパッケージであって、前記夫々のメモリチップは、書き込み処理時に、前記Ｉ／Ｏ信号線から書き込み先アドレス、書き込みデータの順で入力を受け付ける、活性状態／非活性状態の状態切り替えが可能な入力バッファと、前記入力バッファが前記書き込み先アドレスを受け付けた後、前記受け付けた書き込み先アドレスに基づいて自メモリチップが書き込み対象であるか否かを判定するチップ判定を行い、前記チップ判定の判定結果を出力するチップ判定部と、前記チップ判定部が出力した判定結果に基づいて前記入力バッファの状態切り替えを実行するバッファ制御部と、前記書き込み先アドレスの最終サイクルを検知して前記チップ判定部の判定結果の出力タイミングよりも早いタイミングで検知結果を出力するアドレスサイクル識別部と、を備え、前記バッファ制御部は、前記アドレスサイクル識別部が前記検知結果を出力している間、前記チップ判定の判定結果に関わらず前記入力バッファを活性状態とする、ことを特徴とするマルチチップパッケージが提供される。

本発明によれば、入力データの取りこぼしを発生させることなく入力バッファの消費電力を低減することができるという効果を奏する。

図１は、ＳＳＤの構成例を示す図である。 図２は、メモリパッケージのレイアウトを示す図である。 図３は、ＩＩ−ＩＩ線に沿ったメモリパッケージの断面図である。 図４は、４つのＮＡＮＤチップの回路図である。 図５は、ＮＡＮＤチップの構成を説明するブロック図である。 図６は、入力バッファの構成を説明する回路図である。 図７は、メモリセルアレイに含まれる１個のブロックの構成例を示す回路図である。 図８は、比較例にかかる技術を適用した場合のＮＡＮＤチップの機能構成を説明する図である。 図９は、比較例にかかる技術を適用した入力バッファの遷移タイミングを説明するタイミングチャートである。 図１０は、本発明の実施の形態を適用したＮＡＮＤチップの機能構成を説明する図である。 図１１は、本発明の実施の形態を適用した入力バッファの遷移タイミングを説明するタイミングチャートである。

ここで、マルチチップパッケージに対して書き込みが行われる際、アクセス対象でないＮＡＮＤチップが入力バッファに書き込みデータを受け付けると、該入力バッファの駆動電流が無駄に消費されてしまう。そこで、夫々のＮＡＮＤチップは、自身が書き込み対象ではない場合、書き込みデータが送信されてくる間（データロードサイクル）は入力バッファを非活性化しておくことが考えられる。

しかしながら、書き込み先アドレスに基づいて書き込み対象が自チップであるか否かを判定する処理を行い、該判定の後に入力バッファ制御信号を用いて入力バッファを活性化／非活性化するようにすると、書き込み先アドレスを受け付けてから入力バッファが活性化されるまでの処理にかかる遅延が大きくなるため、書き込み先アドレスの直後に送信されてくる書き込みデータを取りこぼす可能性が生じるという問題が本願発明者等によって見出された。

以下に添付図面を参照して、本発明の実施の形態にかかるメモリチップおよびマルチチップパッケージを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。ここでは、メモリチップの一例としてＮＡＮＤ型の記憶セルを備えるＮＡＮＤチップを例に挙げて説明するが、本実施の形態の適用対象はＮＡＮＤチップだけに限定しない。また、マルチチップパッケージ内部において複数のメモリチップは必ずしも積層されていなくてもよい。

（実施の形態）
図１は、本発明の実施の形態にかかるＮＡＮＤチップが搭載されるＳＳＤの構成例を示す図である。図示するように、ＳＳＤ１００は、パーソナルコンピュータなどのホスト装置２００とＡＴＡ（Advanced Technology Attachment）規格の通信インターフェースで接続され、ホスト装置２００の外部記憶装置として機能する。ＳＳＤ１００は、ホスト装置２００からリード／ライトされるデータを記憶するＮＡＮＤメモリ２と、ホスト装置２００とＮＡＮＤメモリ２との間のデータ転送および該データ転送の一環としてＮＡＮＤメモリ２のアクセス制御を実行するコントローラチップであるデータ転送装置１と、データ転送装置１がデータ転送のための転送データを一次格納するための揮発性メモリであるＲＡＭ３と、を備えている。ホスト装置２００から送信されてきたデータは、データ転送装置１の制御の下、いったんＲＡＭ３に格納され、その後、ＲＡＭ３から読み出されてＮＡＮＤメモリ２に書き込まれる。

データ転送装置１は、ＡＴＡ Ｉ／Ｆの制御およびホスト装置２００とＲＡＭ３との間のデータ転送の制御を実行するＡＴＡインターフェースコントローラ（ＡＴＡコントローラ）１１と、ＲＡＭ３に対するデータのリード／ライトを制御するＲＡＭコントローラ１３と、ＮＡＮＤメモリ２とＲＡＭ３との間のデータ転送の制御を実行するＮＡＮＤコントローラ１２と、ファームウェアに基づいてデータ転送装置１全体の制御を実行するＭＰＵ１４と、をさらに備えている。

ＮＡＮＤメモリ２は、夫々並列にアクセス制御される複数（ここでは４つ）のマルチチップパッケージとしてのメモリパッケージ２ａ〜２ｄを有し、メモリパッケージ２ａ〜２ｄは夫々独立に信号線群（チャネルｃｈ０〜ｃｈ３）を介してＮＡＮＤコントローラ１２に接続されている。ＮＡＮＤコントローラ１２は、ＭＰＵ１４からの読み出し指示／書き込み指示に基づいて、メモリパッケージ２ａ〜２ｄに夫々個別にコマンド、アドレス、データを含むＩ／Ｏ信号と制御信号とを送信し、メモリパッケージ２ａ〜２ｄに対するリード／ライトを実行する。

メモリパッケージ２ａ〜２ｄは、夫々複数（ここでは４つ）のＮＡＮＤチップ２１を含んで構成されている。図２は、メモリパッケージ２ａ〜２ｄのレイアウトを示す図である。なお、メモリパッケージ２ａ〜２ｄは夫々同一の構成を備えているので、以降はメモリパッケージ２ａで代表させて説明する。図３は図２に示したＩＩ−ＩＩ線に沿ったメモリパッケージ２ａの断面図である。

基板２２上には、ＮＡＮＤチップ（Ｃｈｉｐ０）２１、スペーサ２４、ＮＡＮＤチップ（Ｃｈｉｐ１）２１、スペーサ２４、ＮＡＮＤチップ（Ｃｈｉｐ２）２１、スペーサ２４、ＮＡＮＤチップ（Ｃｈｉｐ３）２１が順次積層されている。最下層のＮＡＮＤチップ（Ｃｈｉｐ０）２１は、樹脂からなるアンダーフィル２５によって基板２２に固定されている。

基板２２上には、複数の端子２３が設けられている。各ＮＡＮＤチップ２１の端子（ピン）は、ボンディングワイヤ２８を介して基板２２上の端子２３に電気的に接続されている。基板２２の下には、半田ボール２７が設けられている。半田ボール２７は、端子２３に電気的に接続されている。メモリパッケージ２ａは、例えば、データ転送装置１およびＲＡＭ３が搭載されたプリント基板に半田実装される。ＮＡＮＤチップ２１を駆動する電力およびＮＡＮＤコントローラ１２からの各種信号は、半田ボール２７、端子２３、およびボンディングワイヤ２８を介して夫々のＮＡＮＤチップ２１が備える対応するピンに入力される。基板２２上に積層された複数のＮＡＮＤチップ２１及びボンディングワイヤ２８は、モールド樹脂２６によって封止されている。

なお、ここではメモリパッケージ２ａはＢＧＡ（Ball Grid Array）のパッケージ構造を有するとして説明しているが、ＰＧＡ（Pin Grid Array Package）など他のパッケージ構造で構成するようにしてもよい。

図４は、メモリパッケージ２ａが備える４つのＮＡＮＤチップ２１の回路図である。図示するように、メモリパッケージ２ａには、ＮＡＮＤチップ２１を制御するための制御信号線と、コマンド、アドレス、およびデータが送信されてくるＩ／Ｏ信号線と、電位供給線とが接続されている。なお、制御信号線は、チップイネーブル信号（ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、ライトプロテクト信号（ＷＰ）、レディービジー信号（ＲＹ／ＢＹ）を含む。また、電位供給線は、電源電位Ｖｃｃおよび接地電位Ｖｓｓを供給する。図示するように、制御信号線およびＩ／Ｏ信号線はメモリパッケージ２ａ内で共通配線となっている。ここでは、Ｉ／Ｏ信号線は、一例として８ビットの信号線であるとするが、Ｉ／Ｏ信号線の伝送幅は８ビットに限定しない。

夫々ＮＡＮＤチップ２１は、自チップ２１駆動用の電源電位Ｖｃｃおよび接地電位Ｖｓｓ（ＧＮＤ）が与えられる電位供給ピン２９を備えており、電源電位Ｖｃｃおよび接地電位Ｖｓｓは各ＮＡＮＤチップ２１の電位供給ピン２９に共通接続されている。また、夫々のＮＡＮＤチップ２１は、２つの入力ピンからなるオプションピン３０を備えており、オプションピン３０が備える２つの入力ピンの夫々にＶｓｓが接続されているかＶｃｃが接続されているかによって各ＮＡＮＤチップ２１を夫々識別できるようになっている。

例えば、Ｃｈｉｐ０のオプションピン３０は、入力ピンが二つともＶｓｓに接続されている状態となっている。また、Ｃｈｉｐ１のオプションピン３０は、紙面左側の入力ピンがＶｃｃに接続されており、紙面右側の入力ピンがＶｓｓに接続されている。夫々のＮＡＮＤチップ２１は、Ｉ／Ｏ信号線を介して送信されてきたアドレスの上位２ビットとオプションピン３０の２つの入力ピンの状態との比較に基づいて、自ＮＡＮＤチップ２１がアクセス対象となっているか否かを判定する。例えば、オプションピン３０のうちの紙面右側の入力ピンがアドレスの最上位ビット、紙面左側の入力ピンが最上位から二番目のビットに夫々対応し、Ｖｃｃの電位が与えられている状態が「１」、Ｖｓｓの電位が与えられている状態が「０」に夫々対応する設定である場合、アドレスの上位２ビットが「００」であればＣｈｉｐ０がアクセス対象となり、「０１」であればＣｈｉｐ１がアクセス対象となる。

なお、メモリパッケージ２ａが２^ｎ個のＮＡＮＤチップ２１を備える場合、各ＮＡＮＤチップ２１を識別するために、少なくともｎ個の入力ピンが必要となる。夫々のＮＡＮＤチップ２１を識別できるのであれば、オプションピン３０に設定される状態は図４に示す例に限定しない。

図５は、１つのＮＡＮＤチップ２１の構成を説明するブロック図である。図示するように、ＮＡＮＤチップ２１は、Ｉ／Ｏ信号処理回路４１、制御信号処理回路４２、チップ制御回路４３、コマンドレジスタ４４、アドレスレジスタ４５、データレジスタ４６、メモリセルアレイ（記憶領域）４７、カラムデコーダ４８、センスアンプ４９、ロウデコーダ５０、ＲＹ／ＢＹ生成回路５１を備えている。

チップ制御回路４３は、制御信号処理回路４２を介して受信する各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）であって、ＮＡＮＤチップ２１全体の動作を制御する。ＲＹ／ＢＹ生成回路５１は、チップ制御回路４３による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。

Ｉ／Ｏ信号処理回路４１は、Ｉ／Ｏ信号線を介してデータ転送装置１との間でＩ／Ｏ信号を送受信するためのバッファ回路である。具体的には、Ｉ／Ｏ信号処理回路４１は、Ｉ／Ｏ信号をデータ転送装置１に送り出すための出力バッファと、Ｉ／Ｏ信号をＮＡＮＤチップ２１内部に取り込むための入力バッファ６１とを備えている。入力バッファ６１は、制御信号処理回路４２から入力される入力バッファ制御信号によって活性化／非活性化される。

図６は、入力バッファ６１の構成を説明する回路図である。図示するように、入力バッファ６１は、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）を複数組み合わせて構成される。具体的には、電源電位Ｖｃｃが供給されるピンから接地電位Ｖｓｓが供給されるピンに向けて、ｐ型トランジスタ６２、ｐ型トランジスタ６３、ｎ型トランジスタ６４、ｎ型トランジスタ６５が電流経路が直列接続されるように順次配置されている。すなわち、複数のトランジスタ６２〜６５は、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形で紙面縦方向に直列接続される。

そして、ｐ型トランジスタ６３およびｎ型トランジスタ６４のゲートには、Ｉ／Ｏ信号が共通入力される。ｐ型トランジスタ６３のドレインとｎ型トランジスタ６４のドレインとを接続する配線は、入力バッファ６１が受け付けたＩ／Ｏ信号として取り込まれる。

ｎ型トランジスタ６５のゲートには、入力バッファ制御信号が入力され、ｐ型トランジスタ６２のゲートには、入力バッファ制御信号が論理反転されて入力される。入力バッファ６１は、入力バッファ制御信号としてＬｏｗが入力されると、ｐ型トランジスタ６２のドレインとｎ型トランジスタ６５のドレインとの間の電流経路が切断され、入力バッファ６１は動作しない状態（すなわち非活性状態）となる。逆に、入力バッファ制御信号としてＨｉｇｈが入力されると、電流経路が形成され、入力バッファ６１は動作可能な状態（活性状態）となる。入力バッファ６１が活性状態であるときにＩ／Ｏ信号を受信すると、前記電流経路をドレイン電流が流れるため、電力が消費される。

なお、Ｉ／Ｏ信号として内部に取り込まれる配線には、ソースが接地され入力バッファ制御信号が論理反転されてゲートに入力されるｎ型トランジスタ６６のドレインが接続されており、非活性状態において配線電位が揺れるのを防止するようになっている。

このように構成される入力バッファ６１がＩ／Ｏ信号として取り込んだコマンド、アドレス、データ（書き込みデータ）は、夫々、アドレスレジスタ４５、コマンドレジスタ４４、データレジスタ４６に振り分けられて格納される。

なお、Ｉ／Ｏ信号線は、ここでは８ビットの信号線であるとしているので、一度に８桁のアドレスを送信することができる。これに対して、ＮＡＮＤチップ２１当たりの記憶容量が大容量化している現在、データ転送装置１から送信されてくるアドレスの桁数は８よりも多い場合が多い。例えば、４つのＮＡＮＤチップ２１が夫々１ギガビットの記憶容量を備える場合、メモリパッケージ２ａは合計４ギガビットのメモリ空間を備えるため、メモリパッケージ２ａのメモリ空間を管理するためには少なくとも３２桁のアドレスが必要となる。したがって、Ｉ／Ｏ信号処理回路４１には、８ビットのＩ／Ｏ信号線を介してアクセス先のアドレスが複数回に分けて送信されてくる。アドレスレジスタ４５は、複数回に分けて送信されてきたアドレスを蓄積し、１つに結合する。

前述したように、結合されたアドレスのうちの上位２ビットは、ＮＡＮＤチップ２１を識別するためのチップ識別ビットとして用いられる。すなわち、結合されたアドレスは、上位から、チップ識別ビット、ロウアドレス、カラムアドレスを含んでいる。チップ識別ビットはチップ制御回路４３、ロウアドレスはロウデコーダ５０、カラムアドレスはカラムデコーダ４８に夫々読み出される。

メモリセルアレイ４７は、消去の単位となるブロックを複数備えて構成される。図７は、メモリセルアレイ４７に含まれる１個のブロックの構成例を示す回路図である。図示するように、各ブロックは、Ｘ方向に沿って順に配列された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の整数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタＭＴは、積層ゲート構造のＭＯＳＦＥＴから構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じてしきい値電圧が変化し、このしきい値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。

各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｑは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。

ロウデコーダ５０、カラムデコーダ４８、センスアンプ４９は、チップ制御回路４３による制御に基づいて、メモリセルアレイ４７に対するアクセスを実行する。具体的には、ロウデコーダ５０は、読み出したロウアドレスに対応したワード線を選択して、選択したワード線を活性化する。カラムデコーダ４８は、読み出したカラムアドレスに対応したビット線を選択して活性化する。センスアンプ４９は、カラムデコーダ４８により選択されたビット線に電圧を印加して、ロウデコーダ５０が選択したワード線とカラムデコーダ４８が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ４６に格納されているデータを書き込む。また、センスアンプ４９は、該メモリセルトランジスタに記憶されているデータをビット線を介して読み出し、読み出したデータをデータレジスタ４６に格納する。データレジスタ４６に格納されたデータは、データ線を通してＩ／Ｏ信号処理回路４１に送られ、Ｉ／Ｏ信号処理回路４１からデータ転送装置１へ転送される。

制御信号処理回路４２は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、前記Ｉ／Ｏ信号処理回路４１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路４２は、受け付けた制御信号をチップ制御回路４３に転送する。また、制御信号処理回路４２は、入力バッファ制御信号を生成する。

ここで、本実施の形態と比較される技術として、書き込み先アドレスの上位ビット（チップ識別ビット）に基づいて書き込み対象が自ＮＡＮＤチップ２１であるか否かを判定する処理を行い、自ＮＡＮＤチップ２１が書き込み対象であると判明した後に入力バッファ６１を活性化する構成について説明する。該技術を比較例にかかる技術ということとする。

図８は、比較例にかかる技術を適用した場合のＮＡＮＤチップ２１の機能構成を説明する図である。図示するように、比較例にかかる技術が適用されたＮＡＮＤチップ２１は、前述した入力バッファ６１と、チップ判定回路７１と、オア回路７２を備えている。ここでは、チップ判定回路７１はチップ制御回路４３に実装されており、オア回路７２は制御信号処理回路４２内に組み込まれているものとしている。

入力バッファ６１に入力された信号は、データレジスタ４６、アドレスレジスタ４５、コマンドレジスタ４４に振り分けられる。そして、チップ判定回路７１は、アドレスレジスタ４５に格納されているアドレスに含まれるチップ識別ビットとオプションピンの状態とを比較して、アクセス対象が自チップ２１であるか否かを判定（チップ判定）し、判定結果をチップ選択信号として出力する。ここでは、チップ判定回路７１は、アクセス対象が自ＮＡＮＤチップ２１であった場合、チップ選択信号をＨｉｇｈとし、アクセス対象が自ＮＡＮＤチップ２１ではなかった場合、チップ選択信号をＬｏｗとするものとする。

オア回路７２は、チップ選択信号と、ＣＬＥ信号と、ＡＬＥ信号とのオア演算を実行し、演算結果を入力バッファ制御信号として出力する。入力バッファ制御信号は、入力バッファ６１に入力される。なお、ＣＬＥ信号は、コマンドが送信されてくる時にＨｉｇｈとなり、ＡＬＥ信号は、アドレスが送信されてくる時にＨｉｇｈとなるものとしている。

図９は、比較例にかかる技術を適用した場合において、入力バッファ６１が非活性状態から活性状態に遷移するタイミングを説明するタイミングチャートである。図９において、（ａ）はＣＬＥ信号、（ｂ）はＡＬＥ信号、（ｃ）はＷＥ信号、（ｄ）はＩ／Ｏ信号、（ｅ）はチップ選択信号、（ｆ）は入力バッファ制御信号、（ｇ）は入力バッファ６１の状態（活性／非活性）、の遷移タイミングを夫々示している。

図示するように、Ｉ／Ｏ信号線を介してＩ／Ｏ信号が複数回に分けて順次送信されてくる。チップ制御回路４３は、ＣＬＥ信号によって、コマンドが送信されてくる期間（コマンドサイクル）を認識し、ＡＬＥ信号によってアドレスが送信されてくる期間（アドレスサイクル）を認識する。ここでは、アドレスは５回のＩ／Ｏ信号（Ａ１〜Ａ５）に分けて送信される。また、ＡＬＥ信号はアドレスサイクルの間は常時Ｈｉｇｈとなるのではなく、Ａ１〜Ａ５の夫々が送信されてくるとき、個別にＨｉｇｈとＬｏｗとの間の遷移を繰り返すものとしている。

アドレスサイクルが終了すると、直ちにデータロードサイクルが開始され、データ（Ｄ１〜）が順次送られてくる。各種レジスタ（コマンドレジスタ４４、アドレスレジスタ４５、データレジスタ４６）の夫々は、入力バッファ６１が取り込んだＩ／Ｏ信号をＷＥ信号の立ち上がりのタイミングで取り込んで、自レジスタに格納する。

チップ判定回路７１は、５回目のアドレス取り込み時のＷＥ信号の立ち上りを検知すると、チップ識別ビットを読み出してチップ判定を実行し、チップ選択信号を出力する。オア回路７２は、ＣＬＥ信号およびＡＬＥ信号が入力されるので、コマンドサイクル、アドレスサイクルにおいて夫々ＣＬＥ信号、ＡＬＥ信号の遷移に対応した遷移を行う。オア回路７２は、データロードサイクルが始まった後、５回目のアドレス取り込み時のＷＥ信号の立ち上りに基づいてＨｉｇｈ→Ｌｏｗに遷移した後、チップ選択信号のＬｏｗ→Ｈｉｇｈの遷移に基づいて入力バッファ制御信号を再びＬｏｗからＨｉｇｈに遷移させる。入力バッファ６１は、オア回路７２の入力バッファ制御信号の出力に対応して、非活性状態／活性状態が切り替えられる。なお、ここでは、入力バッファ６１は、Ｈｉｇｈの状態が活性状態であることとしている。

ここで、チップ判定回路７１が５回目のアドレス取り込み時のＷＥ信号の立ち上りを検知してから入力バッファ６１が非活性状態から活性状態に移行するまでに、アドレスレジスタ４５からのチップ識別ビットの読み出し、チップ判定の実行などにより、比較的おおきな遅延が起こる（遅延時間ｔｄ）。遅延時間ｔｄに加えて、さらに遅延時間ｔｄのばらつきｔｒを考慮すると、入力バッファ６１の活性状態への移行が最初のデータＤ１のレジスタへの取り込みタイミングに間に合わない可能性があることがわかる。つまり、比較例にかかる技術によれば、最初のデータＤ１を取りこぼしてしまう可能性がある。

これに対して、本発明の実施の形態では、自ＮＡＮＤチップ２１がアクセス対象であるか否かに関わらず、データＤ１の受信時に入力バッファ６１を活性状態とすることによって、データＤ１の取りこぼしを防止するようにしたことが主たる特徴となっている。

図１０は、本発明の実施の形態を適用したＮＡＮＤチップ２１の機能構成を説明する図である。図示するように、本実施の形態を適用したＮＡＮＤチップ２１は、入力バッファ６１と、チップ判定回路７１と、オア回路７２と、書き込みコマンド検知回路７３と、アドレスサイクル識別回路７４と、アンド回路７５と、オア回路７６とを備えた構成となっている。

チップ判定回路７１、書き込みコマンド検知回路７３およびアドレスサイクル識別回路７４は、チップ制御回路４３に実装されており、オア回路７２、アンド回路７５およびオア回路７６は制御信号処理回路４２内に組み込まれているものとする。チップ判定回路７１は、比較例にかかる技術にて説明した同名の機能構成部に等しいため、ここでは詳細な説明を省略する。

書き込みコマンド検知回路７３は、コマンドレジスタ４４に格納されたコマンドを読み出して、読み出したコマンドが書き込みコマンドであるか否かを判定し、判定結果を書き込みコマンド検知信号として出力する。ここでは、書き込みコマンド検知回路７３は、読み出したコマンドが書き込みコマンドであった場合、書き込みコマンド検知信号をＨｉｇｈとし、読み出したコマンドが書き込みコマンドではなかった場合、書き込みコマンド検知信号をＬｏｗとするものとする。

アドレスサイクル識別回路７４は、チップ制御回路４３のステートマシンを監視し、最終アドレス取り込みサイクルの一つ前のサイクルでのＷＥ信号の立ち上りから開始される、最終のアドレス（すなわちＡ５）が入力されてくるステート（アドレス最終入力ステート）の開始を検知する。そして、アドレスサイクル識別回路７４は、検知したアドレス最終入力ステートの開始タイミングに基づいてアドレス最終サイクル信号を生成する。言い換えると、アドレスサイクル識別回路７４は、最終アドレスサイクルを検知して、検知結果をアドレス最終サイクル信号に出力する。より詳しくは、アドレスサイクル識別回路７４は、アドレス最終入力ステートの開始を検知したとき、チップ選択信号の更新タイミング（すなわちチップ判定回路７１がチップ判定の結果をチップ選択信号に反映させるタイミング）よりも早いタイミングでアドレス最終サイクル信号をＨｉｇｈとする。その後、アドレスサイクル識別回路７４は、チップ選択信号の更新タイミングよりも遅いタイミングでアドレス最終サイクル信号をＬｏｗとする。なお、アドレスサイクル識別回路７４は、上述のタイミングを満たす限り、アドレス最終サイクル信号のＬｏｗへの遷移タイミングを、アドレス最終入力ステートの終了タイミングの検知に基づいて決めるようにしてよい。

アンド回路７５、オア回路７６、およびオア回路７２は、協働して、入力バッファ６１の活性状態／非活性状態の状態切り替えを実行するバッファ制御部として機能する。バッファ制御部は、チップ選択信号に基づいて入力バッファ６１の状態切り替えを実行する。また、バッファ制御部は、アドレス最終サイクル信号がＨｉｇｈとなっている間、チップ選択信号の状態に関わらず入力バッファ６１を活性状態とする。

具体的には、アンド回路７５は、アドレス最終サイクル信号と書き込みコマンド検知信号とをアンド演算する。オア回路７６は、チップ選択信号とアンド回路７５の演算結果とをオア演算する。オア回路７２は、チップ選択信号の代わりにオア回路７６の演算結果が入力され、該入力された演算結果と、ＣＬＥ信号と、ＡＬＥ信号と、をオア演算し、演算結果を入力バッファ制御信号として出力する。

図１１は、以上のように構成される本発明の実施の形態のＮＡＮＤチップ２１において、入力バッファ６１が非活性状態から活性状態に遷移するタイミングを説明するタイミングチャートである。図１１において、（ａ）はＣＬＥ信号、（ｂ）はＡＬＥ信号、（ｃ）はＷＥ信号、（ｄ）はＩ／Ｏ信号、（ｅ）はチップ選択信号、（ｆ）はアドレス最終サイクル信号、（ｇ）は書き込みコマンド検知信号、（ｈ）はアンド回路７５の出力、（ｉ）はオア回路７６の出力、（ｊ）は入力バッファ制御信号、（ｋ）は入力バッファ６１の状態、の遷移タイミングを夫々示している。

図示するように、アドレスサイクル識別回路７４は、最後のＡＬＥ信号の立ち上がりのり後、チップ選択信号がＨｉｇｈとなるタイミングよりも早くアドレス最終サイクル信号をＬｏｗからＨｉｇｈに遷移させる。さらに、アドレスサイクル識別回路７４は、アドレス最終サイクル信号をＬｏｗからＨｉｇｈに遷移させた後、チップ選択信号がＨｉｇｈとなるタイミングよりも後に、アドレス最終サイクル信号をＨｉｇｈからＬｏｗに遷移させる。

書き込みコマンド検知回路７３は、送られてきたコマンドが書き込みコマンドであるため、書き込みコマンド検知信号をＬｏｗからＨｉｇｈに遷移させる。アンド回路７５は、書き込みコマンド検知信号がＨｉｇｈとなっているときにアドレス最終サイクル信号がＬｏｗ→Ｈｉｇｈ→Ｌｏｗに遷移しているので、アドレス最終サイクル信号とほぼ同一の出力を行う。

オア回路７２に比較例におけるチップ選択信号に代わって入力されるオア回路７６の出力は、チップ選択信号がアンド回路７５の出力によって補完されることにより、チップ選択信号よりも早いタイミングでＨｉｇｈとなる。したがって、オア回路７２が出力する入力バッファ制御信号は、データロードサイクル開始時におけるＨｉｇｈへの遷移タイミングが比較例にかかる技術を適用した場合に比べて早められ、結果として、入力バッファ６１はデータレジスタ４６がデータＤ１の取り込みタイミングに間に合うように活性状態に遷移する。なお、図１１に示す例の場合、入力バッファ制御信号は、アドレスサイクルに受信する最後のＡＬＥ信号に基づいてＨｉｇｈ状態となっている状態からオア回路７６の出力に基づいてチップ選択信号によりＨｉｇｈ状態となるまでＨｉｇｈ状態が保たれている。入力バッファ６１は、入力バッファ制御信号に基づいて活性化／非活性化されている。

このように、本発明の実施の形態によれば、アドレスサイクル識別回路７４は、書き込み先アドレスの最終サイクルを検知してチップ選択信号の出力タイミングよりも早いタイミングでアドレス最終サイクル信号を出力し、バッファ制御部（アンド回路７５、オア回路７６、オア回路７２）は、アドレス最終サイクル信号がＨｉｇｈとなっている間、チップ選択信号の状態に関わらず入力バッファ６１を活性状態とするように構成したので、入力データの取りこぼしを発生させることなく入力バッファの消費電力を低減することができるようになる。

また、アドレスサイクル識別回路７４は、チップ選択信号の更新タイミングよりも遅いタイミングでアドレス最終サイクル信号をＬｏｗとするようにしたので、入力データの取りこぼしを発生させることなく入力バッファの消費電力を低減することができる。

なお、図１１（ｌ）は、自チップ２１がアクセス対象ではなかった場合の入力バッファ６１の状態の遷移タイミングを示している。アドレス最終サイクル信号は、自チップ２１がアクセス対象であったか否かに関係なく出力されるので、図示するように、自チップ２１がアクセス対象ではなかった場合でもアドレス最終サイクル信号に基づいてデータロードサイクルの最初の間だけ入力バッファ６１が活性化される。但し、書き込みデータは、前記したアドレスよりもサイズが大きく、Ｉ／Ｏ信号線を介して例えば数十〜数千回に分けて送信されてくる。したがって、データロードサイクルの最初だけ入力バッファ６１が活性化されたとしても、データロードサイクルの残りの期間が長いので、入力バッファ６１を充分に長い期間に非活性状態とすることができるので、比較例にかかる技術とほぼ同等の消費電力低減効果が得られる。

また、バッファ制御部は、入力バッファ６１が受け付けたコマンドが書き込みコマンドであった場合、アドレス最終サイクル信号に応じた入力バッファ６１の状態切り替えを実行し、入力バッファ６１が受け付けたコマンドが書き込みコマンドではなかった場合、アドレス最終サイクル信号に応じた入力バッファ６１の状態切り替えを実行しないように構成したので、読み出し処理時など、一連のＩ／Ｏ信号の入力にデータロードサイクルが伴わない場合において、入力バッファ６１がアドレス最終サイクル信号に基づいて無駄に活性化されることを防止することができる。

なお、以上の説明において述べた各信号のうちの一部もしくは全部の論理を、正負反転して構成するようにしてもよい。また、バッファ制御部を構成する各ゲート回路（オア回路７２、アンド回路７６、オア回路７６）およびこれらのゲート回路の組み合わせを適宜変更して構成してもよい。また、これらのゲート回路は制御信号処理回路４２に組み込まれているとして説明したが、これらのゲート回路が配設される位置は制御信号処理回路４２内でなくても構わない。同様に、チップ判定回路７１、書き込みコマンド検知回路７３、アドレスサイクル識別回路７４が設けられる位置もチップ制御回路４３内でなくても構わない。

１ データ転送装置、２ ＮＡＮＤメモリ、２ａ〜２ｄ メモリパッケージ、３ ＲＡＭ、２１ ＮＡＮＤチップ、２２ 基板、２３ 端子、２４ スペーサ、２５ アンダーフィル、２６ モールド樹脂、２７ 半田ボール、２８ ボンディングワイヤ、２９ 電位供給ピン、３０ オプションピン、４１ Ｉ／Ｏ信号処理回路、４２ 制御信号処理回路、４３ チップ制御回路、４４ コマンドレジスタ、４５ アドレスレジスタ、４６ データレジスタ、４７ メモリセルアレイ、４８ カラムデコーダ、４９ センスアンプ、５０ ロウデコーダ、５１ 生成回路、６１ 入力バッファ、６２〜６６ トランジスタ、７１ チップ判定回路、７２ オア回路、７３ 書き込みコマンド検知回路、７４ アドレスサイクル識別回路、７５ アンド回路、７６ オア回路、１００ ＳＳＤ、２００ ホスト装置。

Claims (5)

1. 記憶領域を備え、前記記憶領域にアクセスするためのＩ／Ｏ信号線が複数のメモリチップ間で共通接続されるメモリチップであって、
   書き込み処理時に、前記Ｉ／Ｏ信号線から書き込み先アドレス、書き込みデータの順で入力を受け付ける、活性状態／非活性状態の状態切り替えが可能な入力バッファと、
   前記入力バッファが前記書き込み先アドレスを受け付けた後、前記受け付けた書き込み先アドレスに基づいて自メモリチップが書き込み対象であるか否かを判定するチップ判定を行い、前記チップ判定の判定結果を出力するチップ判定部と、
   前記チップ判定部が出力した判定結果に基づいて前記入力バッファの状態切り替えを実行するバッファ制御部と、
   前記書き込み先アドレスの最終サイクルを検知して検知結果を前記チップ判定部の判定結果の出力タイミングよりも早いタイミングで出力するアドレスサイクル識別部と、
   を備え、
   前記バッファ制御部は、前記アドレスサイクル識別部が前記検知結果を出力している間、前記チップ判定の判定結果に関わらず前記入力バッファを活性状態とする、
   ことを特徴とするメモリチップ。
2. 前記アドレスサイクル識別部は、前記チップ判定部の判定結果の出力タイミングよりも遅いタイミングで前記検知結果の出力を停止する、
   ことを特徴とする請求項１に記載のメモリチップ。
3. 前記入力バッファは、前記Ｉ／Ｏ信号線を介して書き込みコマンドを含むコマンドの入力を受け付け、
   前記入力バッファが前記コマンドを受け付けたとき、前記受け付けたコマンドが書き込みコマンドであるか否かを判定するコマンド判定部をさらに備え、
   前記バッファ制御部は、前記コマンド判定部が前記受け付けたコマンドが書き込みコマンドであると判定した場合、前記検知結果に応じた前記入力バッファの状態切り替えを実行し、前記コマンド判定部が前記受け付けたコマンドが書き込みコマンドではないと判定した場合、前記検知結果に応じた前記入力バッファの状態切り替えを実行しない、
   ことを特徴とする請求項２に記載のメモリチップ。
4. マルチチップパッケージを構成することを特徴とする請求項１〜請求項３のうちの何れか一項に記載のメモリチップ。
5. 夫々記憶領域を備える複数のメモリチップを備え、前記記憶領域にアクセスするためのＩ／Ｏ信号線が前記積層されている複数のメモリチップ間で共通接続されるマルチチップパッケージであって、
   前記夫々のメモリチップは、
   書き込み処理時に、前記Ｉ／Ｏ信号線から書き込み先アドレス、書き込みデータの順で入力を受け付ける、活性状態／非活性状態の状態切り替えが可能な入力バッファと、
   前記入力バッファが前記書き込み先アドレスを受け付けた後、前記受け付けた書き込み先アドレスに基づいて自メモリチップが書き込み対象であるか否かを判定するチップ判定を行い、前記チップ判定の判定結果を出力するチップ判定部と、
   前記チップ判定部が出力した判定結果に基づいて前記入力バッファの状態切り替えを実行するバッファ制御部と、
   前記書き込み先アドレスの最終サイクルを検知して前記チップ判定部の判定結果の出力タイミングよりも早いタイミングで検知結果を出力するアドレスサイクル識別部と、
   を備え、
   前記バッファ制御部は、前記アドレスサイクル識別部が前記検知結果を出力している間、前記チップ判定の判定結果に関わらず前記入力バッファを活性状態とする、
   ことを特徴とするマルチチップパッケージ。

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