JPH11120075A - 半導体記憶装置及び半導体記憶システム - Google Patents

半導体記憶装置及び半導体記憶システム

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JPH11120075A
JPH11120075A JP28692697A JP28692697A JPH11120075A JP H11120075 A JPH11120075 A JP H11120075A JP 28692697 A JP28692697 A JP 28692697A JP 28692697 A JP28692697 A JP 28692697A JP H11120075 A JPH11120075 A JP H11120075A
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real
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memory
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JP28692697A
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Toshihiko Himeno
敏彦 姫野
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Toshiba Corp
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Abstract

(57)【要約】 【課題】半導体メモリチップを単独で使用する場合と、
複数を単一のシステムに実装する場合とで全く同じに使
用できる半導体記憶装置を提供することを目的としてい
る。 【解決手段】半導体記憶装置は、実際に記憶できる記憶
容量以上の仮想アドレス空間を指定できるアドレスの入
力回路系とデコーダ系を有し、予め指定された実メモリ
空間以外のアドレスが指定されたときにはデータ出力回
路系の出力端子を高抵抗状態にする。そして、この半導
体記憶装置を単一のシステムに並列に実装し、全ての対
応する入出力信号ピンを共通に並列接続して半導体記憶
システムを構築することを特徴とする。システムは半導
体記憶装置が複数であることを認識する必要がなく、単
独使用の場合と複数使用の場合とで全く同じ入出力関係
となる。また、種々の信号線や制御回路等を付加する必
要もなく、コストを低くできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の半導体メ
モリチップを単一のシステム内に実装して使用する半導
体記憶装置、及びこの半導体記憶装置を複数個用いた半
導体記憶システムに関し、特に、半導体メモリチップの
張り合わせ実装を行って見かけ上は１チップの半導体記
憶装置と全く同じに動作させたい場合や、次世代のシス
テムを先行して設計するために、前世代の半導体メモリ
チップを複数個用いて１チップの次世代システムと全く
同じインターフェイスで設計を行うのに好適なものであ
る。
【０００２】
【従来の技術】複数の半導体メモリチップを単一のシス
テムに実装する場合、各チップの全ての入力信号線、出
力信号線及び入出力信号線等をそれぞれ対応する信号線
同士で共通接続すると、各チップの出力端子同士が接続
されてしまうため、複数のチップが同時に動作すると出
力信号が衝突してデータが正常に読み出せない。そこ
で、従来、このような複数の半導体メモリチップを実装
する半導体記憶システムは、図１０に示すように構成し
ている。図１０において、１１−１，１１−２，…，１
１−ｎは半導体メモリチップ、１２は入力バス、１３は
出力バス、１４は制御バス、１５はチップ選択コントロ
ーラ、１６−１，１６−２，…，１６−ｎはチップ選択
信号線、／ＣＥ１，／ＣＥ２，…，／ＣＥｎ（符号の前
に付した“／”は反転信号、すなわちバーを意味する）
はチップ選択信号である。
【０００３】上記のような構成において、各チップ１１
−１，１１−２，…，１１−ｎのアクセス時には、チッ
プ選択コントローラ１５からチップ選択信号／ＣＥ１，
／ＣＥ２，…，／ＣＥｎを出力して所望のチップ１１−
ｍ（ｍ＝１，２，…，ｎ）を選択して稼働状態にし、非
選択のチップを非稼働状態にするとともに出力端子をそ
れぞれ高抵抗状態にする。そして、上記選択したチップ
１１−ｍに対して読み出し、書き込み及び消去等を行
い、チップの選択を順次変えることにより他のチップに
対しても同様な操作を行っている。ここで、システムは
複数の半導体メモリチップを実装していることを認識し
ている必要があり、それぞれの独立したチップとして動
作させることになる。
【０００４】このような構成では、非選択チップの出力
端子は高抵抗状態に設定されるため、チップ選択信号／
ＣＥ１，／ＣＥ２，…，／ＣＥｎ以外の信号には共通の
信号線（入力バス１２、出力バス１３及び制御バス１４
等）を用いることができ、動作するチップは１つずつで
あるためシステムの消費電力を節減できる。
【０００５】しかしながら、上記のような構成では、チ
ップ選択コントローラ１５が必要となるとともに、チッ
プ選択信号線１６−１，１６−２，…，１６−ｎをそれ
ぞれのチップ１１−１，１１−２，…，１１−ｎ専用に
配線する必要があるため、チップの個数分のチップ選択
信号線が必要となる。また、各チップ１１−１，１１−
２，…，１１−ｎが独立して動作するため、データの連
続読み出し等の動作は基本的には異なるチップをまたが
って行うことができない。アドレスの入力線とデータの
出力線とをチップ毎に分離すれば、入力信号だけ並列に
共通信号を入力し、各チップから出力信号を別々に取り
出すことが可能であるが、Ｉ／Ｏをマルチプレクスして
両方向端子として使用している場合には適用できない。
更に、各チップ１１−１，１１−２，…，１１−ｎのア
ドレス入力ピンを完全に独立させ、Ｉ／Ｏをマルチプレ
クスしなければチップ選択信号／ＣＥ１，／ＣＥ２，
…，／ＣＥｎを最上位のアドレス信号として使用するこ
とによりチップ間の連続したアクセスが可能となるが、
アドレス入力をマルチプレクスする場合には全く同じよ
うに使用することはできない。
【０００６】ところで、各種の携帯用電子機器に使用さ
れる半導体記憶システム、例えば小型メモリカードで
は、図１１（ａ）に示すように半導体メモリチップ１１
を入力信号線１７、出力信号線１８、制御信号線１９及
びチップ選択信号線２０を介して直接カードの端子２
１，２２，２３，２４にそれぞれ接続している。この小
型メモリカードには、通常、不揮発性半導体記憶装置が
実装されており、コントローラ等の付属回路は全く設け
られていない。
【０００７】上記小型メモリカードに複数の半導体メモ
リチップ１１−１，…，１１−ｎを実装するには、図１
１（ｂ）に示すように複数のチップ選択信号線２０−
１，…，２０−ｎをカードの端子２４−１，…，２４−
ｎに接続する必要があり、メモリカードに１個のチップ
を内蔵したものと同じ規格にすることができない。この
ため、同一のメモリカードドライバを使用できず、携帯
用電子機器そのものの設計を変更しなければならない。
【０００８】このように従来の半導体記憶システムで
は、半導体メモリチップを１個だけ使用する場合と複数
個同時に実装する場合で使用方法や周辺回路を含めて設
計を変更しなければならなかった。
【０００９】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、複数の半導体メモリチップを単一のシ
ステムに実装し、メモリ容量の大きな半導体記憶システ
ムを構築した場合に、半導体メモリチップを単独で使用
する場合とは回路設計や使用方法を変更しなければなら
ず、半導体メモリチップが複数であることを認識し、シ
ステムの再構築を行う必要があった。また、半導体メモ
リチップの単独使用の場合と複数使用の場合とで全く同
じシステムの入出力関係を提供するためには、種々の信
号線や制御回路等を付加する必要があり、コストが高く
なるという問題があった。
【００１０】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、複数の半導体メ
モリチップを単一のシステムに実装する場合と、１つを
単独で実装する場合とで全く同じに使用できる半導体記
憶装置、及びこの半導体記憶装置を複数個用いて構成し
た半導体記憶システムを提供することにある。
【００１１】また、この発明の他の目的は、単独での実
装と複数個での実装で見かけ上は全く同じに見せること
ができ、且つ次世代システムを先行して設計するため
に、前世代の半導体メモリチップを複数個用いて１チッ
プの次世代システムと全く同じインターフェイスで設計
を行うことができる半導体記憶装置、及びこの半導体記
憶装置を複数個用いて構成した半導体記憶システムを提
供することにある。
【００１２】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルアレイの実メモリ
空間を指定する第１のアドレス信号が入力される第１の
入力手段と、前記メモリセルアレイに記憶できる容量よ
り大きな仮想アドレス空間を指定する第２のアドレス信
号が入力される第２の入力手段と、前記仮想アドレス空
間中の前記実アドレス空間の位置を外部から設定するた
めの実アドレス位置設定手段と、前記第２のアドレス信
号で指定されたアドレスが前記実アドレス位置設定手段
で設定された仮想アドレス空間中の実アドレス空間の位
置と一致しているか否かを判別する判別手段と、前記判
別手段により、前記実メモリ空間がアクセスされている
と判別されたときに、前記第１の入力手段の出力信号を
デコードして前記メモリセルアレイをアクセスするアド
レスデコード手段と、前記メモリセルアレイから読み出
されたデータを出力する出力手段とを具備することを特
徴としている。
【００１３】また、請求項２に示すように、請求項１に
記載の半導体記憶装置において、前記判別手段により、
前記実メモリ空間がアクセスされていないと判別された
ときに、前記出力手段を高抵抗状態にすることを特徴と
する。
【００１４】請求項３に示すように、請求項１に記載の
半導体記憶装置において、前記判別手段により、前記実
メモリ空間がアクセスされていないと判別されたとき
に、当該チップをスタンバイ状態にすることを特徴とす
ることを特徴とする。
【００１５】更に、この発明の請求項４に記載した半導
体記憶装置は、メモリセルアレイの実メモリ空間を指定
する第１のアドレス信号が入力される入力バッファと、
前記メモリセルアレイに記憶できる容量よりも大きな仮
想アドレス空間中の前記実アドレス空間の位置を外部か
ら設定するための実アドレス位置設定手段と、前記仮想
アドレス空間を指定する第２のアドレス信号が入力さ
れ、前記実アドレス位置設定手段で設定された前記仮想
メモリ空間中の前記実メモリ空間の位置に応じて、前記
第２のアドレス信号を反転または非反転して内部アドレ
ス信号を生成する入力切換回路と、前記入力バッファの
出力信号と前記入力切換回路から出力される内部アドレ
ス信号とをデコードして前記メモリセルアレイをアクセ
スするアドレスデコーダと、前記メモリセルアレイから
読み出されたデータを出力する出力バッファと、前記入
力切換回路から出力される内部アドレス信号をデコード
して、前記実メモリ空間がアクセスされていないとき
に、前記出力バッファの出力端子を高抵抗状態にするチ
ップアドレスデコード回路とを具備することを特徴とし
ている。
【００１６】この発明の請求項５に記載した半導体記憶
装置は、メモリセルアレイの実メモリ空間を指定する第
１のアドレス信号が入力される入力バッファと、前記メ
モリセルアレイに記憶できる容量よりも大きな仮想アド
レス空間中の前記実アドレス空間の位置を外部から設定
するための実アドレス位置設定手段と、前記仮想アドレ
ス空間を指定する第２のアドレス信号が入力され、前記
実アドレス位置設定手段で設定された前記仮想メモリ空
間中の前記実メモリ空間の位置に応じて、前記第２のア
ドレス信号を反転または非反転して内部アドレス信号を
生成する入力切換回路と、前記入力バッファの出力信号
と前記入力切換回路から出力される内部アドレス信号と
をデコードして前記メモリセルアレイをアクセスするア
ドレスデコーダと、前記メモリセルアレイから読み出さ
れたデータを出力する出力バッファと、前記入力切換回
路から出力される内部アドレス信号をデコードして、前
記実メモリ空間がアクセスされていないときに、当該チ
ップをスタンバイ状態にするチップアドレスデコード回
路とを具備することを特徴としている。
【００１７】更にまた、この発明の請求項６に記載した
半導体記憶装置は、メモリセルアレイの実メモリ空間を
指定する第１のアドレス信号が入力される入力バッファ
と、前記メモリセルアレイに記憶できる容量よりも大き
な仮想アドレス空間中の前記実アドレス空間の位置を外
部から設定するための実アドレス位置設定手段と、前記
仮想アドレス空間を指定する第２のアドレス信号が入力
され、前記実アドレス位置設定手段で設定された前記仮
想メモリ空間中の前記実メモリ空間の位置に応じて、前
記第２のアドレス信号を反転または非反転して内部アド
レス信号を生成する入力切換回路と、前記入力バッファ
の出力信号と前記入力切換回路から出力される内部アド
レス信号とをデコードして前記メモリセルアレイをアク
セスするアドレスデコーダと、前記メモリセルアレイか
ら読み出されたデータを出力する出力バッファと、前記
入力切換回路から出力される内部アドレス信号をデコー
ドして、前記実メモリ空間がアクセスされていないとき
に、当該チップをスタンバイ状態にし、且つ前記出力バ
ッファの出力端子を高抵抗状態にするチップアドレスデ
コード回路とを具備することを特徴としている。
【００１８】請求項７に示すように、請求項１ないし６
いずれか１つの項に記載の半導体記憶装置において、前
記実アドレス位置設定手段は、電気溶断型のフューズ素
子またはレーザ溶断型のフューズ素子を備え、前記仮想
メモリ空間中の前記実メモリ空間の位置を前記電気溶断
型のフューズ素子またはレーザ溶断型のフューズ素子を
溶断するか否かに応じて設定することを特徴とする。
【００１９】請求項８に示すように、請求項１ないし６
いずれか１つの項に記載の半導体記憶装置において、前
記実アドレス位置設定手段は、オプションピンを備え、
前記仮想メモリ空間中の前記実メモリ空間の位置を前記
オプションピンに与える電位に応じて設定することを特
徴とする。
【００２０】請求項９に示すように、請求項１ないし６
いずれか１つの項に記載の半導体記憶装置において、前
記実アドレス位置設定手段は、オプションピンを備え、
前記オプションピンに、第１の電位を与えるか、第２の
電位を与えるかに応じて前記仮想メモリ空間中の前記実
メモリ空間の位置を設定することを特徴とする。
【００２１】請求項１０に示すように、請求項１ないし
６いずれか１つの項に記載の半導体記憶装置において、
前記実アドレス位置設定手段は、前記実メモリ空間が前
記仮想メモリ空間中の上位アドレス側に位置するか下位
アドレス側に位置するかを指示するためのオプションピ
ンを備え、前記オプションピンに、第１の電位を与えた
時に前記仮想メモリ空間の上位アドレスを指示し、第２
の電位を与えた時に前記仮想メモリ空間の下位アドレス
を指示し、開放状態では前記仮想アドレス空間を使用し
ないことを特徴とする。
【００２２】請求項１１に示すように、請求項１ないし
６いずれか１つの項に記載の半導体記憶装置において、
前記実アドレス位置設定手段は、前記仮想メモリ空間中
の前記実メモリ空間の位置を記憶するための不揮発性メ
モリ素子を備え、前記不揮発性メモリ素子に記憶された
データに基づいて、前記仮想メモリ空間中の前記実メモ
リ空間の位置を指定することを特徴とする。
【００２３】請求項１２に示すように、請求項７に記載
の半導体記憶装置において、前記フューズ素子を溶断し
たか否かに応じて、前記第２のアドレス信号をそのまま
内部アドレス信号として用いるか、反転させて内部アド
レス信号として用いるかを設定し、前記仮想メモリ空間
中の前記実メモリ空間の位置を指定することを特徴とす
る。
【００２４】請求項１３に示すように、請求項８に記載
の半導体記憶装置において、前記オプションピンに第１
の電位が印加された場合には前記第２のアドレス信号を
そのまま内部アドレス信号として用い、前記オプション
ピンに第２の電位が印加された場合には前記第２のアド
レス信号を反転させて内部アドレス信号として用いるこ
とにより、前記仮想メモリ空間中の前記実メモリ空間の
位置を指定することを特徴とする。
【００２５】請求項１４に示すように、請求項９に記載
の半導体記憶装置において、前記オプションピンを抵抗
成分を介して第１の電位に接続し、前記オプションピン
に電位が印加されない場合には前記第２のアドレス信号
をそのまま内部アドレス信号として用い、前記オプショ
ンピンに前記第２の電位が印加された場合には前記第２
のアドレス信号を反転させて内部アドレス信号として用
いることにより、前記仮想メモリ空間中の前記実メモリ
空間の位置を指定することを特徴とする。
【００２６】請求項１５に示すように、請求項１１に記
載の半導体記憶装置において、前記不揮発性メモリ素子
に記憶されたデータに基づいて、前記第２のアドレス信
号をそのまま内部アドレス信号として用いるか、反転さ
せて内部アドレス信号として用いるかを切り替え、前記
仮想メモリ空間中の前記実メモリ空間の位置を指定する
ことを特徴とする。
【００２７】請求項１６に示すように、請求項７ないし
１５いずれか１つの項に記載の半導体記憶装置におい
て、前記第２のアドレス信号と前記実アドレス位置設定
手段に設定された仮想メモリ空間中の前記実メモリ空間
の位置とを比較し、不一致の時に前記メモリセルアレイ
の全アドレスを非選択にすることを特徴とする。
【００２８】請求項１７に示すように、請求項１ないし
３いずれか１つの項に記載の半導体記憶装置において、
前記第１，第２の入力手段に入力された前記第１，第２
のアドレス信号をラッチし、順次カウントアップする計
数手段を更に具備し、前記第２のアドレス信号は前記実
アドレス位置設定手段の設定によらず前記計数手段でカ
ウントアップされ、前記計数手段のカウント出力を前記
アドレスデコード手段に入力する前に、前記第２のアド
レス信号に対応した出力信号を前記実アドレス位置設定
手段の設定に応じて反転させるか否かを制御することを
特徴とする。
【００２９】請求項１８に示すように、請求項１ないし
１７いずれか１つの項に記載の半導体記憶装置におい
て、前記メモリセルアレイは、不揮発性のメモリセルが
マトリックス状に配置されて構成されていることを特徴
とする。
【００３０】請求項１９に示すように、請求項１ないし
１８いずれか１つの項に記載の半導体記憶装置におい
て、前記第１，第２のアドレス信号は、複数サイクルで
多重入力されることを特徴とする。
【００３１】また、この発明の請求項２０に記載した半
導体記憶システムは、対応する全ての入出力信号ピンを
共通に並列接続した複数の半導体記憶装置を単一のシス
テムに並列に実装して成り、前記半導体記憶装置はそれ
ぞれ、メモリセルアレイの実メモリ空間を指定する第１
のアドレス信号が入力される第１の入力手段と、前記メ
モリセルアレイに記憶できる容量より大きな仮想アドレ
ス空間を指定する第２のアドレス信号が入力される第２
の入力手段と、前記仮想アドレス空間中の前記実アドレ
ス空間の位置を外部から設定するための実アドレス位置
設定手段と、前記第２のアドレス信号で指定されたアド
レスが前記実アドレス位置設定手段で設定された仮想ア
ドレス空間中の実アドレス空間の位置と一致しているか
否かを判別する判別手段と、前記判別手段により、前記
実メモリ空間がアクセスされていると判別されたとき
に、前記第１の入力手段の出力信号をデコードして前記
メモリセルアレイをアクセスするアドレスデコード手段
と、前記メモリセルアレイから読み出されたデータを出
力する出力手段とを具備し、前記判別手段により、前記
実メモリ空間がアクセスされていないと判別されたとき
に、前記出力手段を高抵抗状態にすることを特徴として
いる。
【００３２】この発明の請求項２１に記載した半導体記
憶システムは、対応する全ての入出力信号ピンを共通に
並列接続した複数の半導体記憶装置を単一のシステムに
並列に実装して成り、前記半導体記憶装置はそれぞれ、
メモリセルアレイの実メモリ空間を指定する第１のアド
レス信号が入力される第１の入力手段と、前記メモリセ
ルアレイに記憶できる容量より大きな仮想アドレス空間
を指定する第２のアドレス信号が入力される第２の入力
手段と、前記仮想アドレス空間中の前記実アドレス空間
の位置を外部から設定するための実アドレス位置設定手
段と、前記第２のアドレス信号で指定されたアドレスが
前記実アドレス位置設定手段で設定された仮想アドレス
空間中の実アドレス空間の位置と一致しているか否かを
判別する判別手段と、前記判別手段により、前記実メモ
リ空間がアクセスされていると判別されたときに、前記
第１の入力手段の出力信号をデコードして前記メモリセ
ルアレイをアクセスするアドレスデコード手段と、前記
メモリセルアレイから読み出されたデータを出力する出
力手段とを具備し、前記判別手段により、前記実メモリ
空間がアクセスされていないと判別されたときに、当該
チップをスタンバイ状態にすることを特徴としている。
【００３３】更に、この発明の請求項２２に記載した半
導体記憶システムは、対応する全ての入出力信号ピンを
共通に並列接続した複数の半導体記憶装置を単一のシス
テムに並列に実装して成り、前記半導体記憶装置はそれ
ぞれ、メモリセルアレイの実メモリ空間を指定する第１
のアドレス信号が入力される第１の入力手段と、前記メ
モリセルアレイに記憶できる容量より大きな仮想アドレ
ス空間を指定する第２のアドレス信号が入力される第２
の入力手段と、前記仮想アドレス空間中の前記実アドレ
ス空間の位置を外部から設定するための実アドレス位置
設定手段と、前記第２のアドレス信号で指定されたアド
レスが前記実アドレス空間位置設定手段で設定された仮
想アドレス空間中の実アドレス空間の位置と一致してい
るか否かを判別する判別手段と、前記判別手段により、
前記実メモリ空間がアクセスされていると判別されたと
きに、前記第１の入力手段の出力信号をデコードして前
記メモリセルアレイをアクセスするアドレスデコード手
段と、前記メモリセルアレイから読み出されたデータを
出力する出力手段とを具備し、前記判別手段により、前
記実メモリ空間がアクセスされていないと判別されたと
きに、当該チップをスタンバイ状態にし、且つ前記出力
手段を高抵抗状態にすることを特徴としている。
【００３４】この発明の請求項２３に記載した半導体記
憶システムは、対応する全ての入出力信号ピンを共通に
並列接続した複数の半導体記憶装置を単一のシステムに
並列に実装して成り、前記半導体記憶装置はそれぞれ、
メモリセルアレイの実メモリ空間を指定する第１のアド
レス信号が入力される入力バッファと、前記メモリセル
アレイに記憶できる容量よりも大きな仮想アドレス空間
中の前記実アドレス空間の位置を外部から設定するため
の実アドレス位置設定手段と、前記仮想アドレス空間を
指定する第２のアドレス信号が入力され、前記実アドレ
ス位置設定手段で設定された前記仮想メモリ空間中の前
記実メモリ空間の位置に応じて、前記第２のアドレス信
号を反転または非反転して内部アドレス信号を生成する
入力切換回路と、前記入力バッファの出力信号と前記入
力切換回路から出力される内部アドレス信号とをデコー
ドして前記メモリセルアレイをアクセスするアドレスデ
コーダと、前記メモリセルアレイから読み出されたデー
タを出力する出力バッファと、前記入力切換回路から出
力される内部アドレス信号をデコードして、前記実メモ
リ空間がアクセスされていないときに、前記出力バッフ
ァの出力端子を高抵抗状態にするチップアドレスデコー
ド回路とを具備することを特徴としている。
【００３５】更に、この発明の請求項２４に記載した半
導体記憶システムは、対応する全ての入出力信号ピンを
共通に並列接続した複数の半導体記憶装置を単一のシス
テムに並列に実装して成り、前記半導体記憶装置はそれ
ぞれ、メモリセルアレイの実メモリ空間を指定する第１
のアドレス信号が入力される入力バッファと、前記メモ
リセルアレイに記憶できる容量よりも大きな仮想アドレ
ス空間中の前記実アドレス空間の位置を外部から設定す
るための実アドレス位置設定手段と、前記仮想アドレス
空間を指定する第２のアドレス信号が入力され、前記実
アドレス位置設定手段で設定された前記仮想メモリ空間
中の前記実メモリ空間の位置に応じて、前記第２のアド
レス信号を反転または非反転して内部アドレス信号を生
成する入力切換回路と、前記入力バッファの出力信号と
前記入力切換回路から出力される内部アドレス信号とを
デコードして前記メモリセルアレイをアクセスするアド
レスデコーダと、前記メモリセルアレイから読み出され
たデータを出力する出力バッファと、前記入力切換回路
から出力される内部アドレス信号をデコードして、前記
実メモリ空間がアクセスされていないときに、当該チッ
プをスタンバイ状態にするチップアドレスデコード回路
とを具備することを特徴としている。
【００３６】更にまた、この発明の請求項２５に記載し
た半導体記憶システムは、対応する全ての入出力信号ピ
ンを共通に並列接続した複数の半導体記憶装置を単一の
システムに並列に実装して成り、前記半導体記憶装置は
それぞれ、メモリセルアレイの実メモリ空間を指定する
第１のアドレス信号が入力される入力バッファと、前記
メモリセルアレイに記憶できる容量よりも大きな仮想ア
ドレス空間中の前記実アドレス空間の位置を外部から設
定するための実アドレス位置設定手段と、前記仮想アド
レス空間を指定する第２のアドレス信号が入力され、前
記実アドレス位置設定手段で設定された前記仮想メモリ
空間中の前記実メモリ空間の位置に応じて、前記第２の
アドレス信号を反転または非反転して内部アドレス信号
を生成する入力切換回路と、前記入力バッファの出力信
号と前記入力切換回路から出力される内部アドレス信号
とをデコードして前記メモリセルアレイをアクセスする
アドレスデコーダと、前記メモリセルアレイから読み出
されたデータを出力する出力バッファと、前記入力切換
回路から出力される内部アドレス信号をデコードして、
前記実メモリ空間がアクセスされていないときに、当該
チップをスタンバイ状態にし、且つ前記出力バッファの
出力端子を高抵抗状態にするチップアドレスデコード回
路とを具備することを特徴としている。
【００３７】請求項２６に示すように、請求項２０ない
し２６いずれか１つの項に記載の半導体記憶システムに
おいて、前記複数の半導体記憶装置は、試験工程では実
質的に同一動作することを特徴とする。
【００３８】請求項２７に示すように、請求項２０ない
し２６いずれか１つの項に記載の半導体記憶システムに
おいて、前記半導体記憶装置の２つのチップが実装基板
の表と裏に張り合わせて実装され、前記仮想メモリ空間
は実メモリ空間の２倍であることを特徴とする。
【００３９】請求項２８に示すように、請求項２０ない
し２７いずれか１つの項に記載の半導体記憶システムに
おいて、前記仮想メモリ空間に対して読み出し、書き込
み及び消去の少なくともいずれか１つの操作が行われ、
前記第１，第２のアドレス信号によるアドレス指定がチ
ップ毎に前記実アドレス位置設定手段に設定されている
実メモリ空間と一致した場合には個々の半導体記憶装置
として動作し、アドレス指定が前記実アドレス位置設定
手段に設定されている実メモリ空間と一致しない場合に
は当該チップ全体がアドレス非選択状態の動作を行うこ
とを特徴とする。
【００４０】請求項１ないし６のような構成によれば、
複数の半導体メモリチップを単一のシステムに実装し、
メモリ容量の大きな半導体記憶システムを構築する場合
に、各チップの全ての入力信号線、出力信号線及び入出
力信号線等をそれぞれ対応する信号線同士で共通接続し
てチップを単独で使用する場合と全く同じに使用でき、
チップが複数であることを認識してシステムの再構築を
行う必要はない。また、チップを単独で使用する場合と
複数で使用する場合とで全く同じシステムの入出力関係
が得られる。更に、次世代のシステム構成を検討する場
合に、前世代の半導体メモリチップを使用して次世代の
半導体メモリチップと完全コンパチブルに設計できるの
で、半導体記憶装置の開発スケジュールとは完全に独立
してシステム開発を行える。
【００４１】しかも、請求項２及び４の構成では、複数
のチップを同時に動作させても、実メモリ空間がアクセ
スされないチップの出力手段は高抵抗状態となるので出
力信号が衝突することはない。請求項３及び５の構成で
は、複数のチップを同時に動作させても、実メモリ空間
がアクセスされないチップはスタンバイ状態となるので
動作するチップは１つずつであり、消費電力を低減でき
る。請求項６の構成では、複数のチップを同時に動作さ
せても、実メモリ空間がアクセスされないチップの出力
手段は高抵抗状態となるので出力信号が衝突することは
なく、且つ実メモリ空間がアクセスされないチップはス
タンバイ状態となるので動作するチップは１つずつであ
り、消費電力を低減できる。
【００４２】請求項７に示すように、仮想メモリ空間中
の実メモリ空間の位置は、半導体メモリチップの製造工
程においてマスクデータを用いて指定したり、例えばフ
ューズ素子を用いて指定できる。通常、半導体記憶装置
にはメモリセルに不良が発生したときのリダンダンシ用
にフューズ素子が設けられているので、このリダンダン
シ用のフューズ素子と同一工程で形成すれば、製造工程
が複雑化することはない。
【００４３】請求項８ないし１０に示すように、オプシ
ョンピンを設ければ、ユーザが仮想メモリ空間中の実メ
モリ空間の位置を外部から与える電位に応じて自由に指
定できる。
【００４４】請求項１１に示すように、不揮発性メモリ
素子を設ければ、ユーザがこのメモリ素子にデータを書
き込むことにより、仮想メモリ空間中の実メモリ空間の
位置を自由に設定できる。特に、メモリセルアレイが不
揮発性のメモリセルで構成されている場合に好適であ
る。
【００４５】請求項１２ないし１５に示すように、第２
のアドレス信号をそのまま内部アドレス信号として用い
るか、反転させて内部アドレス信号として用いるかに応
じて仮想メモリ空間中の実メモリ空間の位置を指定する
ようにすれば、最小限の付加回路で位置を指定できる。
【００４６】請求項１６に示すように、第２のアドレス
信号と指定された仮想メモリ空間中の実メモリ空間の位
置とが不一致の時には、メモリセルアレイの全アドレス
を非選択にすれば、メモリセルアレイからデータは読み
出されないので、複数の半導体メモリチップを実装して
も読み出したデータが衝突することはない。
【００４７】請求項１７に示すように、計数手段を更に
設ければ、シリアルアクセスの半導体記憶装置にも容易
に適用できる。請求項１８に示すように、不揮発性の半
導体記憶装置にも適用できる。
【００４８】請求項１９に示すように、アドレスがマル
チプレクスされ、複数サイクルに分けて入力される半導
体記憶装置、例えばＮＡＮＤタイプのフラッシュメモリ
にも適用できる。
【００４９】請求項２０ないし２５のような構成によれ
ば、複数の半導体記憶装置を実装しても、チップを単独
で使用する場合と全く同じ入出力関係で使用できるの
で、見かけ上は単一チップと見なせる。よって、チップ
が単一であるか複数個であることを認識する必要はな
く、チップを単独で使用する場合と複数で使用する場合
とで全く同じシステムの入出力関係が得られ、システム
の再構築を行う必要もない。また、複数の半導体記憶装
置にわたる連続読み出しのような、チップ間をまたがる
アクセスもそのチップ間の隔たりを感じることなく読み
出すことができる。
【００５０】しかも、請求項２０及び２３の構成では、
複数のチップを同時に動作させても、実メモリ空間がア
クセスされないチップの出力手段は高抵抗状態となるの
で出力信号が衝突することはない。請求項２１及び２４
の構成では、複数のチップを同時に動作させても、実メ
モリ空間がアクセスされないチップはスタンバイ状態と
なるので動作するチップは１つずつであり、消費電力を
低減できる。請求項２２及び２５の構成では、複数のチ
ップを同時に動作させても、実メモリ空間がアクセスさ
れないチップの出力手段は高抵抗状態となるので出力信
号が衝突することはなく、且つ実メモリ空間がアクセス
されないチップはスタンバイ状態となるので動作するチ
ップは１つずつであり、消費電力を低減できる。
【００５１】請求項２６に示すように、通常動作時には
個別に動作する各半導体記憶装置を、仮想メモリ空間中
の実メモリ空間の位置が外部から指定されるまでは同一
工程で形成できることに起因し、試験工程で各チップを
同様に動作させて試験時間を短縮することが可能であ
る。
【００５２】請求項２７に示すように、２つのチップを
表裏に張り合わせて実装すれば、わずかな付加回路で、
見かけ上は１チップでありながら２倍の記憶容量が得ら
れる。請求項２８に示すように、アドレス指定が実メモ
リ空間と一致しない場合にアドレス非選択状態の動作を
行うようにすれば、内部回路を簡素化できる。
【００５３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶システムの構成例を示す
ブロック図である。
【００５４】各半導体メモリチップ１１−１，１１−
２，…，１１−ｎの入出力信号ピンにそれぞれ、入力バ
ス１２、出力バス１３、制御バス１４及びチップ選択信
号線１６等が共通に並列接続されて半導体記憶システム
が構成されている。上記各チップ１１−１，１１−２，
…，１１−ｎは、各々の実メモリ空間の少なくともｎ倍
の仮想メモリ空間を指定可能なアドレスの入力回路系と
アドレスデコーダ系を備えており、且つ当該チップの実
メモリ空間が仮想メモリ空間中のどの位置に相当するか
を指示するためのオプションピンが、実アドレス位置設
定手段として設けられている。このオプションピンに
は、電源電位Ｖｃｃと接地電位Ｖｓｓが選択的に与えら
れ、この例では電源電位Ｖｃｃが与えられるオプション
ピンの位置に応じて仮想メモリ空間中の実メモリ空間の
位置が指定されるようになっている。
【００５５】通常、半導体記憶装置のアドレスデコーダ
系の回路は、メモリセルアレイの記憶容量に対応する実
メモリ空間しか指定することができないが、上記図１に
示したシステムにおける各半導体メモリチップ１１−
１，１１−２，…，１１−４はそれぞれ、図２に示すよ
うに各々が備えている実メモリ空間ＴＡ，ＴＢ，ＴＣ，
ＴＤ，…に対して、これらの実メモリ空間ＴＡ，ＴＢ，
ＴＣ，ＴＤ，…を全て含むｎ倍以上の仮想メモリ空間Ｖ
Ａを指定できるように、アドレスの入力回路系とアドレ
スデコーダ系が構成されている。
【００５６】図３は、上記図１及び図２に示した半導体
記憶システムにおける各半導体記憶装置の具体的な構成
例について説明するためのもので、アドレスの入力回路
系、アドレスデコーダ系及びデータの出力回路系の要部
を抽出して概略構成を示しており、ここでは、１メガビ
ットの半導体メモリチップを４個実装して４メガビット
の半導体記憶システムを構築する場合の半導体記憶装置
の構成例を示している。各チップが８ビット／１バイト
の構成であれば、１７本のアドレス信号線で１メガビッ
トのアドレス空間を指定できる。
【００５７】この発明の半導体記憶システムには、各チ
ップに対応する１メガビットの実メモリ空間ＴＡ，Ｔ
Ｂ，ＴＣ，ＴＤを指定するのに必要な１７ビットの第１
のアドレス信号Ａｄｄ１に加えて、実メモリ空間の４倍
の仮想メモリ空間ＶＡを指定可能にするための２ビット
のアドレス信号Ａｄｄ２が入力されるようになってい
る。すなわち、入力バッファ（第１の入力手段）２５−
１〜２５−１７には実メモリ空間を指定するためのアド
レス信号Ａｉｎ０〜Ａｉｎ１６が供給され、入力切換回
路２６−１，２６−２には仮想メモリ空間を指定するた
めのアドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２が供
給される。上記入力切換回路（第２の入力手段）２６−
１，２６−２には、上記オプションピンから仮想メモリ
空間ＶＡ中の当該チップの実メモリ空間ＴＡ、ＴＢ、Ｔ
ＣまたはＴＤの位置を指定するための第１，第２の電位
ＶＳ１，ＶＳ２（ＶｃｃまたはＶｓｓ）が印加されてい
る。これら入力切換回路２６−１，２６−２は、仮想メ
モリ空間ＶＡ中の実メモリ空間の位置を示す電位ＶＳ
１，ＶＳ２に応じて、上記アドレス信号Ａｉｎｅｘｔ
１，Ａｉｎｅｘｔ２をそのまま（非反転で）内部アドレ
ス信号としてアドレスデコーダ（アドレスデコード手
段）１９に供給するか、反転して供給するかを切り換え
る。上記各入力バッファ２５−１〜２５−１７の出力信
号及び上記入力切換回路２６−１，２６−２から出力さ
れる内部アドレス信号はそれぞれ、アドレスデコーダ２
７に供給されてデコードされる。
【００５８】また、上記入力切換回路２６−１，２６−
２から出力される内部アドレス信号は、当該チップが選
択されているか否かを判別するためのチップアドレスデ
コード回路（判別手段）２８に供給され、上記アドレス
信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２によって指定され
たチップアドレスが予め指定されている仮想アドレス空
間中の実アドレス空間の位置と一致しているか否かが判
別される。そして、このチップアドレスデコード回路２
８の出力により各出力バッファ（出力手段）２９−１〜
２９−１７が制御され、一致が検出された時にはこれら
出力バッファ２９−１〜２９−１７が出力可能状態に制
御され、不一致の時には各出力バッファ２９−１〜２９
−１７の出力端子が高抵抗状態に制御される。
【００５９】図４は、上記図３に示した構成例における
入力切換回路２６−１の一例を示す回路図である。図示
する如く、入力切換回路２６−１は排他的論理和回路で
構成されており、アドレス信号Ａｉｎｅｘｔ１とオプシ
ョンピンから与えられた信号ＶＳ１とが一致した時には
内部アドレス信号として“Ｌ”レベルの信号を出力し、
不一致の時には内部アドレス信号として“Ｈ”レベルの
信号を出力する。この入力切換回路２６−１としては、
オプションピンに印加された電位ＶＳ１がＶｃｃ（また
はＶｄｄ）レベル、換言すれば仮想空間中の実メモリ空
間の位置を指定する信号が“Ｈ”レベルであればアドレ
ス信号Ａｉｎｅｘｔ１を反転させ、オプションピンに印
加された電位ＶＳ１がＶｓｓレベル、すなわち“Ｌ”レ
ベルであればそのまま（反転せずに）内部に伝えるよう
な回路であれば他の論理構成であっても良い。もちろ
ん、“Ｈ”レベルと“Ｌ”レベルが全て反対の関係であ
っても同様な機能を実現できる。
【００６０】また、前記入力切換回路２６−２も上記入
力切換回路２６−１と同様に構成され、アドレス信号Ａ
ｉｎｅｘｔ２とオプションピンから与えられた電位ＶＳ
２とが一致した時には“Ｌ”レベルの内部アドレス信
号、不一致の時には“Ｈ”レベルの内部アドレス信号が
それぞれ出力されるようになっている。
【００６１】一方、上記チップアドレスデコード回路２
８は、例えば論理和回路で構成されており、両入力切換
回路２６−１，２６−２の出力信号がともに“Ｈ”レベ
ルの時には“Ｈ”レベル、いずれか一方が“Ｌ”レベル
の時には“Ｌ”レベルが出力される。このチップアドレ
スデコード回路２８の出力信号によって、各出力バッフ
ァ２９−１〜２９−１７が制御される。これら出力バッ
ファ２９−１〜２９−１７は、例えば３ステートバッフ
ァで構成されており、両入力切換回路２６−１，２６−
２の出力信号の一致が検出された時には上記アドレスデ
コーダ２７によってアクセスされたメモリセルアレイか
ら読み出されたデータが出力され、不一致の時には各出
力バッファ２９−１〜２９−１７の出力端子が高抵抗状
態に設定される。
【００６２】上記のような構成において、例えばアドレ
ス信号Ａｉｎ０〜Ａｉｎ１６及びＡｉｎｅｘｔ１，Ａｉ
ｎｅｘｔ２によって３〜４メガビットのメモリアドレス
が指定された場合には、チップ１１−４に対してアクセ
スが行われてデータが読み出され、それ以外のチップ１
１−１，１１−２，１１−３は出力端子が高抵抗状態に
なり、チップ１１−４からのデータ出力を妨害しない。
０〜１メガビット、１〜２メガビット、及び２〜４メガ
ビットのメモリアドレスが指定された場合にも同様に、
選択されたチップ１１−１，１１−２または１１−３か
らのデータ読み出しが行われ、非選択のチップは出力端
子が高抵抗状態となるので出力データが衝突することは
ない。従って、半導体記憶システムが０から４メガビッ
トのどのアドレス空間を指定しても自由にアクセスで
き、半導体メモリチップが複数個実装されたシステムと
いうことを全く意識する必要がない。また、異なるチッ
プ間のアドレスがアクセスされた場合にも、そのチップ
間の隔たりを感じることなく連続してデータを読み出す
ことができる。
【００６３】上述したように、この発明の第１の実施の
形態に係る半導体記憶装置及び半導体記憶システムによ
れば、専用のチップ選択コントローラ等を用いることな
く、複数の半導体メモリチップにおける全ての信号線を
共通接続することができるため、１チップの場合と同一
のインターフェイスが得られ、複数の半導体メモリチッ
プを単一のシステムに実装する場合と、１つのチップを
単独で実装する場合とで全く同様に使用できる。また、
見かけ上は単独チップでの実装と複数個での実装とで全
く同じであり、且つ次世代システムを先行して設計する
ために、前世代の半導体メモリチップを複数個用いて１
チップの次世代システムと全く同じインターフェイスで
設計を行うことができる。なお、システム側には、従来
の半導体記憶装置の入出力信号線に仮想メモリ空間を指
定するためのアドレス信号線を追加する必要があるが、
次世代メモリが開発されるときにはこのアドレス信号線
を追加したものと同じ入出力信号線の構成になるはずで
あるから、システムの先行開発のためには上記アドレス
信号線の追加は問題にはならない。
【００６４】また、仮想メモリ空間中の実メモリ空間の
位置を指定するために、オプションピンを設けているの
で、従来と全く同一の製造工程で半導体記憶装置を形成
でき、特別な製造工程を追加することなく半導体記憶装
置を形成できる。しかも、半導体記憶装置をパッケージ
にアセンブリした後で出荷する場合には、出荷時に仮想
メモリ空間中の実メモリ空間の位置は決まってしまう
が、半導体記憶装置をチップのまま出荷し、ユーザがパ
ッケージやメモリカード等に直接アセンブリする場合に
は、ユーザのアセンブリ後に仮想メモリ空間上の実メモ
リ空間の位置を指定することができるので、生産管理、
在庫管理上非常に有効である。この場合、ユーザがワイ
ヤボンディングの先を変更し、内部状態を設定できるよ
うにしても良いし、リードフレームやシステムボード上
の接続関係を変更し、内部状態を変更するようにしても
良い。更に、ボンディングオプションなどによる実空間
アドレスの設定を行う場合には、チップの動作試験を行
った後で実アドレス空間の設定を行えばよいので、全て
のチップに同じプロセス試験を施すことができるので、
複数のチップを実質的に同一動作させつつ試験を行うこ
とができる。
【００６５】なお、上記実施の形態ではオプションピン
に外部から電位を与えて仮想メモリ空間中の実メモリ空
間を指定する場合を例に取って説明したが、オプション
ピンをメモリチップの内部で抵抗成分を介して電源Ｖｃ
ｃ（またはＶｄｄ）に接続し、このオプションピンに外
部から電位が印加されない場合にはアドレス信号Ａｉｎ
ｅｘｔ１，Ａｉｎｅｘｔ２をそのまま内部アドレス信号
として用い、オプションピンが外部で接地されたときに
はアドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２を反転
させて内部アドレス信号として用いるようにしても良
い。また、上記入力切換回路２６−１，２６−２に代え
て、オプションピンに印加された電位ＶＳ１がＶｃｃ
（またはＶｄｄ）レベルのときに仮想メモリ空間の上位
アドレスを指定し、オプションピンに印加された電位Ｖ
Ｓ１がＶｓｓレベルであれば仮想メモリ空間の下位アド
レスを指定し、開放状態では仮想メモリ空間を使用しな
いようにする回路を設けても良い。もちろん、このよう
な場合にも電位関係が逆であっても同様な機能を実現で
きる。
【００６６】更に、不揮発性半導体記憶装置が実装され
た小型メモリカードでは、メモリカードの実装基板の表
と裏の両面に半導体メモリチップを実装し、全ての対応
する入出力信号線をそれぞれ共通に接続し、それぞれが
上位アドレス側のチップか下位アドレス側のチップかを
上述した種々の方法で指定すれば、メモリカードのユー
ザは２個実装していることを全く意識することなく１個
実装しているものと同じ規格にできる。よって、同一の
メモリカードドライバを使用でき、携帯用電子機器の設
計変更をする必要もなく、記憶容量は２倍となる。
【００６７】更にまた、この発明の半導体記憶システム
では、全く同じ信号線を共用して複数の半導体メモリチ
ップを単一のシステムに実装できるため、図５に示すよ
うに半導体メモリチップ１１Ａ，１１Ｂをシステムボー
ド３０上に積み重ねて実装することもできる。このよう
な構成では、システムボード３０を全く変更することな
く記憶容量の増設を行うことができ、フレキシブルな半
導体記憶システムを提供することができる。
【００６８】なお、上記第１の実施の形態では、仮想メ
モリ空間中の実メモリ空間の位置を指定するために、通
常動作に必要な入出力ピン以外にオプションピンを設
け、このオプションピンに与える電位に応じて位置を指
定する場合を例に取って説明したが、仮想メモリ空間中
の実メモリ空間の位置は他の種々の方法で指定可能であ
る。例えば、実アドレス位置設定手段として、メモリセ
ルに不良が発生したときに救済を行うために用いられる
リダンダンシ救済用のポリシリコンフューズや金属フュ
ーズ（電気溶断型のフューズ素子やレーザ溶断型のフュ
ーズ素子）を半導体メモリチップ内に設け、このフュー
ズが切断されたか否かに応じて仮想メモリ空間中の実メ
モリ空間の位置を指定するようにしても良い。リダンダ
ンシ救済用のフューズを用いれば、本来半導体記憶装置
に必要な素子を用いるので製造工程が複雑化することは
なく、フューズ素子は微細であるのでチップサイズにも
ほとんど影響がない。また、ワイヤボンディングにより
配線層や端子間を結線するか否かに応じて仮想メモリ空
間中の実メモリ空間の位置を指定することもできる。更
に、不揮発性半導体記憶装置では、製造者だけでなくユ
ーザが指定できるようにするために、不揮発性である特
性を生かして、本来のメモリ空間に加えて補助用のメモ
リ空間を設け、この補助用のメモリ空間に仮想メモリ空
間中の実メモリ空間の位置情報を記憶させると良い。
【００６９】この他、非選択のチップの出力バッファ２
９−１〜２９−１７の出力端子を高抵抗状態にする例に
ついて説明したが、入力された仮想メモリ空間とオプシ
ョンピンで指定された実メモリ空間のアドレスが一致す
るか否かを比較し、アドレスが一致した場合のみ内部ア
ドレスの選択を行い、一致しない場合には当該チップの
アドレスを全て非選択にする制御を行うようにしても良
い。このような構成によれば、内部回路を簡素化でき
る。また、アドレスが一致した場合のみ当該チップをイ
ネーブル状態に設定し、一致しない場合には当該チップ
をスタンバイ状態に設定するようにしても良い。更に、
前述した出力バッファの出力端子の高抵抗化、アドレス
の非選択化、及びチップのスタンバイ状態化を必要に応
じて選択的に組み合わせても良い。
【００７０】次に、ＮＡＮＤタイプのフラッシュメモリ
に代表されるような、アドレスがマルチプレクスされて
いるデバイスに適用したこの発明の第２の実施の形態に
係る半導体記憶装置及び半導体記憶システムについて説
明する。図６は、８個のＮＡＮＤタイプのフラッシュメ
モリチップを単一のシステムボード上に実装した半導体
記憶システムの構成例を示している。図７は上記図６の
システムにおける実メモリ空間と仮想メモリ空間との関
係を模式的に示すものである。各半導体メモリチップ１
１−１〜１１−８はそれぞれ、対応する全ての入出力信
号ピンが共通に並列接続されてシステムボード３０上に
実装されている。各チップ１１−１〜１１−８は、図７
に示すように各々が１メガビットの実メモリ空間を有
し、アドレスの入力回路系とアドレスデコーダ系は８メ
ガビットの仮想メモリ空間を指定可能に構成されてい
る。一方、データの出力回路系は、上記図３に示した回
路と同様に構成されており、特定のチップがアクセスさ
れているときには他のチップの出力端子は高抵抗状態に
制御され、複数のチップの出力信号が衝突しないように
なっている。
【００７１】ＮＡＮＤタイプのフラッシュメモリは、ア
ドレス入力ピンとデータＩ／Ｏピンが共通に使用され、
アドレスやデータがシリアルに入出力される。そして、
通常、１メガビットの半導体記憶装置では、アドレスを
８本の信号線で指定しており、これらの信号線から３回
の入力サイクルに分けてアドレスを入力している。図８
は、このようなＮＡＮＤタイプのフラッシュメモリにお
けるアドレス入力方法を示している。図示するように、
アドレス入力ピン（データＩ／Ｏピンでもある）は、Ｐ
ｉｎ０からＰｉｎ７までの８ビットであり、これらのア
ドレス入力ピンＰｉｎ０〜Ｐｉｎ７にそれぞれ、１回目
のサイクルでアドレス信号Ａ０〜Ａ７、２回目のサイク
ルでアドレス信号Ａ８〜Ａ１５、３回目のサイクルでア
ドレス信号Ａ１６〜Ａ２０が入力される。従来の１メガ
ビットのＮＡＮＤタイプのフラッシュメモリの場合に
は、３回目のアドレス入力サイクルでは、アドレス入力
ピンＰｉｎ０，Ｐｉｎ１に入力された２ビットのアドレ
ス信号しかアクセスに利用されていなかったが、この発
明の第２の実施の形態ではアドレス入力ピンＰｉｎ２，
Ｐｉｎ３，Ｐｉｎ４に入力されたアドレス信号Ａ１８，
Ａ１９，Ａ２０をそれぞれ、仮想アドレス空間中の実メ
モリ空間の位置を指定するためのアドレスとして用いて
いる。
【００７２】従って、この第２の実施の形態に係る半導
体記憶システムでは、新たなピン（アドレス入力ピン）
を付加することなく、従来のＮＡＮＤタイプのフラッシ
ュメモリチップと全く同じピン配置で仮想メモリ空間を
表現することができる。しかも、従来のＮＡＮＤタイプ
のフラッシュメモリでは、アドレス信号Ａ１８，Ａ１
９，Ａ２０は入力しても無視され、アドレス入力ピンＰ
ｉｎ２，Ｐｉｎ３，Ｐｉｎ４にどのようなアドレス信号
が入力されようとも、１メガビットの実メモリ空間のど
こかが選択されるため、読み出し動作を行ったときには
その記憶内容が出力され、８個のチップを実装して入出
力信号線を全て共通に接続した場合には、全てのチップ
がそれぞれのデータを出力することになり、出力信号が
衝突してしまって正常な読み出しデータが得られなかっ
た。これに対し、この発明を適用したＮＡＮＤタイプの
フラッシュメモリでは、予め指定された実メモリ空間以
外のアドレスが入力された場合には、出力バッファの出
力端子を高抵抗状態、アドレスの非選択状態、及びチッ
プのスタンバイ状態の少なくともいずれか１つの状態に
するため、選択された１つのチップだけからデータが出
力されるので、正しい読み出しデータが得られる。ま
た、仮想メモリ空間を表現するために付加したアドレス
信号Ａ１８，Ａ１９，Ａ２０を有効に解釈するために、
予め指定された実メモリ空間以外のアドレスが入力さ
れ、プログラムや消去コマンドが入力されたとしても、
選択されるブロックが存在しないためにメモリセルはプ
ログラムも消去もされない。
【００７３】ところで、ＮＡＮＤタイプのフラッシュメ
モリのような、チップ内部でアドレスを自動的に増加さ
せて動作させる機能を有する半導体記憶装置では、オプ
ションピンや他の種々の方法により単純に仮想メモリ空
間中の実メモリ空間の位置を指定をしても、チップ間を
またがったアクセスはできない。そこで、このような異
なるチップ間の連続したアクセスが必要なシステムで
は、仮想メモリ空間のアドレス入力は、オプションピン
またはその他の仮想メモリ空間中の実メモリ空間の位置
を示す信号がいかなる設定になっていようとそのまま取
り込んで内部アドレスカウンタに設定し、内部アドレス
カウンタのカウント値をオプションピン、またその他の
方法にしたがって判定させるようにすれば良い。
【００７４】図９は、このような異なるチップ間の連続
したアクセスが要求されるシステムで用いられる半導体
記憶装置の具体的な構成例について説明するためのもの
で、アドレスの入力回路系、アドレスデコーダ系及びデ
ータの出力回路系の要部を抽出して概略構成を示すブロ
ック図である。ここでは、図３と同様に１メガビットの
半導体メモリチップを４個実装して４メガビットの半導
体記憶システムを構築する場合の半導体記憶装置の構成
例を示している。各チップは８ビット／１バイトの構成
であり、１７本のアドレス信号線で１メガビットのアド
レス空間を指定するようになっている。この発明の半導
体記憶システムには、各チップに対応する１メガビット
の実メモリ空間ＴＡ，ＴＢ，ＴＣ，ＴＤを指定するのに
必要な１７ビットの第１のアドレス信号Ａｄｄ１に加え
て、実メモリ空間の４倍の仮想メモリ空間ＶＡを指定可
能にするための２ビットのアドレス信号Ａｄｄ２が入力
される。すなわち、入力バッファ（第１の入力手段）２
５−１〜２５−１７には実メモリ空間を指定するための
アドレス信号Ａｉｎ０〜Ａｉｎ１６が供給され、入力バ
ッファ（第２の入力手段）３１−１，３１−２には実メ
モリ空間を指定するためのアドレス信号Ａｉｎｅｘｔ
１，Ａｉｎｅｘｔ２が供給される。これら入力バッファ
２５−１〜２５−１７，３１−１，３１−２の出力信号
は、内部アドレスカウンタ３２に供給される。この内部
アドレスカウンタ３２は、計数手段として働くもので、
バイナリカウンタで構成されている。上記内部アドレス
カウンタ３２の計数値は、アドレスデコーダ２７及び入
力切換回路２６−１，２６−２に供給される。上記入力
切換回路２６−１，２６−２には、上記オプションピン
から仮想メモリ空間ＶＡ中の当該チップの実メモリ空間
ＴＡ、ＴＢ、ＴＣまたはＴＤの位置を指定するための第
１，第２の電位ＶＳ１，ＶＳ２（ＶｃｃまたはＶｓｓ）
が印加されている。これら入力切換回路２６−１，２６
−２は、仮想メモリ空間ＶＡ中の実メモリ空間の位置を
示す電位ＶＳ１，ＶＳ２に応じて、上記内部アドレスカ
ウンタ３２の出力信号をそのまま（非反転で）内部アド
レス信号としてアドレスデコーダ（アドレスデコード手
段）２７に供給するか、反転して供給するかを切り換え
る。上記内部アドレスカウンタ３２の出力信号と上記入
力切換回路２６−１，２６−２の出力信号（内部アドレ
ス信号）とがそれぞれ、アドレスデコーダ２７に供給さ
れてデコードされる。
【００７５】また、上記入力切換回路２６−１，２６−
２から出力される内部アドレス信号は、当該チップが選
択されているか否かを判別するためのチップアドレスデ
コード回路（判別手段）２８に供給され、上記アドレス
信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２によって指定され
たチップアドレスが予め指定されている仮想アドレス空
間中の実アドレス空間の位置と一致しているか否かが判
別される。このチップアドレスデコード回路２８の出力
により各出力バッファ（出力手段）２９−１〜２９−１
７が制御され、一致が検出された時にはこれら出力バッ
ファ２９−１〜２９−１７が出力可能状態に制御され、
不一致の時には各出力バッファ２９−１〜２９−１７の
出力端子が高抵抗状態に制御される。
【００７６】上記図９に示した構成例における入力切換
回路２６−１，２６−２はそれぞれ図４に示したよう
に、排他的論理和回路で構成されており、内部アドレス
カウンタ３２の出力信号とオプションピンから与えられ
た信号ＶＳ１，ＶＳ２とが一致した時には内部アドレス
信号として“Ｌ”レベルの信号を出力し、不一致の時に
は内部アドレス信号として“Ｈ”レベルの信号を出力す
る。上記入力切換回路２６−１，２６−２としては、オ
プションピンに印加された電位ＶＳ１，ＶＳ２がＶｃｃ
（またはＶｄｄ）レベル、換言すれば仮想空間中の実メ
モリ空間の位置を指定する信号が“Ｈ”レベルであれば
内部アドレスカウンタ３２の出力信号を反転させ、オプ
ションピンに印加された電位ＶＳ１，ＶＳ２がＶｓｓレ
ベル、すなわち“Ｌ”レベルであればそのまま（反転せ
ずに）内部に伝えるような回路であれば他の論理構成で
あっても良い。
【００７７】上記チップアドレスデコード回路２８、及
び各出力バッファ２９−１〜２９−１７はそれぞれ、上
記図３の回路と同様に構成すれば良い。これによって、
内部アドレス自動増加機能にも対応でき、単体で使用す
るときの動作と複数で使用するときの動作を完全に一致
させることができる。この結果、ＮＡＮＤタイプのフラ
ッシュメモリに用意されている連続読み出しコマンドが
複数のチップ間をまたがっても問題なく実行されるの
で、ユーザは複数個実装されていることを全く意識する
ことなく単独使用しているのと全く同じに使用すること
ができる。
【００７８】その他、半導体記憶装置では設定以上のア
ドレスまで自動増加させるような命令が入力されると、
最大アドレスの情報を出力し続けるという半導体記憶装
置もあるので、この機能を実現するためには仮想メモリ
アドレスが設定上最大のアドレスに到達した場合には、
内部アドレスの増加を中止し、最大アドレスの情報を出
力し続けるようにすれば良い。
【００７９】上述したように、この発明によれば、複数
個の半導体メモリチップを同一システムに実装し、メモ
リ容量を大きくしても、外部からは単独使用したときと
全く同一の仕様に見える半導体記憶装置を提供できる。
特に、実装基板の表と裏の両面に半導体メモリチップを
実装したり、半導体メモリチップを積み重ねて実装する
ことにより、記憶容量が単独実装の２倍のシステムを構
成する場合に有効である。また、連続読み出しのような
チップ間をまたがるようなコマンドも、チップ間の隔た
りを感じることなく使用することができる。更に、次世
代のシステム構成を検討する場合、前世代の半導体メモ
リチップを使用して次世代の半導体メモリチップと完全
コンパチブルにできるので、半導体記憶装置の開発スケ
ジュールと完全に独立したシステム開発を行えるように
なる。
【００８０】
【発明の効果】以上説明したように、この発明によれ
ば、複数の半導体メモリチップを単一のシステムに実装
する場合と、１つを単独で実装する場合とで全く同じに
使用できる半導体記憶装置、及びこの半導体記憶装置を
複数個用いて構成した半導体記憶システムが得られる。
【００８１】また、単独での実装と複数個での実装で見
かけ上は全く同じに見せることができ、且つ次世代シス
テムを先行して設計するために、前世代の半導体メモリ
チップを複数個用いて１チップの次世代システムと全く
同じインターフェイスで設計を行うことができる半導体
記憶装置、及びこの半導体記憶装置を複数個用いて構成
した半導体記憶システムが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶
装置及び半導体記憶システムについて説明するためのも
ので、半導体記憶システムの概略的な構成例を示すブロ
ック図。
【図２】図１に示した各半導体メモリチップにおける実
メモリ空間と仮想メモリ空間との関係を模式的に示す
図。
【図３】半導体記憶装置の具体的な構成例について説明
するためのもので、アドレスの入力回路系、アドレスデ
コーダ系及びデータの出力回路系の要部を抽出して概略
構成を示すブロック図。
【図４】図３に示した構成における入力切換回路の一例
を示す回路図。
【図５】半導体メモリチップをシステムボード上に多段
に積み重ねて実装する場合の構成について説明するため
の斜視図。
【図６】この発明の第２の実施の形態に係る半導体記憶
装置及び半導体記憶システムについて説明するためのも
ので、８個のＮＡＮＤタイプのフラッシュメモリチップ
を単一のシステムボード上に実装したシステム構成例を
示す図。
【図７】図６のシステムにおける実メモリ空間と仮想メ
モリ空間との関係を模式的に示す図。
【図８】図６及び図７に示した半導体記憶システムにお
けるアドレスの入力方法について説明するための図。
【図９】この発明の第３の実施の形態に係る半導体記憶
装置及び半導体記憶システムについて説明するためのも
ので、半導体記憶装置のアドレスの入力回路系、アドレ
スデコーダ系及びデータの出力回路系の要部を抽出して
概略構成を示すブロック図。
【図１０】複数の半導体メモリチップを実装した従来の
半導体記憶システムを示すブロック図。
【図１１】各種の携帯用電子機器に使用される従来の小
型メモリカードを示すもので、（ａ）図は単一の半導体
メモリチップを実装した場合を示す図、（ｂ）図は複数
の半導体メモリチップを実装した場合を示す図。
【符号の説明】
１１−１〜１１−ｎ…半導体メモリチップ、１２…入力
バス、１３…出力バス、１４…制御バス、１６…チップ
選択信号線、２５−１〜２５−１７…入力バッファ、２
６−１，２６−２…入力切換回路、２７…アドレスデコ
ーダ、２８…チップアドレスデコード回路、２９−１〜
２９−１７…出力バッファ、３０…システムボード、３
１−１，３１−２…入力バッファ、３２…内部アドレス
カウンタ、ＴＡ，ＴＢ，ＴＣ，ＴＤ…実メモリ空間、Ｖ
Ａ…仮想メモリ空間、Ａｄｄ１…第１のアドレス信号、
Ａｄｄ２…第２のアドレス信号、Ａｉｎ０〜Ａｉｎ１６
…実メモリ空間を指定するためのアドレス信号、Ａｉｎ
ｅｘｔ１，Ａｉｎｅｘｔ２…仮想メモリ空間を指定する
ためのアドレス信号、ＶＳ１，ＶＳ２…仮想メモリ空間
中の実メモリ空間の位置を示す電位。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４９５ Ｈ０１Ｌ 27/10 ４３４

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイの実メモリ空間を指定
    する第１のアドレス信号が入力される第１の入力手段
    と、 前記メモリセルアレイに記憶できる容量より大きな仮想
    アドレス空間を指定する第２のアドレス信号が入力され
    る第２の入力手段と、 前記仮想アドレス空間中の前記実アドレス空間の位置を
    外部から設定するための実アドレス位置設定手段と、 前記第２のアドレス信号で指定されたアドレスが前記実
    アドレス位置設定手段で設定された仮想アドレス空間中
    の実アドレス空間の位置と一致しているか否かを判別す
    る判別手段と、 前記判別手段により、前記実メモリ空間がアクセスされ
    ていると判別されたときに、前記第１の入力手段の出力
    信号をデコードして前記メモリセルアレイをアクセスす
    るアドレスデコード手段と、 前記メモリセルアレイから読み出されたデータを出力す
    る出力手段とを具備することを特徴とする半導体記憶装
    置。
  2. 【請求項２】 前記判別手段により、前記実メモリ空間
    がアクセスされていないと判別されたときに、前記出力
    手段を高抵抗状態にすることを特徴とする請求項１に記
    載の半導体記憶装置。
  3. 【請求項３】 前記判別手段により、前記実メモリ空間
    がアクセスされていないと判別されたときに、当該チッ
    プをスタンバイ状態にすることを特徴とすることを特徴
    とする請求項１に記載の半導体記憶装置。
  4. 【請求項４】 メモリセルアレイの実メモリ空間を指定
    する第１のアドレス信号が入力される入力バッファと、 前記メモリセルアレイに記憶できる容量よりも大きな仮
    想アドレス空間中の前記実アドレス空間の位置を外部か
    ら設定するための実アドレス位置設定手段と、 前記仮想アドレス空間を指定する第２のアドレス信号が
    入力され、前記実アドレス位置設定手段で設定された前
    記仮想メモリ空間中の前記実メモリ空間の位置に応じ
    て、前記第２のアドレス信号を反転または非反転して内
    部アドレス信号を生成する入力切換回路と、 前記入力バッファの出力信号と前記入力切換回路から出
    力される内部アドレス信号とをデコードして前記メモリ
    セルアレイをアクセスするアドレスデコーダと、 前記メモリセルアレイから読み出されたデータを出力す
    る出力バッファと、 前記入力切換回路から出力される内部アドレス信号をデ
    コードして、前記実メモリ空間がアクセスされていない
    ときに、前記出力バッファの出力端子を高抵抗状態にす
    るチップアドレスデコード回路とを具備することを特徴
    とする半導体記憶装置。
  5. 【請求項５】 メモリセルアレイの実メモリ空間を指定
    する第１のアドレス信号が入力される入力バッファと、 前記メモリセルアレイに記憶できる容量よりも大きな仮
    想アドレス空間中の前記実アドレス空間の位置を外部か
    ら設定するための実アドレス位置設定手段と、 前記仮想アドレス空間を指定する第２のアドレス信号が
    入力され、前記実アドレス位置設定手段で設定された前
    記仮想メモリ空間中の前記実メモリ空間の位置に応じ
    て、前記第２のアドレス信号を反転または非反転して内
    部アドレス信号を生成する入力切換回路と、 前記入力バッファの出力信号と前記入力切換回路から出
    力される内部アドレス信号とをデコードして前記メモリ
    セルアレイをアクセスするアドレスデコーダと、 前記メモリセルアレイから読み出されたデータを出力す
    る出力バッファと、 前記入力切換回路から出力される内部アドレス信号をデ
    コードして、前記実メモリ空間がアクセスされていない
    ときに、当該チップをスタンバイ状態にするチップアド
    レスデコード回路とを具備することを特徴とする半導体
    記憶装置。
  6. 【請求項６】 メモリセルアレイの実メモリ空間を指定
    する第１のアドレス信号が入力される入力バッファと、 前記メモリセルアレイに記憶できる容量よりも大きな仮
    想アドレス空間中の前記実アドレス空間の位置を外部か
    ら設定するための実アドレス位置設定手段と、 前記仮想アドレス空間を指定する第２のアドレス信号が
    入力され、前記実アドレス位置設定手段で設定された前
    記仮想メモリ空間中の前記実メモリ空間の位置に応じ
    て、前記第２のアドレス信号を反転または非反転して内
    部アドレス信号を生成する入力切換回路と、 前記入力バッファの出力信号と前記入力切換回路から出
    力される内部アドレス信号とをデコードして前記メモリ
    セルアレイをアクセスするアドレスデコーダと、 前記メモリセルアレイから読み出されたデータを出力す
    る出力バッファと、 前記入力切換回路から出力される内部アドレス信号をデ
    コードして、前記実メモリ空間がアクセスされていない
    ときに、当該チップをスタンバイ状態にし、且つ前記出
    力バッファの出力端子を高抵抗状態にするチップアドレ
    スデコード回路とを具備することを特徴とする半導体記
    憶装置。
  7. 【請求項７】 前記実アドレス位置設定手段は、電気溶
    断型のフューズ素子またはレーザ溶断型のフューズ素子
    を備え、前記仮想メモリ空間中の前記実メモリ空間の位
    置を前記電気溶断型のフューズ素子またはレーザ溶断型
    のフューズ素子を溶断するか否かに応じて設定すること
    を特徴とする請求項１ないし６いずれか１つの項に記載
    の半導体記憶装置。
  8. 【請求項８】 前記実アドレス位置設定手段は、オプシ
    ョンピンを備え、前記仮想メモリ空間中の前記実メモリ
    空間の位置を前記オプションピンに与える電位に応じて
    設定することを特徴とする請求項１ないし６いずれか１
    つの項に記載の半導体記憶装置。
  9. 【請求項９】 前記実アドレス位置設定手段は、オプシ
    ョンピンを備え、前記オプションピンに、第１の電位を
    与えるか、第２の電位を与えるかに応じて前記仮想メモ
    リ空間中の前記実メモリ空間の位置を設定することを特
    徴とする請求項１ないし６いずれか１つの項に記載の半
    導体記憶装置。
  10. 【請求項１０】 前記実アドレス位置設定手段は、前記
    実メモリ空間が前記仮想メモリ空間中の上位アドレス側
    に位置するか下位アドレス側に位置するかを指示するた
    めのオプションピンを備え、前記オプションピンに、第
    １の電位を与えた時に前記仮想メモリ空間の上位アドレ
    スを指示し、第２の電位を与えた時に前記仮想メモリ空
    間の下位アドレスを指示し、開放状態では前記仮想アド
    レス空間を使用しないことを特徴とする請求項１ないし
    ６いずれか１つの項に記載の半導体記憶装置。
  11. 【請求項１１】 前記実アドレス位置設定手段は、前記
    仮想メモリ空間中の前記実メモリ空間の位置を記憶する
    ための不揮発性メモリ素子を備え、前記不揮発性メモリ
    素子に記憶されたデータに基づいて、前記仮想メモリ空
    間中の前記実メモリ空間の位置を指定することを特徴と
    する請求項１ないし６いずれか１つの項に記載の半導体
    記憶装置。
  12. 【請求項１２】 前記フューズ素子を溶断したか否かに
    応じて、前記第２のアドレス信号をそのまま内部アドレ
    ス信号として用いるか、反転させて内部アドレス信号と
    して用いるかを設定し、前記仮想メモリ空間中の前記実
    メモリ空間の位置を指定することを特徴とする請求項７
    に記載の半導体記憶装置。
  13. 【請求項１３】 前記オプションピンに第１の電位が印
    加された場合には前記第２のアドレス信号をそのまま内
    部アドレス信号として用い、前記オプションピンに第２
    の電位が印加された場合には前記第２のアドレス信号を
    反転させて内部アドレス信号として用いることにより、
    前記仮想メモリ空間中の前記実メモリ空間の位置を指定
    することを特徴とする請求項８に記載の半導体記憶装
    置。
  14. 【請求項１４】 前記オプションピンを抵抗成分を介し
    て第１の電位に接続し、前記オプションピンに電位が印
    加されない場合には前記第２のアドレス信号をそのまま
    内部アドレス信号として用い、前記オプションピンに前
    記第２の電位が印加された場合には前記第２のアドレス
    信号を反転させて内部アドレス信号として用いることに
    より、前記仮想メモリ空間中の前記実メモリ空間の位置
    を指定することを特徴とする請求項９に記載の半導体記
    憶装置。
  15. 【請求項１５】 前記不揮発性メモリ素子に記憶された
    データに基づいて、前記第２のアドレス信号をそのまま
    内部アドレス信号として用いるか、反転させて内部アド
    レス信号として用いるかを切り替え、前記仮想メモリ空
    間中の前記実メモリ空間の位置を指定することを特徴と
    する請求項１１に記載の半導体記憶装置。
  16. 【請求項１６】 前記第２のアドレス信号と前記実アド
    レス位置設定手段に設定された仮想メモリ空間中の前記
    実メモリ空間の位置とを比較し、不一致の時に前記メモ
    リセルアレイの全アドレスを非選択にすることを特徴と
    する請求項７ないし１５いずれか１つの項に記載の半導
    体記憶装置。
  17. 【請求項１７】 前記第１，第２の入力手段に入力され
    た前記第１，第２のアドレス信号をラッチし、順次カウ
    ントアップする計数手段を更に具備し、前記第２のアド
    レス信号は前記実アドレス位置設定手段の設定によらず
    前記計数手段でカウントアップされ、前記計数手段のカ
    ウント出力を前記アドレスデコード手段に入力する前
    に、前記第２のアドレス信号に対応した出力信号を前記
    実アドレス位置設定手段の設定に応じて反転させるか否
    かを制御することを特徴とする請求項１ないし３いずれ
    か１つの項に記載の半導体記憶装置。
  18. 【請求項１８】 前記メモリセルアレイは、不揮発性の
    メモリセルがマトリックス状に配置されて構成されてい
    ることを特徴とする請求項１ないし１７いずれか１つの
    項に記載の半導体記憶装置。
  19. 【請求項１９】 前記第１，第２のアドレス信号は、複
    数サイクルで多重入力されることを特徴とする請求項１
    ないし１８いずれか１つの項に記載の半導体記憶装置。
  20. 【請求項２０】 対応する全ての入出力信号ピンを共通
    に並列接続した複数の半導体記憶装置を単一のシステム
    に並列に実装して成り、 前記半導体記憶装置はそれぞれ、 メモリセルアレイの実メモリ空間を指定する第１のアド
    レス信号が入力される第１の入力手段と、 前記メモリセルアレイに記憶できる容量より大きな仮想
    アドレス空間を指定する第２のアドレス信号が入力され
    る第２の入力手段と、 前記仮想アドレス空間中の前記実アドレス空間の位置を
    外部から設定するための実アドレス位置設定手段と、 前記第２のアドレス信号で指定されたアドレスが前記実
    アドレス位置設定手段で設定された仮想アドレス空間中
    の実アドレス空間の位置と一致しているか否かを判別す
    る判別手段と、 前記判別手段により、前記実メモリ空間がアクセスされ
    ていると判別されたときに、前記第１の入力手段の出力
    信号をデコードして前記メモリセルアレイをアクセスす
    るアドレスデコード手段と、 前記メモリセルアレイから読み出されたデータを出力す
    る出力手段とを具備し、 前記判別手段により、前記実メモリ空間がアクセスされ
    ていないと判別されたときに、前記出力手段を高抵抗状
    態にすることを特徴とする半導体記憶システム。
  21. 【請求項２１】 対応する全ての入出力信号ピンを共通
    に並列接続した複数の半導体記憶装置を単一のシステム
    に並列に実装して成り、 前記半導体記憶装置はそれぞれ、 メモリセルアレイの実メモリ空間を指定する第１のアド
    レス信号が入力される第１の入力手段と、 前記メモリセルアレイに記憶できる容量より大きな仮想
    アドレス空間を指定する第２のアドレス信号が入力され
    る第２の入力手段と、 前記仮想アドレス空間中の前記実アドレス空間の位置を
    外部から設定するための実アドレス位置設定手段と、 前記第２のアドレス信号で指定されたアドレスが前記実
    アドレス位置設定手段で設定された仮想アドレス空間中
    の実アドレス空間の位置と一致しているか否かを判別す
    る判別手段と、 前記判別手段により、前記実メモリ空間がアクセスされ
    ていると判別されたときに、前記第１の入力手段の出力
    信号をデコードして前記メモリセルアレイをアクセスす
    るアドレスデコード手段と、 前記メモリセルアレイから読み出されたデータを出力す
    る出力手段とを具備し、 前記判別手段により、前記実メモリ空間がアクセスされ
    ていないと判別されたときに、当該チップをスタンバイ
    状態にすることを特徴とする半導体記憶システム。
  22. 【請求項２２】 対応する全ての入出力信号ピンを共通
    に並列接続した複数の半導体記憶装置を単一のシステム
    に並列に実装して成り、 前記半導体記憶装置はそれぞれ、 メモリセルアレイの実メモリ空間を指定する第１のアド
    レス信号が入力される第１の入力手段と、 前記メモリセルアレイに記憶できる容量より大きな仮想
    アドレス空間を指定する第２のアドレス信号が入力され
    る第２の入力手段と、 前記仮想アドレス空間中の前記実アドレス空間の位置を
    外部から設定するための実アドレス位置設定手段と、 前記第２のアドレス信号で指定されたアドレスが前記実
    アドレス空間位置設定手段で設定された仮想アドレス空
    間中の実アドレス空間の位置と一致しているか否かを判
    別する判別手段と、 前記判別手段により、前記実メモリ空間がアクセスされ
    ていると判別されたときに、前記第１の入力手段の出力
    信号をデコードして前記メモリセルアレイをアクセスす
    るアドレスデコード手段と、 前記メモリセルアレイから読み出されたデータを出力す
    る出力手段とを具備し、 前記判別手段により、前記実メモリ空間がアクセスされ
    ていないと判別されたときに、当該チップをスタンバイ
    状態にし、且つ前記出力手段を高抵抗状態にすることを
    特徴とする半導体記憶システム。
  23. 【請求項２３】 対応する全ての入出力信号ピンを共通
    に並列接続した複数の半導体記憶装置を単一のシステム
    に並列に実装して成り、 前記半導体記憶装置はそれぞれ、 メモリセルアレイの実メモリ空間を指定する第１のアド
    レス信号が入力される入力バッファと、 前記メモリセルアレイに記憶できる容量よりも大きな仮
    想アドレス空間中の前記実アドレス空間の位置を外部か
    ら設定するための実アドレス位置設定手段と、 前記仮想アドレス空間を指定する第２のアドレス信号が
    入力され、前記実アドレス位置設定手段で設定された前
    記仮想メモリ空間中の前記実メモリ空間の位置に応じ
    て、前記第２のアドレス信号を反転または非反転して内
    部アドレス信号を生成する入力切換回路と、 前記入力バッファの出力信号と前記入力切換回路から出
    力される内部アドレス信号とをデコードして前記メモリ
    セルアレイをアクセスするアドレスデコーダと、 前記メモリセルアレイから読み出されたデータを出力す
    る出力バッファと、 前記入力切換回路から出力される内部アドレス信号をデ
    コードして、前記実メモリ空間がアクセスされていない
    ときに、前記出力バッファの出力端子を高抵抗状態にす
    るチップアドレスデコード回路とを具備することを特徴
    とする半導体記憶システム。
  24. 【請求項２４】 対応する全ての入出力信号ピンを共通
    に並列接続した複数の半導体記憶装置を単一のシステム
    に並列に実装して成り、 前記半導体記憶装置はそれぞれ、 メモリセルアレイの実メモリ空間を指定する第１のアド
    レス信号が入力される入力バッファと、 前記メモリセルアレイに記憶できる容量よりも大きな仮
    想アドレス空間中の前記実アドレス空間の位置を外部か
    ら設定するための実アドレス位置設定手段と、 前記仮想アドレス空間を指定する第２のアドレス信号が
    入力され、前記実アドレス位置設定手段で設定された前
    記仮想メモリ空間中の前記実メモリ空間の位置に応じ
    て、前記第２のアドレス信号を反転または非反転して内
    部アドレス信号を生成する入力切換回路と、 前記入力バッファの出力信号と前記入力切換回路から出
    力される内部アドレス信号とをデコードして前記メモリ
    セルアレイをアクセスするアドレスデコーダと、 前記メモリセルアレイから読み出されたデータを出力す
    る出力バッファと、 前記入力切換回路から出力される内部アドレス信号をデ
    コードして、前記実メモリ空間がアクセスされていない
    ときに、当該チップをスタンバイ状態にするチップアド
    レスデコード回路とを具備することを特徴とする半導体
    記憶システム。
  25. 【請求項２５】 対応する全ての入出力信号ピンを共通
    に並列接続した複数の半導体記憶装置を単一のシステム
    に並列に実装して成り、 前記半導体記憶装置はそれぞれ、 メモリセルアレイの実メモリ空間を指定する第１のアド
    レス信号が入力される入力バッファと、 前記メモリセルアレイに記憶できる容量よりも大きな仮
    想アドレス空間中の前記実アドレス空間の位置を外部か
    ら設定するための実アドレス位置設定手段と、 前記仮想アドレス空間を指定する第２のアドレス信号が
    入力され、前記実アドレス位置設定手段で設定された前
    記仮想メモリ空間中の前記実メモリ空間の位置に応じ
    て、前記第２のアドレス信号を反転または非反転して内
    部アドレス信号を生成する入力切換回路と、 前記入力バッファの出力信号と前記入力切換回路から出
    力される内部アドレス信号とをデコードして前記メモリ
    セルアレイをアクセスするアドレスデコーダと、 前記メモリセルアレイから読み出されたデータを出力す
    る出力バッファと、 前記入力切換回路から出力される内部アドレス信号をデ
    コードして、前記実メモリ空間がアクセスされていない
    ときに、当該チップをスタンバイ状態にし、且つ前記出
    力バッファの出力端子を高抵抗状態にするチップアドレ
    スデコード回路とを具備することを特徴とする半導体記
    憶システム。
  26. 【請求項２６】 前記複数の半導体記憶装置は、試験工
    程では実質的に同一動作することを特徴とする請求項２
    ０ないし２５いずれか１つの項に記載の半導体記憶シス
    テム。
  27. 【請求項２７】 前記半導体記憶装置の２つのチップが
    実装基板の表と裏に張り合わせて実装され、前記仮想メ
    モリ空間は実メモリ空間の２倍であることを特徴とする
    請求項２０ないし２６いずれか１つの項に記載の半導体
    記憶システム。
  28. 【請求項２８】 前記仮想メモリ空間に対して読み出
    し、書き込み及び消去の少なくともいずれか１つの操作
    が行われ、前記第１，第２のアドレス信号によるアドレ
    ス指定がチップ毎に前記実アドレス位置設定手段に設定
    されている実メモリ空間と一致した場合には個々の半導
    体記憶装置として動作し、アドレス指定が前記実アドレ
    ス位置設定手段に設定されている実メモリ空間と一致し
    ない場合には当該チップ全体がアドレス非選択状態の動
    作を行うことを特徴とする請求項２０ないし２７いずれ
    か１つの項に記載の半導体記憶システム。
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