CN102681943B - 内存装置以及其存取方法 - Google Patents

Abstract

本发明公开了一种内存装置以及其存取方法，该内存装置包括多个内存芯片。这些内存芯片接收一输入地址编码且交替地操作在一使能模式。每一内存芯片接收各自的一选择信号，且根据一内部位置计数编码来操作。对于每一内存芯片而言，各自的内部地址计数编码是根据输入地址编码以及各自的选择信号来初始设定。根据本发明实施例的内存装置及其存取方法，当内存芯片被设计成能选择性地操作为一单一内存芯片或者操作为堆叠内存芯片中的一者时，可实现控制该内存芯片在使能模式与非使能模式间切换。

Description

内存装置以及其存取方法

技术领域

本发明涉及一种内存装置，特别是有关于一种包括堆叠内存芯片的内存装置。

背景技术

图1表示256Mb的内存芯片。参阅图1，内存芯片1包括24个地址输入垫A0～A23、选择输入垫SP、以及闲置输入垫NC。当内存芯片1操作为单一内存晶粒时，选择输入垫SP以及闲置输入垫NC都处于浮接状态(floating)。内存芯片1内部的弱上拉/下拉电路(weak pull high-low circuit)逐渐地将其连接于选择输入垫SP的内部节点拉至一高/低电压准位。

在一些应用中，至少两个图1的内存芯片1可堆叠形成一个内存装置。其中之一的内存芯片操作为两堆叠内存芯片中的上方内存芯片，而另一内存芯片则操作为两堆叠内存芯片中的下方内存芯片。在此时，每一内存芯片需要另一地址输入垫作为第25个地址输入垫，以定址此两堆叠内存芯片。当在此两堆叠内存芯片之间执行跨越操作(crossing operation)时，举例来说，当上方内存芯片的存取操作完成且接着执行下方内存芯片的存取操作时，上方内存芯片必须进入至非使能模式(inactive mode)，而下方内存芯片则必须进入使能模式(active mode)。相反地，当下方内存芯片的存取操作完成且接着执行上方内存芯片的存取操作时，下方内存芯片必须进入至非使能模式，而上方内存芯片则必须进入使能模式。因此，当一内存芯片被设计成能选择性地操作为一单一内存芯片或者操作为堆叠内存芯片中的一者时，如何控制该内存芯片在使能模式与非使能模式间切换是一个很重要的议题。

发明内容

本发明提供一种内存装置，其包括多个内存芯片。这些内存芯片接收一输入地址编码且交替地操作在一使能模式。每一内存芯片接收各自的一选择信号，且根据一内部位置计数编码来操作。对于每一内存芯片而言，各自的内部地址计数编码是根据输入地址编码以及各自的选择信号来初始设定。

本发明更提供一种内存装置，其包括第一内存芯片以及第二内存芯片。第一内存装置接收一输入地址编码以及一第一选择信号，且根据一第一内部地址计数编码来操作。第二内存装置也接收上述输入地址编码以及一第二选择信号，且根据一第二内部地址计数编码来操作。第一内部地址计数编码的最大有效位是通过对上述输入地址的最大有效位以及上述第一选择信号的逻辑值执行一互斥或(XOR)逻辑操作来初始设定。第二内部地址计数编码的最大有效位则是通过对上述输入地址的最大有效位以及上述第二选择信号的逻辑值执行互斥或逻辑操作来初始设定。

本发明另提供一种存取方法，适用于内存装置。此内存装置包括多个内存芯片。这些内存芯片接收一输入地址编码，且每一内存芯片接收各自的一选择信号。此存取方法包括：对于每一内存芯片而言，根据上述输入地址编码以及各自的选择信号来初始设定各自的内部地址计数编码；以及根据各自的内部地址计数编码来控制每一内存芯片操作在一使能模式或一非使能模式。

根据本发明实施例的内存装置及其存取方法，当内存芯片被设计成能选择性地操作为一单一内存芯片或者操作为堆叠内存芯片中的一者时，可实现控制该内存芯片在使能模式与非使能模式间切换。

附图说明

图1表示256Mb的内存芯片；

图2表示包括两堆叠内存芯片的内存装置的实施例；

图3表示图2的两堆叠内存芯片的地址输入垫连接状况；

图4A及图4B说明根据本发明一实施例，在图2中输入地址编码ADD与内存芯片的各自内部地址计数编码间的关系；

图5A及图5B说明内存芯片的各自内部地址计数编码与操作模式间的关系；以及

图6表示四个堆叠内存芯片的地址输入垫之间的连接。

附图标号：

图1：

1～内存芯片；         A0～A23～地址输入垫；

NC～闲置输入垫；      SP～选择输入垫；

图2：

2～内存装置；         20、21～内存芯片；

23～间隙；

A’24、A”24、PA24～地址输入垫；

SP20、SP21～选择输入垫；

SS20、SS21～选择信号； VDD、VSS～电压源；

图3：

20、21～内存芯片；

A’1...A’24、A”1...A”24～地址输入垫；

ADD[24:0]～输入地址编码；

PA0...PA24～地址输入垫；

SP20、SP21～选择输入垫；

SS20、SS21～选择信号； VDD、VSS～电压源；

图4A-图4B：

20、21～内存芯片；

ADD[24:0]～输入地址编码；

AC20[24:0]、AC21[24:0]～内部地址计数编码；

图5A-图5B：

AC20[24:0]、AC21[24:0]～内部地址计数编码；

图6：

6～内存装置；            60...63～内存芯片；

A0...A25～地址输入垫；

ADD[25:0]～输入地址编码；

PA0...PA25～地址输入垫；

SP0...SP1～选择输入垫；  SS1、SS2～选择信号；

VDD、VSS～电压源。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

图2表示包括两堆叠内存芯片的一内存装置的例子。图3表示图2的两堆叠内存芯片的地址输入垫连接状况。为了能清楚表示地址输入垫的连接状况，以并排配置来呈现此两内存芯片，然而实际上，如图2所示，其中的一内存芯片是堆叠于另一内存芯片之上，参阅图2以及图3，两内存芯片20以及21堆叠形成一个内存装置2。内存芯片20作为上方内存芯片，其堆叠在作为下方内存芯片的内存芯片21之上，且两者之间存在着间隙23。此堆叠的内存芯片20以及21中每一者都包括25个地址输入垫以及一个选择输入垫。参阅图3，内存芯片20的地址输入垫A’0～A’24分别连接内存芯片21的地址输入垫A”0～A”24在地址输入垫PA0～PA24上。内存芯片20以及21透过地址输入垫PA0～PA24以及各自的地址输入垫A’0～A’24与A”0～A”24来接收输入地址编码ADD[24:0]。

在图3中，上方内存芯片20的选择输入垫SP20接收具有电压源VDD的高电压位准的选择信号SS20，而下方内存芯片21的选择输入垫SP21接收具有电压源VSS的低电压位准的选择信号SS21。在一实施例中，由于上方内存芯片20的选择输入垫SP20接收具有电压源VDD的高电压位准的选择信号SS20，而下方内存芯片21的选择输入垫SP21接收具有电压源VSS的低电压位准的选择信号SS21，因此上方内存芯片20的选择信号SS20的逻辑值为“1”，而下方内存芯片21的选择信号SS21的逻辑值为“0”。对于每一内存芯片而言，当选择信号的逻辑值被决定时，内存芯片20以及21中何者被选择为运作，是取决于输入地址编码ADD[24:0]的第25位ADD[24]的逻辑值与其选择信号的逻辑值是否相等。在一实施例中，选择信号SS20以及SS21的逻辑值是有关于存取内存芯片20以及21的顺序。当地址输入垫PA24所接收的输入地址编码ADD[24:0]的第25位ADD[24]具有高逻辑值时(ADD[24]＝1)，由于选择信号SS20的逻辑值等于“1”，因此上方内存芯片20则被选择运作(进入使能模式)，而由于选择信号SS21的逻辑值等于“0”，因此下方内存芯片21则被选择不运作(进入非使能模式)。相反地，当地址输入垫PA24所接收的输入地址编码ADD[24:0]的第25位ADD[24]具有低逻辑值时(ADD[24]＝0)，下方内存芯片21则被选择运作，而上方内存芯片20则被选择不运作。

根据一实施例，当期望内存装置2被存取时，内存芯片20以及21接收输入地址编码ADD[24:0]且分别产生内部地址计数编码AC20[24:0]以及AC21[24:0]。输入地址编码ADD[24:0]的长度相同于内存芯片20以及21的内部地址计数编码AC20[24:0]与AC21[24:0]的长度。在存取操作开始时，输入地址编码ADD的第1至24位ADD[0]～ADD[23]初始作为内存芯片20的内部地址计数编码AC20的第1至24位AC20[0]～AC20[23]以及初始作为内存芯片21的内部地址计数编码AC21的第1至24位AC21[0]～AC21[23]。换句话说，内存芯片20的内部地址计数编码AC20的第1至24位AC20[0]～AC20[23]初始设定为输入地址编码ADD的第1至24位ADD[0]～ADD[23]，且内存芯片21的内部地址计数编码AC21的第1至24位AC21[0]～AC21[23]初始设定为输入地址编码ADD的第1至24位ADD[0]～ADD[23]。此外，在存取操作开始时，对于内存芯片20以及21每一者而言，其内部地址计数编码的最大有效位组是根据输入地址编码ADD的最大有效位组以及各自选择信号的逻辑值而初始设定。在此实施例中，输入地址编码ADD的最大有效位组包括一个位，即是最大有效位ADD[24](第25位)；且内存芯片20以及21的各自内部地址计数编码AC20与AC21的最大有效位组也都包括一个位，即是最大有效位AC20[24]/AC21[24](第25位)。因此，内存芯片20以及21每一者的各自内部地址计数编码的第25位是根据输入地址编码ADD的第25位ADD[24]以及各自选择信号的逻辑值而初始设定。在此实施例中，对于内存芯片20以及21每一者而言，各自内部地址计数编码的第25位是通过对输入地址编码ADD的第25位ADD[24]以及各自选择信号的逻辑值执行一互斥或(XOR)逻辑操作而初始设定。根据此互斥或逻辑操作，当各自内部地址计数编码的第25位等于低逻辑位准(“0”)时，对应的内存芯片则运作(使能模式)；当各自内部地址计数编码的第25位等于高逻辑位准(“1”)时，对应的内存芯片则不运作(非使能模式)。

在下文，将叙述内存装置2的存取操作的实施例。图4A以及图4B是说明输入地址编码ADD与内存芯片20以及21的各自内部地址计数编码AC20及AC21间的关系的实施例。假设在内存装置2的存取操作开始时，输入地址编码ADD初始等于“0FFFFFF”(ADD[24:0]＝0FFFFFF)。根据初始输入地址编码ADD的第25位ADD[24](ADD[24]＝0)，由于选择输入垫SP21被下拉至电压源VSS的低电压位准，因此存取操作是对下方内存芯片21来执行。参阅图4A及图4B，下方内存芯片21的内部地址计数编码AC21的第1至24位AC21[0]～AC21[23]分别初始设定为输入地址编码ADD的第1至24位ADD[0]～ADD[23]，且下方内存芯片21的内部地址计数编码AC21的第25位AC21[24]通过对输入地址编码ADD的第25位ADD[24](ADD[24]＝0)与具有低电压位准的选择信号SS21的逻辑值(＝“0”)执行互斥或逻辑操作而设定。因此下方内存芯片21的内部地址计数编码AC21则初始等于“0FFFFFF”，其中AC21[24]＝0XOR 0＝0。上方内存芯片20的内部地址计数编码AC20的第1至24位AC20[0]～AC20[23]分别初始设定为输入地址编码ADD的第1至24位ADD[0]～ADD[23]，且上方内存芯片20的内部地址计数编码AC20的第25位AC20[24]通过对输入地址编码ADD的第25位ADD[24](ADD[24]＝0)与具有低电压位准的选择信号SS20的逻辑值(＝“1”)执行互斥或逻辑操作而设定。因此上方内存芯片20的内部地址计数编码AC20则初始等于“1FFFFFF”，其中AC20[24]＝0XOR 1＝1。由于下方内存芯片21的内部地址计数编码AC21的第25位AC21[24]等于逻辑“0”而上方内存芯片20的内部地址计数编码AC20的第25位AC20[24]等于逻辑“1”，因此下方内存芯片21根据其内部地址计数编码AC21(＝“0FFFFFF”)而操作在使能模式，且上方内存芯片20根据其内部地址计数编码AC20(＝“1FFFFFF”)而操作在非使能模式。

在内存芯片20以及21的内部地址计数编码AC20与AC21的初始值设定后，通过内存芯片20以及21的内部计数器来使其内部地址计数编码持续地每次以“1”来增加。参阅图5A以及图5B，在内存芯片20以及21的内部地址计数编码AC20与AC21自其初始值开始而以“1”来增加后，下方内存芯片21的内部地址计数编码AC21由“0FFFFFF”变为“1000000”，而上方内存芯片20的内部地址计数编码AC20由“1FFFFFF”变为“0000000”。由于下方内存芯片21的内部地址计数编码AC21的第25位AC21[24]变为逻辑“1”而上方内存芯片20的内部地址计数编码AC20的第25位AC20[24]变为逻辑“0”，因此下方内存芯片21切换进入至非使能模式，而上方内存芯片20则切换进入至使能模式。在下方内存芯片21的内部位置计数编码AC21持续地由“1000000”增加至“1FFFFFF”的期间，下方内存芯片21仍处于非使能模式。在上方内存芯片20的内部位置计数编码AC20持续地由“0000000”增加至“0FFFFFF”的期间，上方内存芯片20仍处于使能模式。

当下方内存芯片21的内部位置计数编码AC21通过其内部计数器而由“1FFFFFF”增加至“0000000”时，下方内存芯片21再次切换进入使能模式。同样地，当上方内存芯片20的内部位置计数编码AC20通过其内部计数器而由“0FFFFFF”增加至“1000000”时，上方内存芯片20再次切换进入非使能模式。

根据上述实施例，在内存装置2的存取操作的一开始，内存芯片20以及21的内部地址计数编码AC20与AC21根据输入地址编码ADD以及各自的选择信号SS20与SS21来初始设定。内存芯片20以及21在存取操作一开始时的操作模式则可根据其各自内部地址计数编码AC20与AC21的初始值来决定，尤其是根据内部地址计数编码AC20以及AC21的第25位AC20[24]与AC21[24]。之后，内存芯片20以及21的内部地址计数编码AC20与AC21则通过各自内部计数器来增加，且内部地址计数编码AC20以及AC21的第25位AC20[24]与AC21[24]则随着各自内部计数器的计数操作而在“0”与“1”之间切换。因此，根据各自的内部地址计数编码AC20以及AC21，内存芯片20以及21可在使能模式与非使能模式之间切换。

在上述实施例中，是以在一内存装置中具有两堆叠内存芯片为例来说明。在一些实施例中，一内存装置可能包括多于两个的堆叠内存芯片。参阅图6，内存装置6包括四个堆叠的内存芯片60～63。为了能清楚表示地址输入垫的连接状况，以并排配置来呈现此四个内存芯片60～63，然而实际上，此四个内存芯片60～63是依序地由下而上堆叠。每一内存芯片包括26个地址输入垫A0～A25以及两个选择输入垫SP0～SP1，其中选择输入垫SP0～SP1分别选择信号SS1以及SS2。内存芯片60～63透过地址输入垫PA0～PA25以及各自的地址输入垫A0～A25来接收输入地址编码ADD[25:0]。对于每一内存芯片而言，当选择信号SS1以及SS2的逻辑值决定时，内存芯片60～63中何者被选择为运作，是取决于第25位ADD[24]的逻辑值与选择信号SS1的逻辑值是否相等以及取决于第26位ADD[25]的逻辑值与选择信号SS2的逻辑值是否相等。在一实施例中，对于每一内存芯片而言，选择信号SS1以及SS2的逻辑值是有关于存取内存芯片60～63的顺序。

在图6中，内存芯片60的选择输入垫SP0与SP1分别接收具有电压源VSS的低电压位准的选择信号SS1以及具有电压源VSS的低电压位准的选择信号SS2。内存芯片61的选择输入垫SP0与SP1分别接收具有电压源VDD的高电压位准的选择信号SS1以及具有电压源VSS的低电压位准的选择信号SS2。内存芯片62的选择输入垫SP0与SP1分别接收具有电压源VSS的低电压位准的选择信号SS1以及具有电压源VDD的高电压位准的选择信号SS2。内存芯片63的选择输入垫SP0与SP1分别接收具有电压源VDD的高电压位准的选择信号SS1以及具有电压源VDD的高电压位准的选择信号SS2。当一选择输入垫接收具有电压源VDD的高电压位准的选择信号时，该选择信号的逻辑值等于“1”；当一选择输入垫接收具有电压源VSS的低电压位准的选择信号时，该选择信号的逻辑值等于“0”。

举例来说，当地址输入垫PA24接收具有高逻辑位准的第25位ADD[24](ADD[24]＝1)且地址输入垫PA25接收具有高逻辑位准的第26位ADD[25](ADD[25]＝1)时，由于内存芯片63的选择信号SS1与SS2的逻辑值都等于“1”，因此内存芯片63选择运作(使能模式)，而其他内存芯片60～62则不运作(非使能模式)。当地址输入垫PA24接收具有低逻辑位准的第25位ADD[24](ADD[24]＝0)且地址输入垫PA25接收具有高逻辑位准的第26位ADD[25](ADD[25]＝1)时，由于内存芯片62的选择信号SS1与SS2的逻辑值分别等于“0”以及“1”，因此内存芯片62选择运作(使能模式)，而其他内存芯片60、61、及63则不运作(非使能模式)。

在图6的实施例中，在内存装置6的存取操作开始时，对于每一内存芯片60～63而言，输入地址编码ADD的第1至24位ADD[0]～ADD[23]初始作为各自内部地址计数编码的第1至24位。换句话说，对于每一内存芯片60～63而言，其各自内部位置计数编码的第1至24位的值初始设定为输入地址编码ADD的第1至24位ADD[0]～ADD[23]的值。此外，在存取操作开始时，对于每一内存芯片60～63而言，各自内部地址计数编码的最大有效位组是根据输入地址编码ADD的最大有效位组以及各自选择信号来初始设定。在一实施例中，输入地址编码ADD的最大有效位组包括两个位，即是第25位ADD[24]以及第26位ADD[25]。此外，对于每一内存芯片60～63而言，各自内部地址计数编码的最大有效位组也包括两个位，即是第25位以及第26位。因此，各自内部地址计数编码的第25位是通过对输入地址编码ADD的第25位ADD[24]以及各自选择信号SS1的逻辑值执行互斥或逻辑运算来初始设定，且各自内部地址计数编码的第26位是通过对输入地址编码ADD的第26位ADD[25]以及各自选择信号SS2的逻辑值执行互斥或逻辑运算来初始设定。当各自的内部地址计数编码的第25位以及第26位都等于低逻辑值(“0”)时，对应的内存芯片运作(使能模式)。当各自的内部地址计数编码的第25位以及第26位中至少一者等于高逻辑值(“1”)时，对应的内存芯片不运作(非使能模式)。

根据上述实施例，在内存装置6的存取操作开始时，内存芯片60～63的内部位置计数编码是根据输入地址编码ADD以及各自的选择信号SS1与SS2来初始设定。内存芯片60～63在存取操作开始时的操作模式可根据内存芯片60～63的内部地址计数编码的初始值来决定，尤其是每一内部地址计数编码的第25位以及第26位。之后，内存芯片60～63的内部地址计数编码通过各自的内部计数器而增加，且内存芯片60～63的内部地址计数编码的第25位以及第26位随着计数操作而在“0”与“1”之间改变。因此，内存芯片60～63可根据各自的内部地址计数编码而操作使能模式与非使能模式之间。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (17)

1.一种内存装置，其特征在于，包括：

多个内存芯片，接收一输入地址编码且交替地操作在一使能模式；

其中，每一所述内存芯片接收各自的一选择信号，且根据一内部地址计数编码来操作；

其中，对于每一所述内存芯片而言，各自的所述内部地址计数编码是根据所述输入地址编码以及各自的所述选择信号来初始设定；以及

其中，对于每一所述内存芯片而言，各自的所述内部地址计数编码初始设定之后，各自的所述内部地址计数编码会随着所述内存芯片之一内部计数器的计数动作持续地增加。

2.如权利要求1所述的内存装置，其特征在于，对于每一所述内存芯片而言，各自的所述内部地址计数编码的最大有效位组是根据所述输入地址编码的最大有效位组以及各自的所述选择信号的逻辑值来初始设定。

3.如权利要求2所述的内存装置，其特征在于，对于每一所述内存芯片而言，各自的所述内部地址计数编码的最大有效位组是通过对所述输入地址编码的最大有效位组以及各自的所述选择信号的逻辑值执行一互斥或逻辑操作来初始设定。

4.如权利要求3所述的内存装置，其特征在于，对于每一所述内存芯片而言，除了所述输入地址编码的最大有效位组以及各自的所述内部地址计数编码的最大有效位组以外，所述输入地址编码的其他位初始作为各自的所述内部地址计数编码的其他位。

5.如权利要求2所述的内存装置，其特征在于，当所述内存芯片包括两个内存芯片时，对于每一所述内存芯片而言，所述输入地址编码的最大有效位组包括一个位，各自的所述内部地址计数编码的最大有效位组包括一个位，且各自的所述选择信号的逻辑值根据一电压位准来决定。

6.如权利要求5所述的内存装置，其特征在于，当所述两内存芯片中一者根据各自的所述内部地址计数编码的最大有效位组具有一第一数值而操作在所述使能模式时，所述两内存芯片中另一者则根据各自的所述内部地址计数编码的最大有效位组具有一第二数值而操作在一非使能模式，所述第二数值相对于所述第一数值。

7.如权利要求1所述的内存装置，其特征在于，当所述内存芯片的一者根据各自的所述内部地址计数编码而操作在所述使能模式时，所述内存芯片中另一者则根据各自的所述内部地址计数编码而操作在一非使能模式。

8.一种内存装置，其特征在于，包括：

一第一内存芯片，接收一输入地址编码以及一第一选择信号，且根据一第一内部地址计数编码来操作；以及

一第二内存芯片，接收所述输入地址编码以及一第二选择信号，且根据一第二内部地址计数编码来操作；

其中，所述第一内部地址计数编码的最大有效位是通过对所述输入地址编码的最大有效位以及所述第一选择信号的逻辑值执行一互斥或逻辑操作来初始设定；以及

其中，所述第二内部地址计数编码的最大有效位是通过对所述输入地址编码的最大有效位以及所述第二选择信号的逻辑值执行该互斥或逻辑操作来初始设定。

9.如权利要求8所述的内存装置，其特征在于，所述第一内存芯片以及所述第二内存芯片交替地操作在一使能模式。

10.如权利要求9所述的内存装置，其特征在于，当所述第一内存芯片根据所述第一内部地址计数编码的最大有效位具有一第一数值而操作在所述使能模式时，所述第二内存芯片根据所述第二内部地址计数编码的最大有效位具有一第二数值而操作在一非使能模式，所述第二数值相对于所述第一数值。

11.如权利要求8所述的内存装置，其特征在于，除了所述输入地址编码的最大有效位、所述第一内部地址计数编码的最大有效位、以及所述第二内部地址计数编码的最大有效位以外，所述输入地址编码的其他位初始作为所述第一内部地址计数编码的其他位以及所述第二内部地址计数编码的其他位。

12.如权利要求8所述的内存装置，其特征在于，所述第一与所述第二选择信号中每一者的逻辑值是根据一电压位准来决定。

13.一种存取方法，适用于一内存装置，其特征在于，所述内存装置包括多个内存芯片，其中，所述内存芯片接收一输入地址编码，且每一所述内存芯片接收各自的一选择信号，所述存取方法包括：

对于每一所述内存芯片而言，根据所述输入地址编码以及各自的所述选择信号来初始设定各自的内部地址计数编码；以及

其中，对于每一所述内存芯片而言，各自的所述内部地址计数编码初始设定之后，各自的所述内部地址计数编码会随着所述内存芯片之一内部计数器的计数动作持续地增加；以及

根据各自的所述内部地址计数编码来控制每一所述内存芯片操作在一使能模式或一非使能模式。

14.如权利要求13所述的存取方法，其特征在于，对于每一所述内存芯片而言初始设定各自的所述内部地址计数编码的步骤包括：

对于每一所述内存芯片而言，根据所述输入地址编码的最大有效位组以及各自的所述选择信号的逻辑值来初始设定各自的所述内部地址计数编码的最大有效位组。

15.如权利要求14所述的存取方法，其特征在于，对于每一所述内存芯片而言，各自的所述内部地址计数编码的最大有效位组是通过对所述输入地址编码的最大有效位组以及各自的所述选择信号的逻辑值执行一互斥或逻辑操作来初始设定。

16.如权利要求15所述的存取方法，其特征在于，对于每一所述内存芯片而言初始设定各自的所述内部地址计数编码的步骤更包括：

对于每一所述内存芯片而言，除了所述输入地址编码的最大有效位组以及各自的所述内部地址计数编码的最大有效位组以外，所述输入地址编码的其他位初始作为各自的所述内部地址计数编码的其他位。

17.如权利要求13所述的存取方法，其特征在于，所述内存芯片交替地操作在所述使能模式。