CN102820052B - Sram多路复用装置 - Google Patents

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Abstract

一种SRAM多路复用装置包括多个局部多路复用器和一个全局多路复用器。每个局部多路复用器都与内存组相连接。全局多路复用器具有多个输入端，每个都与多个局部多路复用器的对应的输出端连接。响应于经过解码的地址，在读操作期间，局部多路复用器的输入被传送至全局多路复用器的对应的输入端。类似地，经过解码的地址使得全局多路复用器能够通过缓冲器将输入信号传送至数据输出端口。

Description

SRAM多路复用装置
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种SRAM多路复用装置。
背景技术
诸如笔记本电脑的现代电子设备包括用于存储信息的多种存储器。存储器电路包括两个主类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存储器(RAM)，随机存储器可以进一步分成两个子类别，静态随机存储器(SRAM)和动态随机存储器(DRAM)。SRAM和DRAM两者都是易失性的，这是因为在断电时它们都将丢失信息。然而，非易失性存储器可以长期地保持数据存储在其中，除非该非易失性存储器被充电(exposed to an electrical charge)。非易失性存储器包括多种子类别，比如，电可擦除可编程只读存储器(EEPROM)和闪存。
SRAM单元可以包括不同数量的晶体管。根据SRAM单元中的晶体管的总数，可以将SRAM单元称为六晶体管(6-T)SRAM、八晶体管(8-T)SRAM等等。SRAM单元被成行和成列地布置。在读操作和写操作过程中通过选择SRAM的行和列来选择SRAM单元。通过二进制码来确定将要被选出的行和列。例如，64Kb的存储器芯片可以包括控制写操作和读操作的16位二进制码。更具体地，16位二进制码被分成两个单独的8位二进制码来分别选择行和列。64Kb的存储器芯片可以进一步包括行解码器和列解码器。响应于8位码，行解码器能够产生28个，也就是256个输出。类似地，列解码器能够产生另外的28个输出。通过实现行解码器的输出和列解码器的输出，可以从具有256行和256列的存储器单元矩阵中选择出SRAM单元。
在读操作中，探测存储在存储器单元中的逻辑状态的访问时间是存储器电路的关键性能指数。由于与位线连接的多个存储器单元产生了较大电容，因此，主要的延迟可能由位线感应产生。为了减小与位线感应相关的延迟，现代的存储器电路可以将位线分成两个组，即，局部位线和全局位线。因此，由于与没有进行位线区分的存储器电路的位线电容相比，局部位线的电容变小了，因此该局部位线可以进行快速读操作。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种装置，包括：第一级多路复用器，包括：多个输入端，与多条局部位线相连接；控制输入端，与由经过解码的地址获得的第一控制信号相连接；以及多个输出端，以及第二级多路复用器，包括：多个输入端，每个都与所述第一级多路复用器的对应输出端相连接；控制输入端，与由所述经过解码的地址获得的第二控制信号相连接；以及输出端，与缓冲器相连接。
在该装置中，进一步包括：内存组，包括：第一组存储器单元，被布置成列，其中，每列都与第一局部位线相连接；第二组存储器单元，被布置成列，其中，每列都与第二局部位线相连接；以及读出放大器，具有与所述第一局部位线和所述第二局部位线相连接的输入端。
在该装置中，所述读出放大器是NAND门。
在该装置中，所述第一级多路复用器包括：多个逻辑电路，每个都包括：第一NMOS晶体管，具有与对应读出放大器的输出端相连接的栅极、接地的源极以及与所述第二级多路复用器的对应输入端相连接的漏极；第二NMOS晶体管，具有与所述第一控制信号相连接的栅极、接地的源极以及与所述第一NMOS晶体管的栅极相连接的漏极；以及第一PMOS晶体管，具有与所述第一控制信号相连接的栅极、与电压电势相连接的源极以及与所述读出放大器相连接的漏极。
在该装置中，所述第二级多路复用器包括：多个逻辑电路，每个都包括：第二PMOS晶体管，具有与所述第一级多路复用器的对应输出端相连接的栅极、与电压电势相连接的源极以及与所述缓冲器相连接的漏极；第三NMOS晶体管，具有与所述第二控制信号相连接的栅极以及与所述第二PMOS晶体管的漏极相连接的漏极；第四NMOS晶体管，具有与所述第二PMOS晶体管的栅极相连接的栅极、与所述第三NMOS晶体管的源极相连接的漏极以及接地的源极；以及第三PMOS晶体管，具有与所述第三NMOS晶体管的栅极相连接的栅极、与所述电压电势相连接的源极以及与所述第二PMOS晶体管的栅极相连接的漏极。
在该装置中，所述第二控制信号与所述第一控制信号反相。
在该装置中，所述缓冲器包括：反相器，连接在所述第二级多路复用器的输出端和数据输出端口之间；以及总线保持器，与所述第二级多路复用器的输出端相连接。
根据本发明的另一方面，提供了一种系统，包括：多个第一级多路复用器，每个都与内存组相连接，其中，每个第一级多路复用器都接收由经过解码的地址获得的第一控制信号；第二级多路复用器，与所述多个第一级多路复用器相连接，其中，所述第二级多路复用器接收由所述经过解码的地址获得的第二控制信号；以及缓冲器，被配置为从所述第二级多路复用器接收输入，并且在数据输出端口处生成输出。
在该系统中，所述第一级多路复用器包括多个逻辑电路，每个都与局部位线相连接，其中，在读操作期间，响应于所述第一控制信号激活一个逻辑电路。
在该系统中，所述第二级多路复用器包括多个逻辑电路，每个都与所述多个第一级多路复用器的对应输出端相连接，其中，在读操作期间，响应于所述第二控制信号激活一个逻辑电路。
在该系统中，所述第二控制信号与所述第一控制信号反相。
在该系统中，所述经过解码的地址包括二进制码，其中，在读操作期间，所述二进制码中只有一位具有逻辑状态转换。
在该系统中，所述内存组包括：第一组存储器单元，被布置成列，其中，每列都与第一局部位线相连接；第二组存储器单元，被布置成列，其中，每列都与第二局部位线相连接；以及读出放大器，具有与所述第一局部位线和所述第二局部位线相连接的输入端。
在该系统中，所述读出放大器是NAND门。
根据本发明的又一方面，提供了一种方法，包括：在读操作期间，接收经过解码的地址；基于所述经过解码的地址，通过从多个存储器单元中选择出一个存储器单元作为输出来实施第一多路复用操作；以及基于所述经过解码的地址，通过选择出与所述第一多路复用操作处所选择出的输入相对应的输入来实施第二多路复用操作。
在该方法中，进一步包括：由所述经过解码的地址获得第一控制信号；基于所述第一控制信号激活第一多路复用器的输入；通过将所述第一控制信号反相来生成第二控制信号；以及基于所述第二控制信号激活第二多路复用器的输入。
在该方法中，进一步包括：从第一局部位线接收第一数据信号，所述第一局部位线与内存组的第一存储器簇相连接；以及从第二局部位线接收第二数据信号，所述第二局部位线与所述内存组的第二存储器簇相连接。
在该方法中，进一步包括：对所述第一数据信号和所述第二数据信号实施NAND操作。
在该方法中，进一步包括：在第二级多路复用器的输出端处生成输出数据信号；以及通过缓冲器将所述输出数据信号传送至数据输出端口。
在该方法中，进一步包括：在所述读操作期间，激活多个内存组中的一个内存组。
附图说明
为了更全面地理解本发明及其优势，现参考下面结合附图的说明，其中：
图1示出根据实施例的包括两级多路复用装置的存储器电路；
图2详细地示出了图1所示出的局部输入/输出(I/O)多路复用器、全局I/O多路复用器以及缓冲器的示意图；以及
图3示出了两级多路复用装置和通过多个内存组形成的存储器电路的示意图；
除非另有说明，不同附图中的对应标号和标识通常指的是对应部分。为了清楚地示出各个实施例的相关方面而绘制附图，并且不必按照比例进行绘制。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
将根据优选实施例在具体语境中，即，在包括两级多路复用装置的SRAM存储器电路中，描述本发明。然而，本发明也可以应用于各种存储器电路。
首先参考图1，根据一个实施例示出了带有两级多路复用装置的存储器电路。存储器电路可以包括M个内存组，即，BANK1、BANK2，...，BANKM。每个内存组(例如，BANK1)都可以包括N对局部位线。上位线(例如，BL_U0)与上存储器簇相连接，该上存储器簇可以包括多个并联连接的存储器单元。另外，下位线(例如，BL_D0)与下存储器簇相连接，该下存储器簇包括多个并联连接的存储器单元。如图1所示，上位线(例如，BL_U0)和下位线(例如，BL_D0)与读出放大器(例如，SA0)连接。对于具有N对局部位线的内存组而言，使用N个读出放大器从内存组中接收数据。更具体地，每个读出放大器都分别从局部上位线和局部下位线中接收到两个输入信号。另外，读出放大器实施NAND操作，并且生成与局部输入/输出(I/O)多路复用器102的对应输入相连接的输出。
根据一个实施例，内存组(比如，BANK1)可以包括多个成行和成列地布置的存储器单元(未示出)。如本领域公知，每个存储器单元都可以包括两个存取开关，其栅极与字线相连接。另外，在读操作或写操作中，通过同一条字线控制布置在一行中的存储器单元。更具体地，根据读控制信号或写控制信号的经过解码的地址，当对与字线相连接的存储器单元行进行存取时，字线被设定为高。字线上的逻辑高状态将与该字线相连接的存储器行的每个存储器单元的存取开关导通。由此可以通过导通存取开关来进行读操作或写操作。
位于一列内存组BANK1中的存储器单元可以垂直地与局部位线(例如，BL_D0)相连接。如图1所示，在内存组BANK1中，可以存在N个局部下位线和N个局部上位线。应该注意，虽然图1示出的是仅有一条位线与一列存储器单元连接，但为了实施操作，可以使用位线(BL)和位线BL的反相来实施存储器存取操作。局部下位线和对应的局部上位线与读出放大器相连接，读出放大器基于局部下位线和局部上位线两者上的数据生成输出。读出放大器的输出进一步与局部I/O多路复用器102相连接。
局部I/O多路复用器102具有N路输入，每路都与对应的读出放大器输出相连接。响应于读操作的经过解码的地址，局部I/O多路复用器102可以激活与输入相连接的初始逻辑电路(未示出，但在图2中示出)。因为局部I/O多路复用器102的其余输入未被激活，所以与该未被激活的输入相连接的输出保持其先前的逻辑状态。另外，从局部I/O多路复用器102中向全局I/O多路复用器104传送N路输出。下面参考图2描述局部I/O多路复用器102的详细操作。全局I/O多路复用器104连接在局部I/O多路复用器102和缓冲器106之间。响应于经过解码的地址，全局I/O多路复用器104从由M个局部I/O多路复用器102发送的N路输入中选择一路输入。另外，全局I/O多路复用器104将被选择出来的输入传送至缓冲器106。缓冲器106可以使用总线保持器(未示出，但在图2中示出)，从而在缓冲器106的输出端处可以读出可靠的数据输出。下面将参考图2描述全局I/O多路复用器和缓冲器106的详细操作。
图2详细地示出了图1所示出的局部I/O多路复用器102、全局I/O多路复用器104以及缓冲器106的示意图。局部I/O多路复用器102可以包括多个逻辑单元(例如，逻辑单元202)，每个逻辑单元都与局部上位线和局部下位线相连接。另外，局部I/O多路复用器102的每个逻辑单元都可以接收读选择信号，该读选择信号通过控制器(未示出)根据读地址解码得到。根据一个实施例，根据读地址解码得到读选择信号YB0至YBN。在读操作过程中，只有一个选择信号将被设定为低。因此，在读操作过程中，只有一个逻辑单元被激活的，而从存储器单元中读出的对应数据被传送至对应的全局位线，该全局位线连接在局部I/O多路复用器102和全局I/O多路复周器104之间。为了描述局部I/O多路复用器102的详细操作，使用逻辑单元202来描述局部I/O多路复用器102如何实施多路复用操作。
逻辑单元202包括非AND(NAND)门ND0、第一p-型金属氧化物半导体(PMOS)晶体管ME0、第一n-型金属氧化物半导体(NMOS)晶体管MD0以及第二NMOS晶体管MF0。逻辑单元202通过局部上位线BL_U0和局部下位线BL_D0从内存组BANK1中接收信号。另外，逻辑单元202接收到根据经过解码的地址获得的控制信号YB0。如图2所示，NAND门ND0具有两个分别与局部上位线BL_U0和局部下位线BL_D0相连接的输入端。NAND门ND0的输出端通过第一NMOS晶体管MD0与全局位线GBL0相连接。第一NMOS晶体管MD0作为缓冲器将全局位线GBL0与局部位线隔离。
第一PMOS晶体管ME0和第二NMOS晶体管MF0两者可以用来去激活或激活读出放大器ND0，使得逻辑单元202可以响应于控制信号YB0而实施多路复用功能。更具体地，当控制信号YB0保持为高时，第一PMOS晶体管ME0被截止，而第二NMOS晶体管MF0被导通。因此，NAND门ND0与电源VDD断开，并且NAND门ND0的输出被设定为逻辑低状态。因此，第一NMOS晶体管MD0的漏极处于先前的逻辑状态。反之，当控制信号YB0保持为低时，第一PMOS晶体管ME0被导通，而第二NMOS晶体管MF0被截止。因此，第一PMOS晶体管ME0和第二NMOS晶体管MF0两者都不影响读出放大器ND0的操作。通过读出放大器ND0和缓冲器晶体管MD0将从内存组BANK1中读出的数据传送给全局位线GBL0。总而言之，当逻辑单元202的控制信号被设定为高时，没有选择出与逻辑单元202相连接的局部上位线和局部下位线。相反地，当逻辑单元202的控制信号YB0被设定为低时，选择出与逻辑单元202相连接的局部上位线和局部下位线。在通过读出放大器ND0的NAND操作之后，局部位线上的数据被传送至后续阶段作为全局位线信号。
逻辑单元206(例如，第N个逻辑单元)的示意图与逻辑单元202的示意图相同，并且为了避免重复而在此不再进行论述。如图2所示，多个逻辑单元(例如，逻辑单元202)形成了局部I/O多路复用器102。控制器(未示出)对读出地址进行解码，并且生成对应的用于每个逻辑单元的控制信号。对于读操作而言，响应于读地址，只将一个控制信号设定为逻辑低状态。因此，只有一个对应的逻辑单元被激活。通过该被激活的逻辑单元，局部位线上的数据被传送至全局位线，该全局位线与逻辑单元的输出端相连接。具有局部I/O多路复用器的有利特征在于，在读出操作过程中只有一条全局位线可以转换逻辑状态。与在读出操作过程中具有多条全局位线逻辑状态转换的存储器电路相比，在读操作过程中仅有一条全局位线转换逻辑状态可以降低存储器电路的总的功率消耗。
全局I/O多路复用器104包括多个逻辑电路，每个逻辑电路都与全局位线(例如，GBL0)相对应。使用逻辑电路204来描述全局I/O多路复用器104的操作。逻辑电路204具有与全局位线GBL0相连接的输入端、与缓冲器106相连接的输出端以及与控制信号Dec[0]相连接的控制信号输入端，该控制信号Dec[0]由控制信号YB0反相(invert)得到。逻辑电路204包括第一PMOS晶体管MA0、第二PMOS晶体管MP0、第一NMOS晶体管MB0以及第二NMOS晶体管MC0。根据控制信号Dec[0]的逻辑状态，控制信号Dec[0]用于去激活或激活逻辑电路204。
在读操作过程中，当Dec[0]被设定为高时，第二PMOS晶体管MP0被截止，而第一NMOS晶体管MB0被导通。因此，第一PMOS晶体管MA0和第二NMOS晶体管MC0形成了反相器。这种反相器使得全局位线GBL0将能够被选择。因此，全局位线GBL0上的数据被传送至缓冲器106。全局I/O多路复用器104包括多个相同的逻辑电路。如上面关于局部I/O多路复用器102所描述的那样，在读操作过程中，局部I/O多路复用器102中只有一个控制信号被设定为低。因此，全局I/O多路复用器104中只有一个控制信号(比如，Dec[0])被设定为高，这是因为Dec[0]是YB0的反相信号。因此，在读出操作过程中，只激活了一个全局I/O多路复用器104的逻辑电路。
全局I/O多路复用器的逻辑电路的输出端都连接在一起。如上所述，在读操作过程中，响应于经过解码的地址，只选择出一个位于局部I/O多路复用器102中的逻辑电路和对应的位于全局I/O多路复用器104中的逻辑电路。处在与被选出的局部I/O多路复用器的输入端连接的局部位线上的数据被传送至缓冲器106。缓冲器106包括反相器B1以及总线保持器。反相器和总线保持器两者在本领域都已公知，并且由此在本文中不再进行论述。
图3示出了两级多路复用装置和由多个内存组形成的存储器电路的示意图。根据一个实施例，存储器电路可以包括M个内存组。如图3所示，每个内存组都可以包括具有N个逻辑电路202的局部I/O多路复用器。每条全局位线都与每个内存组的局部I/O多路复用器的对应的输出端相连接。例如，全局位线GBL0与内存组BANK1中的逻辑单元202以及内存组BANKM中的逻辑单元302相连接。每个逻辑电路(例如，逻辑电路202)都可以包括输出NMOS晶体管(例如，第一NMOS晶体管MD0)。因此，全局位线GBL0与M个NMOS晶体管连接。类似地，全局位线GBLN与M个NMOS晶体管相连接。考虑到每个NMOS晶体管的输出端处的寄生电容，每条全局位线上的总电容负载等于NMOS晶体管(例如，MD0)的寄生电容的M倍。与一些只具有一条位线的存储器电路相比，通过使用N条全局位线，每条全局位线上的电容负载减小到N分之一。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种静态随机存储器多路复用装置，包括：
第一级多路复用器，包括：
多个输入端，与多条局部位线相连接；
控制输入端，与由经过解码的地址获得的第一控制信号相连接；以及
多个输出端，以及
第二级多路复用器，包括：
多个输入端，每个都与所述第一级多路复用器的对应输出端相连接；
控制输入端，与由所述经过解码的地址获得的第二控制信号相连接；以及
输出端，与缓冲器相连接。
2.根据权利要求1所述的装置，进一步包括：
内存组，包括：
第一组存储器单元，被布置成列，其中，每列都与第一局部位线相连接；
第二组存储器单元，被布置成列，其中，每列都与第二局部位线相连接；以及
读出放大器，具有与所述第一局部位线和所述第二局部位线相连接的输入端。
3.根据权利要求2所述的装置，其中，所述读出放大器是NAND门。
4.根据权利要求2所述的装置，其中，所述第一级多路复用器包括：
多个逻辑电路，每个都包括：
第一NMOS晶体管，具有与对应读出放大器的输出端相连接的栅极、接地的源极以及与所述第二级多路复用器的对应输入端相连接的漏极；
第二NMOS晶体管，具有与所述第一控制信号相连接的栅极、接地的源极以及与所述第一NMOS晶体管的栅极相连接的漏极；以及
第一PMOS晶体管，具有与所述第一控制信号相连接的栅极、与电压电势相连接的源极以及与所述读出放大器相连接的漏极。
5.根据权利要求1所述的装置，其中，所述第二级多路复用器包括：
多个逻辑电路，每个都包括：
第二PMOS晶体管，具有与所述第一级多路复用器的对应输出端相连接的栅极、与电压电势相连接的源极以及与所述缓冲器相连接的漏极；
第三NMOS晶体管，具有与所述第二控制信号相连接的栅极以及与所述第二PMOS晶体管的漏极相连接的漏极；
第四NMOS晶体管，具有与所述第二PMOS晶体管的栅极相连接的栅极、与所述第三NMOS晶体管的源极相连接的漏极以及接地的源极；以及
第三PMOS晶体管，具有与所述第三NMOS晶体管的栅极相连接的栅极、与所述电压电势相连接的源极以及与所述第二PMOS晶体管的栅极相连接的漏极。
6.根据权利要求1所述的装置，其中，所述第二控制信号与所述第一控制信号反相。
7.根据权利要求1所述的装置，其中，所述缓冲器包括：
反相器，连接在所述第二级多路复用器的输出端和数据输出端口之间；以及
总线保持器，与所述第二级多路复用器的输出端相连接。
8.一种静态随机存储器多路复用系统，包括：
多个第一级多路复用器，每个都与内存组相连接，其中，每个第一级多路复用器都接收由经过解码的地址获得的第一控制信号；
第二级多路复用器，与所述多个第一级多路复用器相连接，其中，所述第二级多路复用器接收由所述经过解码的地址获得的第二控制信号；以及
缓冲器，被配置为从所述第二级多路复用器接收输入，并且在数据输出端口处生成输出。
9.根据权利要求8所述的系统，其中，所述第一级多路复用器包括多个逻辑电路，每个都与局部位线相连接，其中，在读操作期间，响应于所述第一控制信号激活一个逻辑电路。
10.根据权利要求8所述的系统，其中，所述第二级多路复用器包括多个逻辑电路，每个都与所述多个第一级多路复用器的对应输出端相连接，其中，在读操作期间，响应于所述第二控制信号激活一个逻辑电路。
11.根据权利要求8所述的系统，其中，所述第二控制信号与所述第一控制信号反相。
12.根据权利要求8所述的系统，其中，所述经过解码的地址包括二进制码，其中，在读操作期间，所述二进制码中只有一位具有逻辑状态转换。
13.根据权利要求8所述的系统，其中，所述内存组包括：
第一组存储器单元，被布置成列，其中，每列都与第一局部位线相连接；
第二组存储器单元，被布置成列，其中，每列都与第二局部位线相连接；以及
读出放大器，具有与所述第一局部位线和所述第二局部位线相连接的输入端。
14.根据权利要求13所述的系统，其中，所述读出放大器是NAND门。
15.一种形成随机存储器多路复用装置的方法，包括：
在读操作期间，接收经过解码的地址；
基于所述经过解码的地址，通过从多个存储器单元中选择出一个存储器单元作为输出来实施第一多路复用操作；以及
基于所述经过解码的地址，通过选择出与所述第一多路复用操作处所选择出的输入相对应的输入来实施第二多路复用操作。
16.根据权利要求15所述的方法，进一步包括：
由所述经过解码的地址获得第一控制信号；
基于所述第一控制信号激活第一多路复用器的输入；
通过将所述第一控制信号反相来生成第二控制信号；以及
基于所述第二控制信号激活第二多路复用器的输入。
17.根据权利要求15所述的方法，进一步包括：
从第一局部位线接收第一数据信号，所述第一局部位线与内存组的第一存储器簇相连接；以及
从第二局部位线接收第二数据信号，所述第二局部位线与所述内存组的第二存储器簇相连接。
18.根据权利要求17所述的方法，进一步包括：对所述第一数据信号和所述第二数据信号实施NAND操作。
19.根据权利要求15所述的方法，进一步包括：
在第二级多路复用器的输出端处生成输出数据信号；以及
通过缓冲器将所述输出数据信号传送至数据输出端口。
20.根据权利要求15所述的方法，进一步包括：在所述读操作期间，激活多个内存组中的一个内存组。
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