DE102021110222B4 - Speicherschaltung und Betriebsverfahren dafür - Google Patents

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Abstract

Eine Speicherschaltung weist Folgendes auf: ein NAND-Logikgate; einen ersten n-Transistor; einen zweiten n-Transistor; einen ersten Inverter und einen ersten Latch. Das NAND-Logikgate ist so konfiguriert, dass es ein erstes Bitleitungssignal und ein zweites Bitleitungssignal empfängt und ein erstes Signal erzeugt. Der erste n-Transistor ist mit dem NAND-Logikgate verbunden und ist so konfiguriert, dass er ein erstes Vorladesignal empfängt. Der zweite n-Transistor ist mit dem ersten n-Transistor und einer Referenzspannungsquelle verbunden und ist so konfiguriert, dass er ein erstes Taktsignal empfängt. Der erste Inverter ist mit dem NAND-Logikgate verbunden und ist so konfiguriert, dass er ein Datensignal ausgibt, das gegenüber dem ersten Signal invertiert ist. Der erste Latch ist mit dem NAND-Logikgate verbunden und ist so konfiguriert, dass er das erste Signal in Reaktion auf das erste Taktsignal und/oder das erste Vorladesignal latcht.

Description

  • Hintergrund
  • Die IC-Industrie (IC: integrierter Halbleiter-Schaltkreis) hat viele verschiedene digitale Vorrichtungen zum Angehen von Problemen in mehreren unterschiedlichen Bereichen hervorgebracht. Einige dieser digitalen Vorrichtungen, wie etwa Speichermakros, sind zum Speichern von Daten konfiguriert. Da ICs kleiner und komplexer geworden sind, hat sich auch der Widerstand von leitfähigen Leitungen in diesen digitalen Vorrichtungen geändert, sodass Betriebsspannungen dieser digitalen Vorrichtungen und die Gesamtleistung des IC beeinträchtigt werden.
  • US 2011 / 0 273 945 A1 offenbart ein Verfahren und ein System zur Verbesserung des Betriebs einer Speichervorrichtung durch Verringerung ihrer Bitleitungsleckage, ihres Stromverbrauchs und ihrer Lesezugriffszeit. Die Speichervorrichtung hat eine statische Lesewortleitung für jede ihrer Bitzellen und eine Domino-Logik für jede ihrer Bitleitungen. Jede Bitleitung des Speicherbausteins ist mit einer Gating-Logik gekoppelt, die durch ein getaktetes Signal aktiviert wird. Dies vereinfacht die zeitlichen Anforderungen an die Lesewortleitungen der Speichervorrichtung, und die Lesewortleitungen bilden nicht den kritischen Pfad der Zugriffszeit der Speichervorrichtung. Der Leckstrom der Speichervorrichtung im inaktiven Modus wird durch Abschalten der Vorladeschaltung und/oder der Keeper-Schaltung jeder Bitleitung reduziert. Jede Bitleitung wird bei Bedarf vor der Auswertung der einzelnen Bitleitungen vorgeladen.
  • US 7158 432 B1 offenbart einen Speicher, der einen ersten und einen zweiten Leseverstärker, ein erstes Logikgatter, einen ersten Drei-Zustands-Treiber und ein Latch aufweist. Der erste Leseverstärker ist mit einer ersten lokalen Datenleitung gekoppelt und hat einen Ausgangsanschluss zur Bereitstellung eines Signals, das einen Zustand einer ausgewählten Speicherzelle auf der ersten lokalen Datenleitung anzeigt. Der zweite Leseverstärker ist mit einer zweiten lokalen Datenleitung gekoppelt und hat einen Ausgangsanschluss zur Bereitstellung eines Signals, das den Zustand einer ausgewählten Speicherzelle auf der zweiten lokalen Datenleitung anzeigt. Der erste Drei-Zustands-Treiber hat einen Dateneingangsanschluss, der mit dem Ausgangsanschluss des ersten Logikgatters verbunden ist, einen Steuereingangsanschluss zum Empfangen eines ersten Auswahlsignals und einen Ausgangsanschluss, der mit einer globalen Datenleitung verbunden ist. Der Zwischenspeicher hat einen Eingangs-/Ausgangsanschluss, der mit der globalen Datenleitung verbunden ist.
  • US 9 208 857 B2 offenbart eine SRAM-Multiplexvorrichtung, die eine Vielzahl von lokalen Multiplexern und einen globalen Multiplexer aufweist. Jeder lokale Multiplexer ist mit einer Speicherbank verbunden. Der globale Multiplexer hat eine Vielzahl von Eingängen, von denen jeder mit einem entsprechenden Ausgang der Vielzahl lokaler Multiplexer verbunden ist. Als Reaktion auf eine dekodierte Adresse bei einem Lesevorgang wird ein Eingang eines lokalen Multiplexers an einen entsprechenden Eingang des globalen Multiplexers weitergeleitet. In ähnlicher Weise ermöglicht die dekodierte Adresse dem globalen Multiplexer, das Eingangssignal über einen Puffer an einen Datenausgang weiterzuleiten.
  • US 2014 / 0 321 217 A1 offenbart eine Vorrichtung, die einen ersten Multiplexer aufweist, der so konfiguriert ist, dass er Daten an einem ersten Ausgang aus einer ersten ausgewählten Bitleitung eines ersten Satzes von Bitleitungen einer ersten Speicherbank basierend auf einem Auswahlsignal erzeugt. Die Vorrichtung enthält auch einen zweiten Multiplexer, der so konfiguriert ist, dass er auf der Grundlage des Auswahlsignals Daten an einem zweiten Ausgang aus einer zweiten ausgewählten Bitleitung eines zweiten Satzes von Bitleitungen einer zweiten Speicherbank erzeugt. Darüber hinaus enthält die Vorrichtung eine Gate-Vorrichtung, die so eingerichtet ist, dass sie die Daten entweder vom ersten oder vom zweiten Multiplexerausgang auf der Grundlage eines Freigabesignals gattert. Die Vorrichtung umfasst ferner eine Schnittstellenschaltung, die so eingerichtet ist, dass sie die durchgeschalteten Daten auf einer globalen Bitleitung erzeugt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Schaltbild einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 2 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 3 ist ein Schaltbild einer NAND-Logikgate-Schaltung gemäß einigen Ausführungsformen.
    • 4A ist ein Schaltbild einer Pull-up-Schaltung gemäß einigen Ausführungsformen.
    • 4B ist ein Schaltbild einer Pull-up-Schaltung gemäß einigen Ausführungsformen.
    • 4C ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 4D ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 4E ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 5 ist ein Zeitdiagramm mit Wellenformen einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 6 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 7 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 8 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 9A ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 9B ist ein Zeitdiagramm mit Wellenformen einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 10 ist ein Schaltbild einer Schaltung gemäß einigen Ausführungsformen.
    • 11 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben einer Schaltung gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Es werden auch andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen weist eine Speicherschaltung ein NAND-Logikgate, einen ersten n-Transistor, einen zweiten n-Transistor, einen ersten Inverter und einen ersten Latch auf. Das NAND-Logikgate ist so konfiguriert, dass es ein erstes Bitleitungssignal und ein zweites Bitleitungssignal empfängt und ein erstes Signal erzeugt.
  • Der erste n-Transistor ist mit dem NAND-Logikgate verbunden und ist so konfiguriert, dass er ein erstes Vorladesignal empfängt. Der zweite n-Transistor ist mit dem ersten n-Transistor und einer Referenzspannungsquelle verbunden und ist so konfiguriert, dass er ein erstes Taktsignal empfängt.
  • Bei einigen Ausführungsformen ist der erste Inverter mit den NAND-Logikgate verbunden, und er ist so konfiguriert, dass er ein Datensignal ausgibt, das gegenüber dem ersten Signal invertiert ist. Der erste Latch ist mit dem NAND-Logikgate verbunden und ist so konfiguriert, dass er in Reaktion auf das erste Taktsignal und/oder das erste Vorladesignal das erste Signal latcht.
  • Bei einigen Ausführungsformen ist der erste n-Transistor zwischen den zweiten n-Transistor und einen ersten Spannungsversorgungsknoten des NAND-Logikgates geschaltet. Bei einigen Ausführungsformen kann durch Schalten des ersten n-Transistors zwischen den zweiten n-Transistor und den ersten Spannungsversorgungsknoten des NAND-Logikgates der erste n-Transistor deaktiviert werden, wodurch die NAND-Logikgate-Schaltung in Reaktion auf das erste Vorladesignal deaktiviert wird. Bei einigen Ausführungsformen wird durch Deaktivieren der NAND-Logikgate-Schaltung in Reaktion auf das erste Vorladesignal die Anzahl von Kipptransistoren in der Speicherschaltung reduziert, wodurch der Stromverbrauch im Vergleich zu anderen Ansätzen gesenkt wird.
  • Speicherschaltung
  • 1 ist ein Schaltbild einer Speicherschaltung 100 gemäß einigen Ausführungsformen. Bei der Ausführungsform von 1 ist eine integrierte Schaltung 100 ein Speichermakro.
  • Die Speicherschaltung 100 weist eine Speicherzellenmatrix 102, eine lokale Eingabe-/Ausgabe-Schaltung (LIO-Schaltung) 104 und eine globale Eingabe-/Ausgabe-Schaltung (GIO-Schaltung) 106 auf. Die Speicherzellenmatrix 102 ist durch Bitleitungen BL mit der LIO-Schaltung 104 verbunden. Die LIO-Schaltung 104 ist durch globale Bitleitungen GBL mit der GIO-Schaltung 106 verbunden.
  • Die Speicherzellenmatrix 102 ist eine Matrix von Speicherzellen mit N Zeilen und M Spalten, wobei M und N positive ganze Zahlen sind. Die Speicherzellenmatrix 102 ist der Kürze und Einfachheit der Darstellung halber mit nur einer Speicherzelle 102a dargestellt. Bei einigen Ausführungsformen ist jede Speicherzelle in der Speicherzellenmatrix 102 so konfiguriert, dass sie ein entsprechendes Datenbit speichert.
  • Die Zeilen von Zellen in der Speicherzellenmatrix 102 sind in einer ersten Richtung x (nicht dargestellt) angeordnet. Die Spalten von Zellen in der Speicherzellenmatrix 102 sind in einer zweiten Richtung y (nicht dargestellt) angeordnet. Die zweite Richtung y ist von der ersten Richtung x verschieden. Bei einigen Ausführungsformen ist die zweite Richtung y senkrecht zu der ersten Richtung x.
  • Die Speicherzellenmatrix 102 weist weiterhin N Wortleitungen (der einfachen Darstellung halber nicht dargestellt) auf, die mit einer entsprechenden Zeile von Speicherzellen in der Speicherzellenmatrix 102 verbunden sind. Jede Zeile in der Speicherzellenmatrix 102 ist mit einer entsprechenden Wortleitung assoziiert. Jede Wortleitung WL erstreckt sich in der ersten Richtung x (nicht dargestellt).
  • Die Speicherzellenmatrix 102 weist weiterhin M Bitleitungen auf, die mit einer entsprechenden Spalte von Speicherzellen in der Speicherzellenmatrix 102 verbunden sind. Jede Spalte in der Speicherzellenmatrix 102 ist mit einer entsprechenden Bitleitung assoziiert. Jede Bitleitung BL erstreckt sich in der zweiten Richtung y (nicht dargestellt).
  • Jede Speicherzelle in der Speicherzellenmatrix 102 ist mit einer entsprechenden Bitleitung BL verbunden. Bei einigen Ausführungsformen ist die Speicherzellenmatrix 102 ein unsymmetrischer Speicher, und daher ist jede Speicherzelle in der Speicherzellenmatrix 102 mit einer entsprechenden Bitleitung BL verbunden.
  • Bei einigen Ausführungsformen ist die Speicherzellenmatrix 102 ein symmetrischer Speicher, und daher ist jede Speicherzelle in der Speicherzellenmatrix 102 mit einem entsprechenden Paar Bitleitungen BL verbunden. Die Bitleitungen sind so konfiguriert, dass sie Bitleitungssignale (nicht dargestellt) übertragen.
  • Bei einigen Ausführungsformen ist die Speicherzellenmatrix 102 eine NVRAM-Matrix (NVRAM: nichtflüchtiger Direktzugriffsspeicher). Bei einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenmatrix 102 einer SRAM-Zelle (SRAM: statischer Direktzugriffsspeicher). Es liegen auch andere Arten von Speicherzellen in der Speicherzellenmatrix 102 innerhalb des beabsichtigten Schutzumfangs der vorliegenden Erfindung. Zum Beispiel ist bei einigen Ausführungsformen jede Speicherzelle in der Speicherzellenmatrix 102 ein magnetoresistiver Direktzugriffsspeicher (MRAM). Bei einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenmatrix 102 einer RRAM-Zelle (RRAM: resistiver Direktzugriffsspeicher). Bei einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenmatrix 102 einer DRAM-Zelle (DRAM: dynamischer Direktzugriffsspeicher). Bei einigen Ausführungsformen entspricht jede Speicherzelle in der Speicherzellenmatrix 102 einer OTP-Zelle (OTP: einmal programmierbarer Speicher). Bei einigen Ausführungsformen entspricht die Speicherzellenmatrix 102 einem Flash-Speicher. Andere Konfigurationen der Speicherzellenmatrix 102 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Die LIO-Schaltung 104 ist so konfiguriert, dass sie Bitleitungssignale (nicht dargestellt) auf entsprechenden Bitleitungen von der Speicherzellenmatrix 102 empfängt. Bei einigen Ausführungsformen weist die LIO-Schaltung 104 Leseverstärker (nicht dargestellt) auf, in denen die Bitleitungssignale von der Speicherzellenmatrix 102 verstärkt werden, und anschließend werden die Bitleitungssignale mit der LIO-Schaltung 104 als globale Bitleitungssignale GBL UP und GBL_DN an die GIO-Schaltung 106 ausgegeben. Bei einigen Ausführungsformen entsprechen ein globales Bitleitungssignal GBL_UP und/oder GBL_DN Lesedaten, die in der Speicherzellenmatrix 102 gespeichert sind. Bei einigen Ausführungsformen ist die Speicherzellenmatrix 102 in einen oberen Teil und einen unteren Teil geteilt, und das globale Bitleitungssignal GBL_UP entspricht Lesedaten, die in dem oberen Teil der Speicherzellenmatrix 102 gespeichert sind, und das globale Bitleitungssignal GBL_DN entspricht Lesedaten, die in dem unteren Teil der Speicherzellenmatrix 102 gespeichert sind. Andere Konfigurationen der LIO-Schaltung 104 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Die GIO-Schaltung 106 empfängt die globalen Bitleitungssignale GBL UP und GBL_DN von der LIO-Schaltung 104 auf den globalen Bitleitungen GBL. Die GIO-Schaltung 106 ist so konfiguriert, dass sie in Reaktion mindestens auf die Bitleitungssignale GBL UP und GBL_DN ein Datensignal DOUT ausgibt. Das Datensignal DOUT entspricht Daten, die in der Speicherzellenmatrix 102 gespeichert sind. Bei einigen Ausführungsformen entspricht das Datensignal DOUT dem globalen Bitleitungssignal GBL UP und/oder GBL_DN.
  • Bei einigen Ausführungsformen werden die LIO-Schaltung 104 und die GIO-Schaltung 106 zu einer einzigen E/A-Schaltung vereint. Bei einigen Ausführungsformen weisen die LIO-Schaltung 104 und/oder die GIO-Schaltung 106 eine Latch-Schaltung (nicht dargestellt) auf, die so konfiguriert ist, dass sie die in der Speicherzellenmatrix 102 gespeicherten Daten latcht. Andere Konfigurationen der GIO-Schaltung 106 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Andere Konfigurationen der Speicherschaltung 100 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 2 ist ein Schaltbild einer Schaltung 200 gemäß einigen Ausführungsformen.
  • Die Schaltung 200 ist eine Ausführungsform der GIO-Schaltung 106 von 1, und daher entfällt die ähnliche detaillierte Beschreibung. Bei einigen Ausführungsformen ist die Schaltung 200 eine Ausleseschaltung, die so konfiguriert ist, dass sie Daten liest, die in der Speicherzellenmatrix 102 gespeichert sind.
  • Die Schaltung 200 weist Folgendes auf: ein NAND-Logikgate 220; n-Metalloxidhalbleiter-Transistoren (NMOS-Transistoren) N1, N2, N3, N4, N5, N6 und N7; p-Metalloxidhalbleiter-Transistoren (PMOS-Transistoren) P1, P2, P3, P4 und P5 und Inverter I1 und 12.
  • Ein erster Eingangsanschluss Nd1 des NAND-Logikgates 220 ist so konfiguriert, dass er das globale Bitleitungssignal GBL UP empfängt. Bei einigen Ausführungsformen ist der erste Eingangsanschluss Nd1 des NAND-Logikgates 220 direkt mit einer Pull-up-Vorrichtung 300B von 3B verbunden. Ein zweiter Eingangsanschluss Nd2 des NAND-Logikgates 220 ist so konfiguriert, dass er das globale Bitleitungssignal GBL_DN empfängt. Bei einigen Ausführungsformen ist der zweite Eingangsanschluss Nd2 des NAND-Logikgates 220 direkt mit einer Pull-up-Vorrichtung 300C von 3C verbunden.
  • Ein Ausgangsanschluss des NAND-Logikgates 220 ist so konfiguriert, dass er ein Signal QB ausgibt. Das NAND-Logikgate 220 ist so konfiguriert, dass es das Signal QB auf Grund der globalen Bitleitungssignale GBL UP und GBL_DN erzeugt. Der Ausgangsanschluss des NAND-Logikgates 220 ist zumindest mit einem Knoten Nd5 verbunden.
  • Das NAND-Logikgate 220 hat einen ersten Spannungsversorgungsknoten Nd3 und einen zweiten Spannungsversorgungsknoten Nd4. Bei einigen Ausführungsformen ist der erste Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 so konfiguriert, dass er eine Versorgungsspannung VDD empfängt. Bei einigen Ausführungsformen ist der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 so konfiguriert, dass er eine Referenz-Versorgungsspannung VSS empfängt. Bei einigen Ausführungsformen ist die Referenz-Versorgungsspannung VSS von der Versorgungsspannung VDD verschieden.
  • Ein Gate-Anschluss des PMOS-Transistors P1 ist so konfiguriert, dass er ein Taktsignal RCKB empfängt. Bei einigen Ausführungsformen sind das Taktsignal RCKB und/oder ein Taktsignal RCK (die später beschrieben werden) Lesetaktsignale, die so konfiguriert sind, dass sie die Schaltung 200 veranlassen, Daten zu lesen, die in der Speicherzellenmatrix 102 gespeichert sind. Ein Source-Anschluss des PMOS-Transistors P1 ist mit einem Versorgungsspannungsknoten VDDN verbunden. Der Versorgungsspannungsknoten VDDN hat die Versorgungsspannung VDD. Ein Drain-Anschluss des PMOS-Transistors P1 ist mit dem ersten Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 verbunden.
  • Bei einigen Ausführungsformen ist der erste Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 elektrisch floatend, wenn der PMOS-Transistor P1 in Reaktion auf das Taktsignal RCKB ausgeschaltet wird. Bei einigen Ausführungsformen wird der erste Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 mit dem Versorgungsspannungsknoten VDDN verbunden und er empfängt die Versorgungsspannung VDD, wenn der PMOS-Transistor P1 in Reaktion auf das Taktsignal RCKB eingeschaltet wird.
  • Ein Gate-Anschluss des NMOS-Transistors N1 ist so konfiguriert, dass er ein Taktsignal RCK empfängt. Bei einigen Ausführungsformen wird das Taktsignal RCK gegenüber dem Taktsignal RCKB invertiert und umgekehrt. Ein Source-Anschluss des NMOS-Transistors N1 ist mit einem Referenz-Versorgungsspannungsknoten VSSN verbunden. Der Referenz-Versorgungsspannungsknoten VSSN hat die Referenz-Versorgungsspannung VSS.
  • Ein Drain-Anschluss des NMOS-Transistors N1, ein Source-Anschluss des NMOS-Transistors N2 und ein Source-Anschluss des NMOS-Transistors N3 sind miteinander verbunden.
  • Ein Gate-Anschluss des NMOS-Transistors N2 ist so konfiguriert, dass er ein Vorladesignal PCHB_UP empfängt. Ein Gate-Anschluss des NMOS-Transistors N3 ist so konfiguriert, dass er ein Vorladesignal PCHB_DN empfängt. Ein Drain-Anschluss des NMOS-Transistors N2 und ein Drain-Anschluss des NMOS-Transistors N3 sind miteinander verbunden und sind außerdem mit dem zweiten Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 verbunden.
  • Bei einigen Ausführungsformen ist der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 elektrisch floatend, wenn der NMOS-Transistor N1 in Reaktion auf das Taktsignal RCKB ausgeschaltet wird. Bei einigen Ausführungsformen ist der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 elektrisch floatend, wenn die NMOS-Transistoren N2 und N3 in Reaktion auf entsprechende Vorladesignale PCHB_UP und PCHB_DN ausgeschaltet werden.
  • Bei einigen Ausführungsformen wird der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 mit der Referenz-Versorgungsspannung VSSN verbunden und er empfängt die Referenz-Versorgungsspannung VSS, wenn der NMOS-Transistor N1 in Reaktion auf das Taktsignal RCK eingeschaltet wird und die NMOS-Transistoren N2 und/oder N3 in Reaktion auf das entsprechende Vorladesignal PCHB_UP oder PCHB_DN eingeschaltet werden.
  • Ein Eingangsanschluss des Inverters 11, der Knoten Nd5, ein Ausgangsanschluss des NAND-Logikgates 220, ein Eingangsanschluss des Inverters 12, ein Drain des NMOS-Transistors N5 und ein Drain des PMOS-Transistors P5 sind miteinander verbunden. Der Eingangsanschluss des Inverters 11 ist so konfiguriert, dass er das Signal QB zumindest von dem Knoten Nd5 empfängt. Bei einigen Ausführungsformen ist der Eingangsanschluss des Inverters I1 so konfiguriert, dass er das Signal QB von dem NAND-Logikgate 220 empfängt. Bei einigen Ausführungsformen ist der Eingangsanschluss des Inverters I1 so konfiguriert, dass er das Signal QB von dem Drain des NMOS-Transistors N5 und dem Drain des PMOS-Transistors P5 empfängt.
  • Ein Ausgangsanschluss des Inverters I1 ist so konfiguriert, dass er ein Ausgangsdatensignal DOUT ausgibt. Bei einigen Ausführungsformen entspricht das Ausgangsdatensignal DOUT einem Ausgangssignal von der Speicherzellenmatrix 102 von 1. Bei einigen Ausführungsformen wird das Ausgangsdatensignal DOUT gegenüber dem Signal QB invertiert, und umgekehrt.
  • Ein Eingangsanschluss des Inverters 12 ist so konfiguriert, dass er das Signal QB zumindest von dem Knoten Nd5 empfängt. Bei einigen Ausführungsformen ist der Eingangsanschluss des Inverters 12 so konfiguriert, dass er das Signal QB von dem NAND-Logikgate 220 empfängt. Bei einigen Ausführungsformen ist der Eingangsanschluss des Inverters 12 so konfiguriert, dass er das Signal QB von dem Drain des NMOS-Transistors N5 und dem Drain des PMOS-Transistors P5 empfängt.
  • Ein Ausgangsanschluss des Inverters 12 ist so konfiguriert, dass er ein Signal QBB ausgibt. Bei einigen Ausführungsformen wird das Signal QBB gegenüber dem Signal QB invertiert, und umgekehrt. Der Ausgangsanschluss des Inverters 12 ist mit einem Gate des NMOS-Transistors N5 und einem Gate des PMOS-Transistors P5 verbunden.
  • Ein Gate-Anschluss des PMOS-Transistors P2 so konfiguriert, dass er ein Taktsignal RCK empfängt. Ein Source-Anschluss des PMOS-Transistors P2 ist mit dem Versorgungsspannungsknoten VDDN verbunden.
  • Ein Drain-Anschluss des PMOS-Transistors P2, ein Drain-Anschluss des PMOS-Transistors P4 und ein Source-Anschluss des PMOS-Transistors P5 sind miteinander verbunden.
  • Ein Gate-Anschluss des PMOS-Transistors P3 ist so konfiguriert, dass er das Vorladesignal PCHB_UP empfängt. Ein Source-Anschluss des PMOS-Transistors P3 ist mit dem Versorgungsspannungsknoten VDDN verbunden. Bei einigen Ausführungsformen sind der Source-Anschluss des PMOS-Transistors P3 und der Source-Anschluss des PMOS-Transistors P2 miteinander verbunden.
  • Ein Drain-Anschluss des PMOS-Transistors P3 und ein Source-Anschluss des PMOS-Transistors P4 sind miteinander verbunden. Ein Gate-Anschluss des PMOS-Transistors P4 ist so konfiguriert, dass er das Vorladesignal PCHB_DN empfängt.
  • Ein Gate-Anschluss des PMOS-Transistors P5, ein Gate-Anschluss des NMOS-Transistors N5 und der Ausgangsanschluss des Inverters 12 sind miteinander verbunden. Der Gate-Anschluss des PMOS-Transistors P5 ist so konfiguriert, dass er das Signal QBB empfängt. Der Gate-Anschluss des NMOS-Transistors N5 ist so konfiguriert, dass er das Signal QBB empfängt. Der Drain-Anschluss des PMOS-Transistors P5 und der Drain-Anschluss des NMOS-Transistors N5 sind miteinander verbunden.
  • Der Drain-Anschluss des PMOS-Transistors P5 oder der Drain-Anschluss des NMOS-Transistors N5 ist so konfiguriert, dass er ein Signal QBB1 ausgibt. Bei einigen Ausführungsformen ist das Signal QBB1 eine gelatchte Variante des Signals QB. Bei einigen Ausführungsformen wird das Signal QBB1 gegenüber dem Signal QBB invertiert, und umgekehrt. Bei einigen Ausführungsformen entspricht das Signal QBB1 einem Rückkopplungssignal, das zu dem Knoten Nd5 rückgekoppelt wird.
  • Ein Gate-Anschluss des NMOS-Transistors N4 ist so konfiguriert, dass er das Taktsignal RCKB empfängt. Ein Source-Anschluss des NMOS-Transistors N4 ist mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden.
  • Ein Drain-Anschluss des NMOS-Transistors N4, ein Drain-Anschluss des NMOS-Transistors N6 und ein Source-Anschluss des NMOS-Transistors N5 sind miteinander verbunden.
  • Ein Gate-Anschluss des NMOS-Transistors N6 ist so konfiguriert, dass er das Vorladesignal PCHB_UP empfängt. Ein Source-Anschluss des NMOS-Transistors N6 und ein Drain-Anschluss des NMOS-Transistors N7 sind miteinander verbunden.
  • Ein Gate-Anschluss des NMOS-Transistors N7 ist so konfiguriert, dass er das Vorladesignal PCHB_DN empfängt. Ein Source-Anschluss des NMOS-Transistors N7 ist mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Bei einigen Ausführungsformen sind der Source-Anschluss des NMOS-Transistors N7 und der Source-Anschluss des NMOS-Transistors N4 miteinander verbunden.
  • Bei einigen Ausführungsformen bilden der PMOS-Transistor P5 und der NMOS-Transistor N5 einen Inverter I3. Bei einigen Ausführungsformen bilden der Inverter I3, der PMOS-Transistor P2 und der NMOS-Transistor N4 einen Tristate-Inverter (nicht bezeichnet).
  • Bei einer Ausführungsform wird der Inverter I3 aktiviert, wenn er mit dem Versorgungsspannungsknoten VDDN und dem Referenz-Versorgungsspannungsknoten VSSN verbunden wird. Bei einigen Ausführungsformen wird der Inverter I3 deaktiviert, wenn er von dem Versorgungsspannungsknoten VDDN und dem Referenz-Versorgungsspannungsknoten VSSN getrennt wird. Der Source-Anschluss des PMOS-Transistors P5 hat einen Spannungsversorgungsknoten Nd6, und der Source-Anschluss des NMOS-Transistors N5 hat einen Spannungsversorgungsknoten Nd7. Zum Beispiel ist bei einigen Ausführungsformen der Spannungsversorgungsknoten Nd6 des PMOS-Transistors P5 mit dem Versorgungsspannungsknoten VDDN verbunden, und er ist so konfiguriert, dass er eine Versorgungsspannung VDD empfängt, und der Spannungsversorgungsknoten Nd7 des NMOS-Transistors N5 ist mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden und ist so konfiguriert, dass er eine Referenz-Versorgungsspannung VSS empfängt, sodass der Inverter I3 aktiviert wird. Zum Beispiel ist bei einigen Ausführungsformen der Spannungsversorgungsknoten Nd6 des PMOS-Transistors P5 nicht mit dem Versorgungsspannungsknoten VDDN verbunden, und der Spannungsversorgungsknoten Nd7 des NMOS-Transistors N5 ist nicht mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden, sodass der Inverter I3 deaktiviert wird.
  • Bei einigen Ausführungsformen wird ein Latch 230 aktiviert oder deaktiviert, wenn der Inverter I3 aktiviert bzw. deaktiviert wird. Bei einigen Ausführungsformen werden bei einem aktivierten Inverter I3 die Inverter 12 und I3 in Reihe geschaltet, und sie funktionieren dadurch als ein Latch 230, das so konfiguriert ist, dass es den Zustand des Signals QB latcht.
  • Der Latch 230 ist so konfiguriert, dass er beim Aktivieren den Zustand des Knotens Nd5, des Signals QB und des Datensignals DOUT aufrechterhält. Bei einigen Ausführungsformen wird der Latch 230 aktiviert, wenn das NAND-Logikgate 220 elektrisch floatend ist oder deaktiviert wird, und umgekehrt.
  • Bei einigen Ausführungsformen bilden der Inverter 12, die PMOS-Transistoren P2 und P5 und die NMOS-Transistoren N4 und N5 einen Latch 230, der so konfiguriert ist, dass er den Zustand des Signals QB latcht. Zum Beispiel werden bei einigen Ausführungsformen der PMOS-Transistor P2 und der NMOS-Transistor N4 eingeschaltet, sodass der PMOS-Transistor P5 und der NMOS-Transistor N5 als der Inverter I3 funktionieren, wenn das Signal RCK logisch hoch ist. Mit anderen Worten, der Inverter I3 wird aktiviert. Bei diesen Ausführungsformen bewirkt ein logisch hohes Signal RCK ein Einschalten des PMOS-Transistors P2, und ein logisch niedriges Signal RCKB bewirkt dadurch ein Einschalten des NMOS-Transistors N4. In Reaktion auf das Einschalten des PMOS-Transistors P2 und des NMOS-Transistors N4 werden entsprechende Spannungsversorgungsknoten Nd6 und Nd7 mit einem entsprechenden Versorgungsspannungsknoten VDDN und einem entsprechenden Referenz-Versorgungsspannungsknoten VSSN elektrisch verbunden. Somit latchen bei diesen Ausführungsformen der Inverter 12, die PMOS-Transistoren P2 und P5 und die NMOS-Transistoren N4 und N5 den Zustand des Signals QB.
  • Bei einigen Ausführungsformen bilden der Inverter 12, die PMOS-Transistoren P3, P4 und P5 und die NMOS-Transistoren N5, N6 und N7 einen Latch 230, der so konfiguriert ist, dass er den Zustand des Signals QB latcht. Zum Beispiel werden bei einigen Ausführungsformen die entsprechenden PMOS-Transistoren P3 und P4 und die entsprechenden NMOS-Transistoren N6 und N7 eingeschaltet, wenn das Vorladesignal PCHB_UP und das Vorladesignal PCHB_DN beide logisch Low sind, und somit funktionieren der PMOS-Transistor P5 und der NMOS-Transistor N5 als der Inverter I3. Mit anderen Worten, der Inverter I3 wird aktiviert. Bei diesen Ausführungsformen bewirkt ein logisch niedriges Vorladesignal PCHB_UP ein Einschalten des PMOS-Transistors P3 und es bewirkt außerdem, dass ein Vorladesignal PCH_UP logisch High ist, sodass der NMOS-Transistor N6 eingeschaltet wird; und ein logisch niedriges Vorladesignal PCHB_DN bewirkt ein Einschalten des PMOS-Transistors P4 und es bewirkt außerdem, dass das Vorladesignal PCHB_DN logisch High ist, sodass der NMOS-Transistor N7 eingeschaltet wird. In Reaktion auf das Einschalten der PMOS-Transistoren P3 und P4 und der NMOS-Transistoren N6 und N7 werden entsprechende Spannungsversorgungsknoten Nd6 und Nd7 mit einem entsprechenden Versorgungsspannungsknoten VDDN und einem entsprechenden Referenz-Versorgungsspannungsknoten VSSN elektrisch verbunden. Somit latchen bei diesen Ausführungsformen der Inverter 12, die PMOS-Transistoren P3, P4 und P5 und die NMOS-Transistoren N5, N6 und N7 den Zustand des Signals QB.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen der Schaltung 200 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • NAND-Logikgate-Schaltung
  • 3 ist ein Schaltbild einer NAND-Logikgate-Schaltung 300 gemäß einigen Ausführungsformen.
  • Die NAND-Logikgate-Schaltung 300 ist als das NAND-Logikgate 220 der 2 und 5 bis 9 verwendbar.
  • Die NAND-Logikgate-Schaltung 300 ist eine Ausführungsform des NAND-Logikgates 220 von 2, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Die NAND-Logikgate-Schaltung 300 weist PMOS-Transistoren P8 und P9 und NMOS-Transistoren N8 und N9 auf.
  • Ein Gate-Anschluss des PMOS-Transistors P8 ist so konfiguriert, dass er das globale Bitleitungssignal GBL UP empfängt. Ein Source-Anschluss des PMOS-Transistors P8 ist mit dem ersten Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 von 2 verbunden.
  • Ein Gate-Anschluss des PMOS-Transistors P9 ist so konfiguriert, dass er das globale Bitleitungssignal GBL_DN empfängt. Ein Source-Anschluss des PMOS-Transistors P9 ist mit dem ersten Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 von 2 verbunden. Bei einigen Ausführungsformen sind der Source-Anschluss des PMOS-Transistors P8 und der Source-Anschluss des PMOS-Transistors P9 miteinander verbunden.
  • Ein Drain-Anschluss des PMOS-Transistors P8, ein Drain-Anschluss des PMOS-Transistors P9, ein Drain-Anschluss des NMOS-Transistors N8 und ein Drain-Anschluss des NMOS-Transistors N9 sind miteinander verbunden.
  • Ein Gate-Anschluss des NMOS-Transistors N4 ist so konfiguriert, dass er das globale Bitleitungssignal GBL UP empfängt. Ein Source-Anschluss des NMOS-Transistors N8 und ein Drain-Anschluss des NMOS-Transistors N9 sind miteinander verbunden.
  • Ein Gate-Anschluss des NMOS-Transistors N9 ist so konfiguriert, dass er das globale Bitleitungssignal GBL_DN empfängt. Ein Source-Anschluss des NMOS-Transistors N9 ist mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen der NAND-Logikgate-Schaltung 300 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 4A ist ein Schaltbild einer Pull-up-Schaltung 400A gemäß einigen Ausführungsformen.
  • Die Pull-up-Schaltung 400A ist mit der integrierten Schaltung 200 von 2 oder der NAND-Logikgate-Schaltung 300 von 3 verwendbar, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Bei einigen Ausführungsformen ist die Pull-up-Schaltung 400A zum Beispiel mit der Schaltung 200 von 2 oder Schaltungen 600 bis 1000 der entsprechenden 6 bis 10 verwendbar, und sie ist mit dem ersten Eingangsanschluss (z. B. dem Knoten Nd1) des NAND-Logikgates 220 verbunden.
  • Bei einigen Ausführungsformen ist die Pull-up-Schaltung 400A zum Beispiel mit der NAND-Logikgate-Schaltung 300 von 3 verwendbar, und sie ist mit dem ersten Eingangsanschluss (z. B. dem Knoten Nd1) des NAND-Logikgates 220 verbunden.
  • Die Pull-up-Schaltung 400A ist mit dem Knoten Nd1 verbunden. Die Pull-up-Schaltung 400A ist so konfiguriert, dass sie das Vorladesignal PCHB_UP empfängt. Die Pull-up-Schaltung 400A ist so konfiguriert, dass sie in Reaktion auf das Vorladesignal PCHB_UP den Knoten Nd1 auf einen festgelegten Spannungspegel vorlädt. Bei einigen Ausführungsformen entspricht der festgelegte Spannungspegel einem logischen Wert, wie etwa einem logisch hohen Wert oder einem logisch niedrigen Wert. Bei einigen Ausführungsformen entspricht der festgelegte Spannungspegel einem Wert der Versorgungsspannung VDD oder der Referenz-Versorgungsspannung VSS. Andere Konfigurationen der Pull-up-Schaltung 400A liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Die Pull-up-Schaltung 400A weist einen PMOS-Transistor P10 auf. Ein Gate-Anschluss des PMOS-Transistors P10 ist so konfiguriert, dass er das Vorladesignal PCHB_UP empfängt. Ein Source-Anschluss des PMOS-Transistors P10 ist mit dem Versorgungsspannungsknoten VDDN verbunden. Ein Drain-Anschluss des PMOS-Transistors P10 ist mit dem Knoten Nd1 verbunden. Eine Spannung des Knotens Nd1 entspricht dem globalen Bitleitungssignal GBL UP. Bei einigen Ausführungsformen ist der PMOS-Transistor P4 so konfiguriert, dass er in Reaktion auf das Vorladesignal PCHB_UP das globale Bitleitungssignal GBL UP an dem Knoten Nd1 auf einen festgelegten Spannungspegel vorlädt.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen des PMOS-Transistors P10 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 4B ist ein Schaltbild einer Pull-up-Schaltung 400B gemäß einigen Ausführungsformen.
  • Die Pull-up-Schaltung 400B ist mit der integrierten Schaltung 200 von 2 oder der NAND-Logikgate-Schaltung 300 von 3 verwendbar, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Bei einigen Ausführungsformen ist die Pull-up-Schaltung 400B zum Beispiel mit der Schaltung 200 von 2 oder den Schaltungen 600 bis 1000 der entsprechenden 6 bis 10 verwendbar, und sie ist mit dem zweiten Eingangsanschluss (z. B. dem Knoten Nd2) des NAND-Logikgates 220 verbunden.
  • Bei einigen Ausführungsformen ist die Pull-up-Schaltung 400B zum Beispiel mit der NAND-Logikgate-Schaltung 300 von 3 verwendbar, und sie ist mit dem zweiten Eingangsanschluss (z. B. dem Knoten Nd2) des NAND-Logikgates 220 verbunden.
  • Die Pull-up-Schaltung 400B ist mit dem Knoten Nd2 verbunden. Die Pull-up-Schaltung 400B ist so konfiguriert, dass sie das Vorladesignal PCHB_DN empfängt. Die Pull-up-Schaltung 400B ist so konfiguriert, dass sie in Reaktion auf das Vorladesignal PCHB_DN den Knoten Nd2 auf den festgelegten Spannungspegel vorlädt. Bei einigen Ausführungsformen entspricht der festgelegte Spannungspegel einem logisch hohen Wert oder einem logisch niedrigen Wert. Andere Konfigurationen der Pull-up-Schaltung 400B liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Die Pull-up-Schaltung 400B weist einen PMOS-Transistor P11 auf. Ein Gate-Anschluss des PMOS-Transistors P11 ist so konfiguriert, dass er das Vorladesignal PCHB_DN empfängt. Ein Source-Anschluss des PMOS-Transistors P11 ist mit dem Versorgungsspannungsknoten VDDN verbunden. Ein Drain-Anschluss des PMOS-Transistors P11 ist mit dem Knoten Nd2 verbunden. Eine Spannung des Knotens Nd2 entspricht dem globalen Bitleitungssignal GBL_DN. Bei einigen Ausführungsformen ist der PMOS-Transistor P4 so konfiguriert, dass er in Reaktion auf das Vorladesignal PCHB_DN das globale Bitleitungssignal GBL_DN an dem Knoten Nd2 auf einen festgelegten Spannungspegel vorlädt.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen des PMOS-Transistors P11 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 4C ist ein Schaltbild einer Schaltung 400C gemäß einigen Ausführungsformen.
  • Die Schaltung 400C ist so konfiguriert, dass sie das Vorladesignal PCH_UP und das Vorladesignal PCHB_UP erzeugt.
  • Die Schaltung 400C ist mit der integrierten Schaltung 200 von 2 oder der Pull-up-Schaltung 400A verwendbar, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Bei einigen Ausführungsformen ist die Schaltung 400C zum Beispiel mit der Schaltung 200 von 2 oder den Schaltungen 600 bis 1000 der entsprechenden 6 bis 10 verwendbar, und sie ist mit dem Gate des NMOS-Transistors N2, dem Gate des PMOS-Transistors P3 und/oder dem Gate des NMOS-Transistors N6 verbunden.
  • Bei einigen Ausführungsformen ist die Schaltung 400C zum Beispiel mit der Pull-up-Schaltung 400A von 4A verwendbar, und sie ist mit dem Gate-Anschluss des PMOS-Transistors P10 verbunden.
  • Die Schaltung 400C weist einen Inverter I4 und einen Inverter I5 auf. Bei einigen Ausführungsformen ist die Schaltung 400C so konfiguriert, dass sie das Vorladesignal PCH_UP und das Vorladesignal PCHB_UP erzeugt.
  • Der Inverter I4 ist so konfiguriert, dass er in Reaktion auf ein Vorladesignal RPCHB_UP das Vorladesignal PCH_UP erzeugt. Ein Eingangsanschluss des Inverters I4 ist so konfiguriert, dass er das Vorladesignal RPCHB_UP empfängt. Bei einigen Ausführungsformen wird das Vorladesignal RPCHB_UP von einer externen Schaltung (nicht dargestellt) empfangen. Bei einigen Ausführungsformen ist der Eingangsanschluss des Inverters I4 mit der externen Schaltung (nicht dargestellt) verbunden. Ein Ausgangsanschluss des Inverters I4 ist so konfiguriert, dass er das Vorladesignal PCH_UP an den Eingangsanschluss des Inverters I5 und/oder einen Knoten Nd8 ausgibt. Bei einigen Ausführungsformen wird das Vorladesignal PCH_UP gegenüber dem Vorladesignal RPCHB_UP invertiert, und umgekehrt. Der Ausgangsanschluss des Inverters I4 ist mit dem Eingangsanschluss des Inverters I5 und/oder dem Knoten Nd8 verbunden.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I4, der Knoten Nd8 und das Gate des NMOS-Transistors N6 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des NMOS-Transistors N6 so konfiguriert, dass es das Vorladesignal PCH_UP von dem Ausgangsanschluss des Inverters I4 empfängt.
  • Der Inverter I5 ist so konfiguriert, dass er in Reaktion auf ein Vorladesignal PCH_UP das Vorladesignal PCHB_UP erzeugt. Ein Eingangsanschluss des Inverters I5 ist so konfiguriert, dass er das Vorladesignal PCH_UP empfängt. Der Eingangsanschluss des Inverters I5 ist mit dem Ausgangsanschluss des Inverters I4 und/oder dem Knoten Nd8 verbunden.
  • Ein Ausgangsanschluss des Inverters I5 ist so konfiguriert, dass er das Vorladesignal PCHB_UP zumindest an einen Knoten Nd9 ausgibt. Bei einigen Ausführungsformen wird das Vorladesignal PCHB_UP gegenüber dem Vorladesignal PCH_UP invertiert, und umgekehrt. Der Ausgangsanschluss des Inverters I5 ist zumindest mit dem Knoten Nd9 verbunden.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I5, der Knoten Nd9 und das Gate des PMOS-Transistors P3 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des PMOS-Transistors P3 so konfiguriert, dass es das Vorladesignal PCHB_UP von dem Ausgangsanschluss des Inverters I5 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I5, der Knoten Nd9 und das Gate des NMOS-Transistors N2 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des NMOS-Transistors N2 so konfiguriert, dass es das Vorladesignal PCHB_UP von dem Ausgangsanschluss des Inverters I5 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I5, der Knoten Nd9 und das Gate des PMOS-Transistors P10 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des PMOS-Transistors P10 so konfiguriert, dass es das Vorladesignal PCHB_UP von dem Ausgangsanschluss des Inverters I5 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I5, der Knoten Nd9 und das Gate des NMOS-Transistors N2, das Gate des PMOS-Transistors P3 und/oder das Gate des PMOS-Transistors P10 miteinander verbunden.
  • Andere Konfigurationen der Schaltung 400C liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung. Andere Konfigurationen von Invertern, andere Anzahlen von Invertern und andere Invertertypen für den Inverter I4 und/oder den Inverter I5 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 4D ist ein Schaltbild einer Schaltung 400D gemäß einigen Ausführungsformen.
  • Die Schaltung 400D ist so konfiguriert, dass sie das Vorladesignal PCH_DN und das Vorladesignal PCHB_DN erzeugt.
  • Die Schaltung 400D ist mit der integrierten Schaltung 200 von 2 oder der Pull-up-Schaltung 400B von 4B verwendbar, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Bei einigen Ausführungsformen ist die Schaltung 400D zum Beispiel mit der Schaltung 200 von 2 oder den Schaltungen 600 bis 1000 der entsprechenden 6 bis 10 verwendbar, und sie ist mit dem Gate des NMOS-Transistors N3, dem Gate des PMOS-Transistors P4 und/oder dem Gate des NMOS-Transistors N7 verbunden.
  • Bei einigen Ausführungsformen ist die Schaltung 400D zum Beispiel mit der Pull-up-Schaltung 400B von 4B verwendbar, und sie ist mit dem Gate-Anschluss des PMOS-Transistors P11 verbunden.
  • Die Schaltung 400D weist einen Inverter 16 und einen Inverter I7 auf. Bei einigen Ausführungsformen ist die Schaltung 400D so konfiguriert, dass sie das Vorladesignal PCH_DN und das Vorladesignal PCHB_DN erzeugt.
  • Der Inverter 16 ist so konfiguriert, dass er in Reaktion auf ein Vorladesignal RPCHB_DN das Vorladesignal PCH_DN erzeugt. Ein Eingangsanschluss des Inverters 16 ist so konfiguriert, dass er das Vorladesignal RPCHB_DN empfängt. Bei einigen Ausführungsformen wird das Vorladesignal RPCHB_DN von einer externen Schaltung (nicht dargestellt) empfangen. Bei einigen Ausführungsformen ist der Eingangsanschluss des Inverters 16 mit der externen Schaltung (nicht dargestellt) verbunden. Ein Ausgangsanschluss des Inverters 16 ist so konfiguriert, dass er das Vorladesignal PCH_DN an den Eingangsanschluss des Inverters I7 und/oder einen Knoten Nd10 ausgibt. Bei einigen Ausführungsformen wird das Vorladesignal PCH_DN gegenüber dem Vorladesignal RPCHB_DN invertiert, und umgekehrt. Der Ausgangsanschluss des Inverters 16 ist mit dem Eingangsanschluss des Inverters I7 und/oder dem Knoten Nd10 verbunden.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters 16, der Knoten Nd10 und das Gate des NMOS-Transistors N7 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des NMOS-Transistors N7 so konfiguriert, dass es das Vorladesignal PCH_DN von dem Ausgangsanschluss des Inverters 16 empfängt.
  • Der Inverter I7 ist so konfiguriert, dass in Reaktion auf das Vorladesignal PCH_DN das Vorladesignal PCHB_DN erzeugt. Ein Eingangsanschluss des Inverters I7 ist so konfiguriert, dass er das Vorladesignal PCH_DN empfängt. Der Eingangsanschluss des Inverters I7 wird mit dem Ausgangsanschluss des Inverters 16 und/oder dem Knoten Nd10 verbunden.
  • Ein Ausgangsanschluss des Inverters I7 ist so konfiguriert, dass er das Vorladesignal PCHB_DN zumindest an einen Knoten Nd11 ausgibt. Bei einigen Ausführungsformen wird das Vorladesignal PCHB_DN gegenüber dem Vorladesignal PCH_DN invertiert, und umgekehrt. Der Ausgangsanschluss des Inverters I7 wird zumindest mit dem Knoten Nd11 verbunden.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I7, der Knoten Nd11 und das Gate des PMOS-Transistors P4 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des PMOS-Transistors P4 so konfiguriert, dass es das Vorladesignal PCHB_DN von dem Ausgangsanschluss des Inverters I7 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I7, der Knoten Nd11 und das Gate des NMOS-Transistors N3 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des NMOS-Transistors N3 so konfiguriert, dass es das Vorladesignal PCHB_DN von dem Ausgangsanschluss des Inverters I7 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I7, der Knoten Nd11 und das Gate des PMOS-Transistors P11 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des PMOS-Transistors P11 so konfiguriert, dass es das Vorladesignal PCHB_DN von dem Ausgangsanschluss des Inverters I7 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I7, der Knoten Nd11 und das Gate des NMOS-Transistors N3, das Gate des PMOS-Transistors P4 und/oder das Gate des PMOS-Transistors P11 miteinander verbunden.
  • Andere Konfigurationen der Schaltung 400D liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung. Andere Konfigurationen von Invertern, andere Anzahlen von Invertern und andere Invertertypen für den Inverter 16 und/oder den Inverter I7 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 4E ist ein Schaltbild einer Schaltung 400E gemäß einigen Ausführungsformen.
  • Die Schaltung 400E ist so konfiguriert, dass sie das Taktsignal RCKB und das Taktsignal RCK erzeugt.
  • Die Schaltung 400E ist mit der integrierten Schaltung 200 von 2 verwendbar, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Bei einigen Ausführungsformen ist die Schaltung 400E zum Beispiel mit der Schaltung 200 von 2 oder den Schaltungen 600 bis 1000 der entsprechenden 6 bis 10 verwendbar, und sie ist mit dem Gate des NMOS-Transistors N1, dem Gate des PMOS-Transistors P2 und/oder dem Gate des NMOS-Transistors N4 verbunden.
  • Die Schaltung 400E weist einen Inverter 18 und einen Inverter I9 auf. Bei einigen Ausführungsformen ist die Schaltung 400E so konfiguriert, dass sie das Taktsignal RCKB und das Taktsignal RCK erzeugt.
  • Der Inverter 18 ist so konfiguriert, dass er in Reaktion auf ein Taktsignal RCLK das Taktsignal RCKB erzeugt. Ein Eingangsanschluss des Inverters 18 ist so konfiguriert, dass er das Taktsignal RCLK empfängt. Bei einigen Ausführungsformen wird das Taktsignal RCLK von einer externen Schaltung (nicht dargestellt) empfangen. Bei einigen Ausführungsformen sind das Taktsignal RCLK, das Taktsignal RCKB und/oder das Taktsignal RCK jeweils ein Lesetaktsignal, das so konfiguriert ist, dass es die Schaltung 200 veranlasst, Daten zu lesen, die in der Speicherzellenmatrix 102 gespeichert sind. Ein Ausgangsanschluss des Inverters 18 ist so konfiguriert, dass er das Taktsignal RCKB an den Eingangsanschluss des Inverters I9 und/oder einen Knoten Nd12 ausgibt. Bei einigen Ausführungsformen wird das Taktsignal RCKB gegenüber dem Taktsignal RCLK invertiert, und umgekehrt. Der Ausgangsanschluss des Inverters 18 ist mit dem Eingangsanschluss des Inverters I9 und/oder dem Knoten Nd12 verbunden.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters 18, der Knoten Nd12 und das Gate des NMOS-Transistors N4 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des NMOS-Transistors N4 so konfiguriert, dass es das Taktsignal RCKB von dem Ausgangsanschluss des Inverters 18 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters 18, der Knoten Nd12 und das Gate des PMOS-Transistors P1 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des PMOS-Transistors P1 so konfiguriert, dass es das Taktsignal RCKB von dem Ausgangsanschluss des Inverters 18 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters 18, der Knoten Nd12, das Gate des NMOS-Transistors N4 und/oder das Gate des PMOS-Transistors P1 miteinander verbunden.
  • Der Inverter I9 ist so konfiguriert, dass er in Reaktion auf das Taktsignal RCLB das Taktsignal RCK erzeugt. Ein Eingangsanschluss des Inverters I9 ist so konfiguriert, dass er das Taktsignal RCLB empfängt. Der Eingangsanschluss des Inverters I9 ist mit dem Ausgangsanschluss des Inverters 18 und/oder dem Knoten Nd12 verbunden.
  • Ein Ausgangsanschluss des Inverters I9 ist so konfiguriert, dass er das Taktsignal RCK zumindest an einen Knoten Nd13 ausgibt. Bei einigen Ausführungsformen wird das Taktsignal RCK gegenüber dem Taktsignal RCKB invertiert, und umgekehrt. Der Ausgangsanschluss des Inverters I9 wird zumindest mit dem Knoten Nd13 verbunden.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I9, der Knoten Nd13 und das Gate des PMOS-Transistors P2 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des PMOS-Transistors P2 so konfiguriert, dass es das Taktsignal RCK von dem Ausgangsanschluss des Inverters I9 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I9, der Knoten Nd13 und das Gate des NMOS-Transistors N1 miteinander verbunden. Bei einigen Ausführungsformen ist das Gate des NMOS-Transistors N1 so konfiguriert, dass es das Taktsignal RCK von dem Ausgangsanschluss des Inverters I9 empfängt.
  • Bei einigen Ausführungsformen sind der Ausgangsanschluss des Inverters I9, der Knoten Nd13, das Gate des NMOS-Transistors N1 und/oder das Gate des PMOS-Transistors P2 miteinander verbunden.
  • Andere Konfigurationen der Schaltung 400E liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung. Andere Konfigurationen von Invertern, andere Anzahlen von Invertern und andere Invertertypen für den Inverter 18 und/oder den Inverter I9 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Wellenformen
  • 5 ist ein Zeitdiagramm 500 mit Wellenformen einer Speicherschaltung, wie etwa der Schaltung 200 von 2, gemäß einigen Ausführungsformen.
  • Bei einigen Ausführungsformen ist Fig. sein Zeitdiagramm 500 mit Wellenformen der Schaltungen 300 bis 400E und/oder der Schaltungen 600 bis 1000 der 6 bis 10, gemäß einigen Ausführungsformen.
  • Zu einem Zeitpunkt To geht das Vorladesignal PCHB_DN von logisch High auf logisch Low, wodurch der PMOS-Transistor P11 der Vorladeschaltung 400B eingeschaltet wird. In Reaktion auf das Einschalten des PMOS-Transistors P11 der Vorladeschaltung 400B wird ein Knoten Nd2 zu der Versorgungsspannung VDD gezogen, sodass das globale Bitleitungssignal GBL_DN von logisch Low auf logisch High geht. Da zu dem Zeitpunkt To das Taktsignal RCK logisch Low ist, wird der NMOS-Transistor N1 ausgeschaltet, und da das Taktsignal RCKB logisch High ist, wird der NMOS-Transistor N1 ausgeschaltet, und somit ist das NAND-Logikgate 220 elektrisch floatend.
  • Zu einem Zeitpunkt T1 ist das Vorladesignal PCHB_DN logisch Low, und das globale Bitleitungssignal GBL_DN ist logisch High. Zu dem Zeitpunkt T1 geht das Taktsignal RCLK von logisch Low auf logisch High, wodurch das Taktsignal RCKB von logisch High auf logisch Low geht und das Taktsignal RCK von logisch Low auf logisch High geht.
  • In Reaktion darauf, dass das Taktsignal RCKB von logisch High auf logisch Low geht, wird der PMOS-Transistor P1 eingeschaltet, sodass der erste Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 mit dem Versorgungsspannungsknoten VDDN verbunden wird. In Reaktion darauf, dass das Taktsignal RCK von logisch Low auf logisch High geht, wird der NMOS-Transistor N1 eingeschaltet. Da jedoch die Vorladesignale PCHB_DN und PCHB_UP beide logisch Low sind, werden die entsprechenden NMOS-Transistoren N3 und N2 ausgeschaltet, und der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 wird nicht mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Somit ist der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 elektrisch floatend.
  • Zu einem Zeitpunkt T2 ist das Taktsignal RCLK logisch High, das Taktsignal RCKB ist logisch Low, das Signal QB ist logisch High, und das Datensignal DOUT ist logisch Low. Bei einigen Ausführungsformen wird ein Zeitraum T2 bis T8 als ein Lesen „o“ bezeichnet, da die in der Speicherzelle 102a gespeicherten Daten logisch Low oder „o“ sind.
  • Zu einem Zeitpunkt T3 geht das Vorladesignal PCHB_UP von logisch Low auf logisch High, wodurch mit dem Ausschalten des PMOS-Transistors P10 der Vorladeschaltung 400A begonnen wird. In Reaktion auf das Ausschalten des PMOS-Transistors P10 der Vorladeschaltung 400A wird der Knoten Nd1 von dem Versorgungsspannungsknoten VDDN getrennt, und das globale Bitleitungssignal GBL UP wird nicht mehr von dem PMOS-Transistor P10 auf logisch High vorgeladen. Da das globale Bitleitungssignal GBL_UP nicht mehr von dem PMOS-Transistor P10 auf logisch High vorgeladen wird, werden bei einigen Ausführungsformen die in der Speicherzelle 102a gespeicherten Daten auf dem globalen Bitleitungssignal GBL UP wiedergegeben.
  • Zu einem Zeitpunkt T4 geht das Vorladesignal PCH_UP noch immer von logisch Low auf logisch High, aber es ist nahezu logisch High, sodass der NMOS-Transistor N2 eingeschaltet wird. In Reaktion auf das Einschalten des NMOS-Transistors N2 wird der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Somit ist das NAND-Logikgate 220 nicht elektrisch floatend. Da die globalen Bitleitungssignale GBL UP und GBL_DN beide logisch High sind und das NAND-Logikgate 220 nicht elektrisch floatend ist, ist der Ausgang des NAND-Logikgates 220 logisch Low, sodass das Signal QB zu dem Zeitpunkt T4 von logisch High auf logisch Low geht. In Reaktion darauf, dass das Signal QB von logisch High auf logisch Low geht, geht das Datensignal DOUT zu dem Zeitpunkt T4 von logisch Low auf logisch High.
  • Zu einem Zeitpunkt T5 ist das Signal QB logisch Low, und das Datensignal DOUT ist logisch High. Wenn das Datensignal DOUT logisch High ist, liest die Schaltung 200 die in der Speicherzelle 102a gespeicherten Daten als eine „1“, auch wenn die in der Speicherzelle 102a gespeicherten Daten eine „1“ sind, und dies wird als ein Lesen-„1“-Störimpuls bezeichnet. Bei einigen Ausführungsformen ist ein Störimpuls ein unnötiger oder unerwünschter Signalsprung.
  • Zu dem Zeitpunkt T5 geht das globale Bitleitungssignal GBL_UP von logisch High auf logisch Low, wodurch der Ausgang des NAND-Logikgates 220 beginnt, von logisch Low auf logisch High zu gehen, sodass das Signal QB von logisch Low auf logisch High geht. In Reaktion darauf, dass das Signal QB von logisch Low auf logisch High geht, geht das Datensignal DOUT zu dem Zeitpunkt T5 von logisch High auf logisch Low.
  • Zu einem Zeitpunkt T6 ist das globale Bitleitungssignal GBL_UP logisch Low, sodass der Ausgang des NAND-Logikgates 220 logisch High wird, wodurch das Signal QB logisch High wird. In Reaktion darauf, dass das Signal QB logisch High ist, wird das Datensignal DOUT zu dem Zeitpunkt T6 logisch Low. Wenn das Datensignal DOUT logisch Low ist, liest die Schaltung 200 die in der Speicherzelle 102a gespeicherten Daten korrekt als eine „0“, und die Schaltung 200 löst den Lesen-„1“-Störimpuls auf.
  • Der Zeitraum T4 bis T6 wird als ein Lesen-„1“-Störimpuls bezeichnet, und der Lesen-„1“-Störimpuls von T2 bis T4 hat eine Dauer G1. Bei einigen Ausführungsformen wird durch Verwenden des NMOS-Transistors N2 in der Schaltung 200 und durch Verzögern des Übergangs der Vorladesignals PCHB_UP von logisch Low auf logisch High (z. B. zu dem Zeitpunkt T3) die Dauer G1 der Lesen-„1“-Störimpulses gegenüber anderen Ansätzen verkürzt.
  • Zu einem Zeitpunkt T7 geht das Taktsignal RCLK von logisch High auf logisch Low, sodass das Taktsignal RCKB von logisch Low auf logisch High geht und das Taktsignal RCK von logisch High auf logisch Low geht.
  • Zu einem Zeitpunkt T8 ist das Taktsignal RCLK logisch Low, sodass das Taktsignal RCKB logisch High ist und das Taktsignal RCK immer noch von logisch High auf logisch Low geht.
  • In Reaktion darauf, dass das Taktsignal RCKB logisch High ist, wird der PMOS-Transistor P1 ausgeschaltet, wodurch der erste Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 von dem Versorgungsspannungsknoten VDDN getrennt wird.
  • In Reaktion darauf, dass das Taktsignal RCK von logisch High auf logisch Low geht, wird der NMOS-Transistor N1 ausgeschaltet, wodurch der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 von dem Referenz-Versorgungsspannungsknoten VSSN getrennt wird. Somit ist der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 elektrisch floatend. Bei einigen Ausführungsformen werden Änderungen der Eingänge des NAND-Logikgates 220 nicht auf dem Ausgang wiedergegeben, da das NAND-Logikgate 220 elektrisch floatend ist. Bei einigen Ausführungsformen ist der Latch 230 so konfiguriert, dass er in diesem Zeitraum den Zustand des Knotens Nd5, des Signals QB und des Datensignals DOUT aufrechterhält.
  • Zu einem Zeitpunkt T9 geht das Vorladesignal PCHB_UP von logisch High auf logisch Low, wodurch das Einschalten des PMOS-Transistors P10 der Vorladeschaltung 400A beginnt. In Reaktion auf das Einschalten des PMOS-Transistors P10 der Vorladeschaltung 400A wird der Knoten Nd1 mit dem Versorgungsspannungsknoten VDDN verbunden, und das globale Bitleitungssignal GBL_UP wird von dem PMOS-Transistor P10 zwischen einem Zeitpunkt T10 und einem Zeitpunkt T11 auf logisch High vorgeladen.
  • Zwischen dem Zeitpunkt T9 und dem Zeitpunkt T10 wird der Übergang des Vorladesignals PCHB_UP auf logisch High beendet.
  • Zwischen dem Zeitpunkt T10 und dem Zeitpunkt T11 geht das globale Bitleitungssignal GBL_UP von logisch Low auf logisch High.
  • Zu dem Zeitpunkt T11 ist das globale Bitleitungssignal GBL_UP logisch High.
  • Wie in 5 gezeigt ist, kann eine abfallende Flanke 512a des Vorladesignals PCHB_UP um eine Dauer C1 zeitlich nach vorn verlegt werden. In ähnlicher Weise kann eine ansteigende Flanke 514a des globalen Bitleitungssignals GBL_UP um eine Dauer C2 zeitlich nach vorn verlegt werden. Bei einigen Ausführungsformen ist die Dauer C2 gleich der Dauer Ci. Bei einigen Ausführungsformen ist die Dauer C2 von der Dauer C1 verschieden.
  • Da die abfallende Flanke des Vorladesignals PCHB_UP zeitlich nach vorn verlegt wird, wird auch die ansteigende Flanke des globalen Bitleitungssignals GBL_UP zeitlich nach vorn verlegt, und umgekehrt.
  • Bei einigen Ausführungsformen wird die abfallende Flanke des Vorladesignals PCHB_UP gegenüber der abfallenden Flanke des Taktsignals RCK verzögert, aber die Verzögerung zwischen der abfallenden Flanke des Vorladesignals PCHB_UP und der abfallenden Flanke des Taktsignals RCK ist kleiner als die Verzögerung bei anderen Ansätzen. Bei einigen Ausführungsformen tritt die abfallende Flanke des Vorladesignals PCHB_UP zu demselben Zeitpunkt wie die abfallende Flanke des Taktsignals RCK auf. Bei einigen Ausführungsformen kann durch zeitliches Vorverlegen der abfallenden Flanke des Vorladesignals PCHB_UP und durch Verringern der Verzögerung zwischen der abfallenden Flanke des Vorladesignals PCHB_UP und der abfallenden Flanke des Taktsignals RCK die Schaltung 200 schneller als bei anderen Ansätzen vorgeladen werden, sodass der Lesezyklus verbessert wird.
  • Die Schaltung 200 ist so eingerichtet, dass sie von einem Zeitpunkt T12 bis zu einem Zeitpunkt T16 eine ähnliche Konfiguration wie die Schaltung 200 von dem Zeitpunkt To bis zu dem Zeitpunkt T11 hat. Daher entfällt die Beschreibung der Schaltung 200 von dem Zeitpunkt T12 bis zu dem Zeitpunkt T16.
  • Bei einigen Ausführungsformen ist der Latch 230 so konfiguriert, dass er den Zustand des Knotens Nd5, des Signals QB und des Datensignals DOUT aufrechterhält, wenn das NAND-Logikgate 220 elektrisch floatend ist.
  • Wenn zum Beispiel das Taktsignal RCK logisch Low ist, wird der PMOS-Transistor P2 eingeschaltet, und wenn das Taktsignal RCKB logisch High ist, wird der NMOS-Transistor N4 eingeschaltet, wodurch der Inverter I3 aktiviert wird. Bei einigen Ausführungsformen wird der Inverter I3 aktiviert, wenn er mit dem Versorgungsspannungsknoten VDDN und dem Referenz-Versorgungsspannungsknoten VSSN verbunden wird. Somit wird bei einigen Ausführungsformen zumindest zwischen den Zeitpunkten T0 und T1, T8 und T12 sowie T15 und T16 der Inverter I3 mit dem PMOS-Transistor P2 und dem NMOS-Transistor N4 aktiviert, und der Latch 230 hält den Zustand des Knotens Nd5, des Signals QB und des Datensignals DOUT aufrecht.
  • Wenn zum Beispiel das Vorladesignal PCHB_UP logisch Low ist, wird der PMOS-Transistor P3 eingeschaltet; wenn das Vorladesignal PCH_UP logisch High ist, wird der NMOS-Transistor N6 eingeschaltet; und wenn das Vorladesignal PCHB_DN logisch Low ist, wird der PMOS-Transistor P4 eingeschaltet; und wenn das Vorladesignal PCHB_DN logisch High ist, wird der NMOS-Transistor N7 eingeschaltet, wodurch der Inverter I3 aktiviert wird.
  • Somit wird bei einigen Ausführungsformen zumindest zwischen den Zeitpunkten T9 und T13 oder T8 und T12 (z. B. für die Kurve 512a, bei der das Vorladesignal PCHB_UP um die Dauer C1 vorverlegt wird) der Inverter I3 mit den PMOS-Transistoren P3 und P4 und den NMOS-Transistoren N6 und N7 aktiviert, und der Latch 230 hält den Zustand des Knotens Nd5, des Signals QB und des Datensignals DOUT aufrecht. Bei einigen Ausführungsformen werden die Wellenform des Vorladesignals PCHB_UP und die Wellenform des Vorladesignals PCHB_DN gegeneinander ausgetauscht. Bei einigen Ausführungsformen werden die Wellenform des globalen Bitleitungssignals GBL_UP und die Wellenform des globalen Bitleitungssignals GBL_DN gegeneinander ausgetauscht. Andere Zeitdiagramme mit Wellenformen der Schaltungen 200, 400A bis 400E, 600 bis 900A und 1000 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 6 ist ein Schaltbild einer Schaltung 600 gemäß einigen Ausführungsformen.
  • Die Schaltung 600 ist eine Abwandlung der Schaltung 200 von 2, und daher entfällt die ähnliche detaillierte Beschreibung. Im Gegensatz zu der Schaltung 200 von 2 enthält die Schaltung 600 nicht die NMOS-Transistoren N1 und N4 und die PMOS-Transistoren P1 und P2. Dadurch, dass die Schaltung 600 nicht die NMOS-Transistoren N1 und N4 und die PMOS-Transistoren P1 und P2 enthält, enthält sie weniger Kipptransistoren als bei anderen Ansätzen, wodurch der Stromverbrauch reduziert wird.
  • Bei einigen Ausführungsformen wird dadurch, dass die Schaltung 600 nicht die NMOS-Transistoren N1 und N4 und die PMOS-Transistoren P1 und P2 enthält, die Schaltung 600 nicht in Reaktion auf die Taktsignale RCK und RCKB umgeschaltet.
  • Die Schaltung 600 ist eine Ausführungsform der GIO-Schaltung 106 von 1, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Die Schaltung 600 weist ein NAND-Logikgate 220, NMOS-Transistoren N2, N3, N5, N6 und N7, PMOS-Transistoren P3, P4 und P5 und Inverter I1 und I2 auf.
  • Im Gegensatz zu der Schaltung 200 von 2 weist die Schaltung 600 nicht die NMOS-Transistoren N1 und N4 und die PMOS-Transistoren P1 und P2 auf.
  • Dadurch, dass die Schaltung 600 nicht den PMOS-Transistor P1 enthält, ist der erste Spannungsversorgungsknoten Nd3 des NAND-Logikgates 220 der Schaltung 600 direkt mit dem Versorgungsspannungsknoten VDDN verbunden, und er empfängt die Versorgungsspannung VDD. In ähnlicher Weise sind die Source-Anschlüsse der PMOS-Transistoren P8 und P9 der NAND-Logikgate-Schaltung 300 von 3 direkt mit dem Versorgungsspannungsknoten VDDN verbunden, und sie empfangen die Versorgungsspannung VDD.
  • Dadurch, dass die Schaltung 600 nicht den NMOS-Transistor N1 enthält, sind die Source-Anschlüsse der NMOS-Transistoren N2 und N3 direkt mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden, und sie empfangen die Referenz-Versorgungsspannung VSS.
  • Dadurch, dass die Schaltung 600 bei einigen Ausführungsformen nicht den NMOS-Transistor N1 und den PMOS-Transistor P1 enthält, enthält sie keine aufeinandergestapelten PMOS-Transistoren, wodurch die Geschwindigkeit des NAND-Logikgates 220 gegenüber anderen Ansätzen erhöht wird.
  • Dadurch, dass die Schaltung 600 bei einigen Ausführungsformen nicht den PMOS-Transistor P2 und den NMOS-Transistor N4 enthält, ist der PMOS-Transistor P5 durch nur einen Pfad (z. B. durch die PMOS-Transistoren P3 und P4) mit dem Versorgungsspannungsknoten VDDN verbunden, und der NMOS-Transistor N5 ist durch nur einen Pfad (z. B. durch die NMOS-Transistoren N6 und N7) mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Mit anderen Worten, der PMOS-Transistor P5 ist nicht durch den PMOS-Transistor P2 mit dem Versorgungsspannungsknoten VDDN verbunden, und der NMOS-Transistor N5 ist nicht durch den NMOS-Transistor N4 mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden.
  • Dadurch, dass die Schaltung 600 bei einigen Ausführungsformen nicht die NMOS-Transistoren N1 und N4 und die PMOS-Transistoren P1 und P2 enthält, wird die Schaltung 600 nicht in Reaktion auf die Taktsignale RCK und RCKB umgeschaltet (oder sie ändert keine Zustände), sodass der Stromverbrauch gegenüber anderen Ansätzen reduziert wird.
  • Bei einigen Ausführungsformen ist ein Zeitdiagramm des Betriebs der Schaltung 600 dem Zeitdiagramm 500 von 5 ähnlich, aber das Zeitdiagramm des Betriebs der Schaltung 600 enthält nicht die Taktsignale RCLK, RCK und RCKB, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen der Schaltung 600 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 7 ist ein Schaltbild einer Schaltung 700 gemäß einigen Ausführungsformen.
  • Die Schaltung 700 ist eine Abwandlung der Schaltung 200 von 2, und daher entfällt die ähnliche detaillierte Beschreibung. Im Gegensatz zu der Schaltung 200 von 2 enthält die Schaltung 700 nicht die NMOS-Transistoren N6 und N7. Dadurch, dass die Schaltung 700 nicht die NMOS-Transistoren N6 und N7 enthält, enthält sie weniger Kipptransistoren als bei anderen Ansätzen, wodurch der Stromverbrauch reduziert wird.
  • Bei einigen Ausführungsformen enthält dadurch, dass die Schaltung 700 nicht die NMOS-Transistoren N6 und N7 enthält, die Schaltung 700 keine Transistoren, die in Reaktion auf die Vorladesignale PCH_UP und PCH DN umgeschaltet werden.
  • Die Schaltung 700 ist eine Ausführungsform der GIO-Schaltung 106 von 1, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Die Schaltung 700 weist ein NAND-Logikgate 220, NMOS-Transistoren N1, N2, N3, N4 und N5, PMOS-Transistoren P1, P2, P3, P4 und P5 und Inverter I1 und I2 auf.
  • Im Gegensatz zu der Schaltung 200 von 2 enthält die Schaltung 700 nicht die NMOS-Transistoren N6 und N7.
  • Dadurch, dass bei einigen Ausführungsformen die Schaltung 700 nicht die NMOS-Transistoren N6 und N7 enthält, ist der NMOS-Transistor N5 durch nur einen Pfad (z. B. durch den NMOS-Transistor N4) mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Mit anderen Worten, der NMOS-Transistor N5 ist nicht durch die NMOS-Transistoren N6 und N7 mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Dadurch, dass bei einigen Ausführungsformen die Schaltung 700 nicht die NMOS-Transistoren N6 und N7 enthält, enthält sie weniger Transistoren, wodurch der Stromverbrauch im Vergleich zu anderen Ansätzen reduziert wird.
  • Bei einigen Ausführungsformen ist ein Zeitdiagramm des Betriebs der Schaltung 700 dem Zeitdiagramm 500 von 5 ähnlich, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen der Schaltung 700 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 8 ist ein Schaltbild einer Schaltung 800 gemäß einigen Ausführungsformen.
  • Die Schaltung 800 ist eine Abwandlung der Schaltung 200 von 2, und daher entfällt die ähnliche detaillierte Beschreibung. Im Gegensatz zu der Schaltung 200 von 2 enthält die Schaltung 800 nicht den NMOS-Transistor N3, und der NMOS-Transistor N2 wird mit dem Vorladesignal PCHB_UP oder dem Vorladesignal PCHB_DN gesteuert. Dadurch, dass die Schaltung 700 nicht den NMOS-Transistor N3 enthält, enthält sie weniger Kipptransistoren als bei anderen Ansätzen, wodurch der Stromverbrauch reduziert wird.
  • Die Schaltung 800 ist eine Ausführungsform der GIO-Schaltung 106 von 1, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Die Schaltung 800 weist ein NAND-Logikgate 220, NMOS-Transistoren N1, N2, N4, N5, N6 und N7, PMOS-Transistoren P1, P2, P3, P4 und P5 und Inverter I1 und I2 auf.
  • Im Gegensatz zu der Schaltung 200 von 2 weist die Schaltung 800 nicht den NMOS-Transistor N3 auf. Bei einigen Ausführungsformen wird der NMOS-Transistor N2 von dem Vorladesignal PCHB_UP oder dem Vorladesignal PCHB_DN gesteuert. Dadurch, dass bei einigen Ausführungsformen die Schaltung 800 nicht den NMOS-Transistor N3 enthält, ist der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 durch nur einen Pfad (z. B. durch die NMOS-Transistoren N1 und N2) mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Mit anderen Worten, der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 ist nicht durch den NMOS-Transistor N3 mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden.
  • Dadurch, dass bei einigen Ausführungsformen die Schaltung 800 nicht den NMOS-Transistor N3 enthält, enthält sie weniger Transistoren, wodurch der Stromverbrauch im Vergleich zu anderen Ansätzen reduziert wird.
  • Bei einigen Ausführungsformen ist ein Zeitdiagramm des Betriebs der Schaltung 800 dem Zeitdiagramm 500 von 5 ähnlich, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen der Schaltung 800 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 9A ist ein Schaltbild einer Schaltung 900A gemäß einigen Ausführungsformen.
  • Die Schaltung 900A ist eine Abwandlung der Schaltung 800 von 8, und daher entfällt die ähnliche detaillierte Beschreibung. Im Gegensatz zu der Schaltung 800 von 8 wird der NMOS-Transistor N2 mit einem Steuersignal S1 gesteuert. Bei einigen Ausführungsformen hat das Steuersignal S1 denselben Logikpegel und dieselbe Zeitcharakteristik wie das Vorladesignal PCHB_UP und/oder das Vorladesignal PCHB_DN, und daher entfällt die ähnliche detaillierte Beschreibung. Bei einigen Ausführungsformen ist das Steuersignal S1 eine invertierte Variante des globalen Bitleitungssignals GBL_UP und/oder GBL_DN.
  • Bei einigen Ausführungsformen wird das Steuersignal S1 von einer externen Schaltung (nicht dargestellt) empfangen. Bei einigen Ausführungsformen ist der Gate-Anschluss des NMOS-Transistors N2 mit der externen Schaltung (nicht dargestellt) verbunden, und er ist so konfiguriert, dass er das Steuersignal S1 empfängt. Bei einigen Ausführungsformen hat das Steuersignal S1 dadurch, dass es von einer externen Schaltung (nicht dargestellt) erzeugt wird, nicht dasselbe Wellenformprofil wie das Vorladesignal PCHB_UP oder das Vorladesignal PCHB_DN, sondern es kann andere Wellenformprofile haben, wie in 9B gezeigt ist.
  • Im Gegensatz zu der Schaltung 800 von 8 wird der NMOS-Transistor N2 der Schaltung 900A nicht mit dem Vorladesignal PCHB_UP oder PCHB_DN gesteuert. Bei einigen Ausführungsformen kann durch Steuern des NMOS-Transistors N2 der Schaltung 900A mit dem Steuersignal S1 statt mit dem Vorladesignal PCHB_UP oder PCHB_DN das Steuersignal Si das Verhalten des Vorladesignals PCHB_UP oder PCHB_DN verfolgen oder kann diesem gleichen, sodass der Lesen-„1“-Störimpuls (der später unter Bezugnahme auf 9B beschrieben wird) verhindert wird.
  • Die Schaltung 900A ist eine Ausführungsform der GIO-Schaltung 106 von 1, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Die Schaltung 900A weist ein NAND-Logikgate 220, NMOS-Transistoren N1, N2, N4, N5, N6 und N7, PMOS-Transistoren P1, P2, P3, P4 und P5 und Inverter I1 und I2 auf.
  • Dadurch, dass bei einigen Ausführungsformen die Schaltung 900A nicht den NMOS-Transistor N3 enthält, enthält sie weniger Kipptransistoren, wodurch der Stromverbrauch im Vergleich zu anderen Ansätzen reduziert wird.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen der Schaltung 900A liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • 9B ist ein Zeitdiagramm 900B mit Wellenformen einer Speicherschaltung, wie etwa der Schaltung 900A von 9A, gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen ist 9B ein Zeitdiagramm 900B mit Wellenformen der Schaltung 900A von 9A und/oder der Schaltung 1000 von 10.
  • Bei einigen Ausführungsformen ist das Zeitdiagramm 900B das Zeitdiagramm 500 von 5, aber es enthält weiterhin ein Steuersignal Si, und daher entfällt die ähnliche detaillierte Beschreibung.
  • In 9B sind in dem Zeitdiagramm 900B außer dem Steuersignal S1 ähnliche Merkmale der Wellenform 500 von 5 dargestellt, und daher entfällt die ähnliche detaillierte Beschreibung. Bei einigen Ausführungsformen ist das Steuersignal S1 eine invertierte Variante des globalen Bitleitungssignals GBL_UP, sodass der Lesen-„1“-Störimpuls vollständig aus dem Signal QB und dem Datensignal DOUT entfernt wird, wie in 9B gezeigt ist. Bei einigen Ausführungsformen ist das Steuersignal S1 eine invertierte Variante des globalen Bitleitungssignals GBL_DN.
  • Die Wellenform 900B ist von dem Zeitpunkt T3 bis T6 dargestellt, und weitere Einzelheiten des Übergangs des Steuersignals S1 in 9B und der Einfluss auf die Speicherschaltung 900B sind der Kürze halber nicht dargestellt, aber sie sind der in 5 dargestellten Zeitsteuerung des globalen Bitleitungssignals GBL_UP und den in 5 dargestellten Spannungspegeln des Vorladesignals PCHB_UP ähnlich, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Von dem Zeitpunkt T3 bis zu dem Zeitpunkt T4 geht das Vorladesignal PCH_UP von logisch Low auf logisch High, aber in 9A wird der NMOS-Transistor N2 nicht eingeschaltet, da er von dem Steuersignal S1 gesteuert wird. Da der NMOS-Transistor N2 nicht in Reaktion auf den Übergang des Vorladesignals PCHB_UP eingeschaltet wird, geht zu dem Zeitpunkt T4 in 9B das Signal QB nicht von logisch High auf logisch Low wie in 5 und das Datensignal DOUT geht nicht von logisch Low auf logisch High.
  • Zu dem Zeitpunkt T5 in 9B geht das globale Bitleitungssignal GBL_UP von logisch High auf logisch Low, und das Steuersignal S1 geht von logisch Low auf logisch High. Da jedoch der Übergang des globalen Bitleitungssignals GBL_UP von logisch High auf logisch Low gleichzeitig mit dem Übergang des Steuersignals S1 von logisch Low auf logisch High erfolgt, wird der Lesen-„1“-Störimpuls effektiv aus dem Signal QB und dem Datensignal DOUT entfernt. Zum Beispiel wird in Reaktion auf den Übergang des Steuersignals S1 von logisch Low auf logisch High der NMOS-Transistor N2 eingeschaltet, wodurch der zweite Spannungsversorgungsknoten Nd4 des NAND-Logikgates 220 mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden wird. Daher ist das NAND-Logikgate 220 nicht elektrisch floatend. Außerdem bleibt in Reaktion darauf, dass das globale Bitleitungssignal GBL_UP von logisch High auf logisch Low geht und das NAND-Logikgate 220 nicht elektrisch floatend ist, der Ausgang des NAND-Logikgates 220 logisch High, da das globale Bitleitungssignal GBL_UP und/oder GBL_DN logisch Low sind. Somit sind der Ausgang des NAND-Logikgates 220 und das Signal QB logisch High, und das Datensignal DOUT ist logisch Low.
  • Zu dem Zeitpunkt T6 ist das globale Bitleitungssignal GBL_UP logisch Low, das Steuersignal S1 ist logisch High, das Signal QB ist logisch High, und das Datensignal DOUT ist logisch Low.
  • Die Einzelheiten des Betriebs der Schaltung 900A von dem Zeitpunkt T12 bis zu dem Zeitpunkt T15 des Zeitdiagramms 900B gleichen den Einzelheiten des Betriebs der Schaltung 900A von dem Zeitpunkt T3 bis zu dem Zeitpunkt T6, und daher entfällt die ähnliche detaillierte Beschreibung.
  • 10 ist ein Schaltbild einer Schaltung 1000 gemäß einigen Ausführungsformen.
  • Die Schaltung 1000 ist eine Abwandlung der Schaltung 900A von 9A, und daher entfällt die ähnliche detaillierte Beschreibung. Im Gegensatz zu der Schaltung 900A von 9A enthält die Schaltung 1000 nicht die NMOS-Transistoren N6 und N7 und die PMOS-Transistoren P3 und P4. Dadurch, dass die Schaltung 1000 nicht die NMOS-Transistoren N6 und N7 und die PMOS-Transistoren P3 und P4 enthält, enthält sie weniger Kipptransistoren als bei anderen Ansätzen, wodurch der Stromverbrauch reduziert wird.
  • Bei einigen Ausführungsformen wird dadurch, dass die Schaltung 1000 nicht die NMOS-Transistoren N6 und N7 und die PMOS-Transistoren P3 und P4 enthält, die Schaltung 1000 nicht in Reaktion auf die Vorladesignale PCHB UP, PCHB_DN und PCH DN umgeschaltet.
  • Die Schaltung 1000 ist eine Ausführungsform der GIO-Schaltung 106 von 1, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Die Schaltung 1000 weist ein NAND-Logikgate 220, NMOS-Transistoren N1, N2, N4 und N5, PMOS-Transistoren P1, P2 und P5 und Inverter I1 und I2 auf.
  • Im Gegensatz zu der Schaltung 900A von 9A enthält die Schaltung 1000 nicht die NMOS-Transistoren N6 und N7 und die PMOS-Transistoren P3 und P4.
  • Dadurch, dass bei einigen Ausführungsformen die Schaltung 1000 nicht die NMOS-Transistoren N6 und N7 und die PMOS-Transistoren P3 und P4 enthält, ist der PMOS-Transistor PN5 durch nur einen Pfad (z. B. durch den PMOS-Transistor P2) mit dem Versorgungsspannungsknoten VDDN verbunden, und der NMOS-Transistor N5 ist durch nur einen Pfad (z. B. durch den NMOS-Transistor N4) mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden. Mit anderen Worten, der PMOS-Transistor P5 ist nicht durch die PMOS-Transistoren P3 und P4 mit dem Versorgungsspannungsknoten VDDN verbunden, und der NMOS-Transistor N5 ist nicht durch die NMOS-Transistoren N6 und N7 mit dem Referenz-Versorgungsspannungsknoten VSSN verbunden.
  • Dadurch, dass bei einigen Ausführungsformen die Schaltung 1000 nicht die NMOS-Transistoren N6 und N7 und die PMOS-Transistoren P3 und P4 enthält, wird die Schaltung 1000 nicht in Reaktion auf die Vorladesignale PCHB_UP, PCHB_DN und PCH DN umgeschaltet (oder sie ändert keine Zustände), sodass der Stromverbrauch im Vergleich zu anderen Ansätzen reduziert wird.
  • Dadurch, dass bei einigen Ausführungsformen die Schaltung 1000 nicht die NMOS-Transistoren N6 und N7 und die PMOS-Transistoren P3 und P4 enthält, enthält sie weniger Kipptransistoren, wodurch der Stromverbrauch im Vergleich zu anderen Ansätzen reduziert wird.
  • Bei einigen Ausführungsformen ist ein Zeitdiagramm des Betriebs der Schaltung 1000 dem Zeitdiagramm 900B von 9B ähnlich, und daher entfällt die ähnliche detaillierte Beschreibung.
  • Andere Konfigurationen von Transistoren, andere Anzahlen von Transistoren und andere Transistortypen der Schaltung 1000 liegen ebenfalls innerhalb des Schutzumfangs der vorliegenden Erfindung.
  • Verfahren
  • 11 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben einer Schaltung gemäß einigen Ausführungsformen.
  • Bei einigen Ausführungsformen ist 11 ein Ablaufdiagramm eines Verfahrens 1100 zum Betreiben der Speicherschaltung von 1 oder der Schaltungen der 2 bis 3, 4A bis 4E oder 5 bis 10. Es versteht sich, dass weitere Schritte vor, während und/oder nach dem in 11 dargestellten Verfahren 1100 durchgeführt werden können und einige andere Schritte hier nur kurz beschrieben werden können. Es versteht sich, dass in dem Verfahren 1100 Elemente einer oder mehrerer der Schaltungen 100, 200, 300,400A bis 400E, 600, 700, 800, 900 oder 1000 oder der Wellenform 500 von 5 verwendet werden.
  • In einem Schritt 1102 des Verfahrens 1100 werden ein erstes Bitleitungssignal und ein zweites Bitleitungssignal mittels einer NAND-Logikgate-Schaltung 300 empfangen. Bei einigen Ausführungsformen ist das erste Bitleitungssignal bei dem Verfahren 1100 ein globales Bitleitungssignal GBL_UP. Bei einigen Ausführungsformen ist das zweite Bitleitungssignal bei dem Verfahren 1100 ein globales Bitleitungssignal GBL_DN.
  • In einem Schritt 1104 des Verfahrens 1100 wird in Reaktion auf das erste Bitleitungssignal und das zweite Bitleitungssignal ein erstes Signal mit der NAND-Logikgate-Schaltung erzeugt. Bei einigen Ausführungsformen ist das erste Signal bei dem Verfahren 1100 ein Signal QB.
  • Bei einigen Ausführungsformen umfasst der Schritt 1104 einen Schritt 1106 und/oder einen Schritt 1108.
  • In dem Schritt 1106 des Verfahrens 1100 wird die NAND-Logikgate-Schaltung in Reaktion auf zumindest ein erstes Vorladesignal aktiviert. Bei einigen Ausführungsformen umfasst das erste Vorladesignal bei dem Verfahren 1100 ein Vorladesignal PCH_UP und/oder ein Vorladesignal PCHB_DN. Bei einigen Ausführungsformen umfasst der Schritt 1106 einen Schritt 1106a, einen Schritt 1106b und/oder einen Schritt 1106c.
  • Bei einigen Ausführungsformen umfasst der Schritt 1106a ein Einschalten zumindest eines ersten NMOS-Transistors in Reaktion auf das erste Vorladesignal. Bei einigen Ausführungsformen ist der erste NMOS-Transistor zwischen ein NAND-Logikgate und einen Referenz-Versorgungsspannungsknoten VSSN geschaltet. Bei einigen Ausführungsformen umfasst der erste NMOS-Transistor bei dem Verfahren 1100 einen NMOS-Transistor N2 und/oder einen NMOS-Transistor N3. Bei einigen Ausführungsformen umfasst der Schritt 1106b ein Ausschalten zumindest eines ersten PMOS-Transistors in Reaktion auf das erste Vorladesignal. Bei einigen Ausführungsformen ist der erste PMOS-Transistor mit einem Eingang des NAND-Logikgates verbunden. Bei einigen Ausführungsformen umfasst der erste PMOS-Transistor bei dem Verfahren 1100 einen PMOS-Transistor P10 und/oder einen PMOS-Transistor P11. Bei einigen Ausführungsformen umfasst der Schritt 1106c einen Übergang des ersten Signals von einem ersten logischen Wert (0) auf einen zweiten logischen Wert (1) in Reaktion auf einen Übergang des ersten Bitleitungssignals von dem zweiten logischen Wert (1) auf den ersten logischen Wert (0).
  • In dem Schritt 1108 des Verfahrens 1100 wird ein Latch in Reaktion auf das erste Vorladesignal und/oder auf ein erstes Taktsignal deaktiviert. Bei einigen Ausführungsformen umfasst der Latch bei dem Verfahren 1100 zumindest einen Latch 230. Bei einigen Ausführungsformen umfasst das erste Taktsignal bei dem Verfahren 1100 ein Taktsignal RCLK, ein Taktsignal RCKB und/oder ein Taktsignal RCK.
  • In einem Schritt 1110 des Verfahrens 1100 wird in Reaktion auf das erste Vorladesignal und/oder das erste Taktsignal ein Zustand des ersten Signals gelatcht. Bei einigen Ausführungsformen weist der Latch bei dem Verfahren 1100 einen ersten Inverter und einen zweiten Inverter auf. Bei einigen Ausführungsformen umfasst der erste Inverter bei dem Verfahren 1100 einen Inverter 12 und einen Inverter I3.
  • Bei einigen Ausführungsformen umfasst der Schritt 1110 einen Schritt 1112 und/oder einen Schritt 1114.
  • In dem Schritt 1112 des Verfahrens 1100 wird die NAND-Logikgate-Schaltung in Reaktion auf zumindest das erste Vorladesignal deaktiviert. Bei einigen Ausführungsformen umfasst der Schritt 1112 ein Deaktivieren der NAND-Logikgate-Schaltung nach einem Zeitpunkt T8 in Reaktion auf einen Übergang des ersten Vorladesignals auf einen niedrigen logischen Wert.
  • In dem Schritt 1114 des Verfahrens 1100 wird der zweite Inverter in Reaktion auf das erste Vorladesignal und/oder das erste Taktsignal aktiviert. Bei einigen Ausführungsformen umfasst der Schritt 1114 ein Aktivieren des zweiten Inverters in Reaktion auf den Übergang des ersten Vorladesignals auf einen niedrigen logischen Wert (z. B. nach dem Zeitpunkt T8). Bei einigen Ausführungsformen umfasst der Schritt 1114 ein Aktivieren des zweiten Inverters in Reaktion auf den Übergang des ersten Taktsignals auf einen niedrigen logischen Wert (z. B. nach dem Zeitpunkt T8).
  • Bei dem Betriebsverfahren 1100 arbeitet die Speicherschaltung so, dass sie die Vorzüge erzielt, die vorstehend für die Speicherschaltungen 100 bis 1000 erörtert worden sind. Das Verfahren 1100 ist zwar vorstehend unter Bezugnahme auf die 2 bis 5 beschrieben worden, aber es versteht sich, dass für das Verfahren 1100 die Elemente einer oder mehrerer der 6 bis 10 verwendet werden.
  • Bei einigen Ausführungsformen werden ein oder mehrere der Schritte des Verfahrens 1100 nicht durchgeführt. Außerdem dienen verschiedene PMOS- und NMOS-Transistoren, die in den 2 bis 10 gezeigt sind, nur der Erläuterung. Ausführungsformen der Erfindung sind nicht auf einen bestimmten Transistortyp beschränkt, und ein oder mehrere der in den 2 bis 10 gezeigten PMOS- oder NMOS-Transistoren können durch einen entsprechenden Transistor eines anderen Typs oder einer anderen Dotierungsart ersetzt werden. Ebenso dient der niedrige oder der hohe logische Wert verschiedener Signale, die in der vorstehenden Beschreibung verwendet werden, nur der Erläuterung. Ausführungsformen der Erfindung sind beim Aktivieren und/oder Deaktivieren eines Signals nicht auf einen bestimmten logischen Wert beschränkt. Das Auswählen unterschiedlicher logischer Werte liegt innerhalb des Schutzumfangs verschiedener Ausführungsformen. Das Auswählen unterschiedlicher Anzahlen von Invertern in den 2 bis 10 liegt ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Das Auswählen unterschiedlicher Anzahlen von Transistoren in den 2 bis 10 liegt ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen. Das Auswählen unterschiedlicher Anzahlen von NAND-Logikgates in den 2 bis 10 liegt ebenfalls innerhalb des Schutzumfangs verschiedener Ausführungsformen.
  • Ein Durchschnittsfachmann dürfte ohne weiteres erkennen, dass eine oder mehrere der offenbarten Ausführungsformen einen oder mehrere der vorgenannten Vorzüge bieten. Nach dem Lesen der vorstehenden Patentbeschreibung dürfte ein Durchschnittsfachmann in der Lage sein, verschiedene Änderungen und Ersetzungen von Äquivalenten vorzunehmen und verschiedene weitere Ausführungsformen zu bewirken, die hier im Umriss beschrieben worden sind. Daher soll der darauf gewährte Schutz nur von den Definitionen beschränkt werden, die in den beigefügten Ansprüchen und deren Äquivalenten enthalten sind.
  • Ein Aspekt der vorliegenden Erfindung betrifft eine Speicherschaltung. Die Speicherschaltung weist Folgendes auf: ein NAND-Logikgate; einen ersten n-Transistor; einen zweiten n-Transistor; einen ersten Inverter und einen ersten Latch. Bei einigen Ausführungsformen ist das NAND-Logikgate so konfiguriert, dass es ein erstes Bitleitungssignal und ein zweites Bitleitungssignal empfängt und ein erstes Signal erzeugt. Bei einigen Ausführungsformen ist der erste n-Transistor mit dem NAND-Logikgate verbunden, und er ist so konfiguriert, dass er ein erstes Vorladesignal empfängt. Bei einigen Ausführungsformen ist der zweite n-Transistor mit einem ersten p-Transistor und einer Referenzspannungsquelle verbunden, und er ist so konfiguriert, dass er ein erstes Taktsignal empfängt. Bei einigen Ausführungsformen ist der erste Inverter mit dem NAND-Logikgate verbunden, und er ist so konfiguriert, dass er ein Datensignal ausgibt, das gegenüber dem ersten Signal invertiert ist. Bei einigen Ausführungsformen ist der erste Latch mit dem NAND-Logikgate verbunden, und er ist so konfiguriert, dass er das erste Signal in Reaktion auf das erste Taktsignal und/oder das erste Vorladesignal latcht. Bei einigen Ausführungsformen weist das NAND-Logikgate Folgendes auf: einen ersten Eingangsanschluss, der so konfiguriert ist, dass er das erste Bitleitungssignal empfängt; einen zweiten Eingangsanschluss, der so konfiguriert ist, dass er das zweite Bitleitungssignal empfängt; einen Ausgangsanschluss, der so konfiguriert ist, dass er das erste Signal in Reaktion auf das erste Bitleitungssignal und das zweite Bitleitungssignal ausgibt; einen ersten Spannungsversorgungsknoten; und einen zweiten Spannungsversorgungsknoten; der mit dem ersten n-Transistor verbunden ist. Bei einigen Ausführungsformen weist der erste n-Transistor Folgendes auf: ein erstes Gate, das so konfiguriert ist, dass es das erste Vorladesignal empfängt; einen ersten Drain, der mit dem ersten Spannungsversorgungsknoten des NAND-Logikgates verbunden ist; und eine erste Source, die mit dem zweiten n-Transistor verbunden ist. Bei einigen Ausführungsformen weist der zweite n-Transistor Folgendes auf: ein zweites Gate, das so konfiguriert ist, dass es das erste Taktsignal empfängt; einen zweiten Drain, der mit der ersten Source verbunden ist; und eine zweite Source, die mit der Referenzspannungsquelle verbunden ist. Bei einigen Ausführungsformen weist die Speicherschaltung weiterhin einen dritten n-Transistor auf, der Folgendes aufweist: ein drittes Gate, das so konfiguriert ist, dass es ein zweites Vorladesignal empfängt, das von dem ersten Vorladesignal verschieden ist; eine dritte Source, die mit dem ersten Drain und der zweiten Source verbunden ist; und einen dritten Drain, der mit dem ersten Spannungsversorgungsknoten des NAND-Logikgates und mit dem zweiten Drain verbunden ist. Bei einigen Ausführungsformen weist die Speicherschaltung weiterhin einen ersten p-Transistor auf, der Folgendes aufweist: eine erste Source, die mit einer ersten Spannungsquelle verbunden ist, die von der Referenzspannungsquelle verschieden ist; ein erstes Gate, das so konfiguriert ist, dass es ein zweites Taktsignal empfängt, das gegenüber dem ersten Taktsignal invertiert ist; und einen ersten Drain, der mit dem ersten Spannungsversorgungsknoten des NAND-Logikgates verbunden ist. Bei einigen Ausführungsformen weist der erste Latch einen zweiten Inverter mit einem Eingangsanschluss und einem Ausgangsanschluss auf, wobei der Eingangsanschluss des zweiten Inverters so konfiguriert ist, dass er das erste Signal empfängt, wobei der Eingangsanschluss mit einem Ausgang des NAND-Logikgates und einem ersten Knoten verbunden ist, und der Ausgangsanschluss des zweiten Inverters so konfiguriert ist, dass er ein zweites Signal ausgibt, das gegenüber dem ersten Signal invertiert ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen ersten p-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es das zweite Signal empfängt; eine Source, die mit einem ersten Spannungsversorgungsknoten verbunden ist; und einen Drain, der mit mindestens dem ersten Knoten verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen ersten n-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es das zweite Signal empfängt, wobei das Gate mit dem Gate des ersten p-Transistors und dem Ausgangsanschluss des zweiten Inverters verbunden ist; eine Source, die mit einem zweiten Spannungsversorgungsknoten verbunden ist; und einen Drain, der mit dem Drain des ersten p-Transistors und dem ersten Knoten verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen zweiten p-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es das erste Taktsignal empfängt; eine Source, die mit einer ersten Spannungsquelle verbunden ist, die von der Referenzspannungsquelle verschieden ist; und einen Drain, der mit dem ersten Spannungsversorgungsknoten und der Source des ersten p-Transistors verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen zweiten n-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es ein zweites Taktsignal empfängt, das gegenüber dem ersten Taktsignal invertiert ist; eine Source, die mit der Referenzspannungsquelle verbunden ist; und einen Drain, der mit dem zweiten Spannungsversorgungsknoten und der Source des ersten n-Transistors verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen zweiten p-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es das erste Vorladesignal empfängt; und eine Source, die mit einer ersten Spannungsquelle verbunden ist, die von der Referenzspannungsquelle verschieden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen dritten p-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es ein zweites Vorladesignal empfängt, das von dem ersten Vorladesignal verschieden ist; eine Source, die mit einer Source des zweiten p-Transistors verbunden ist; und einen Drain, der mit dem ersten Spannungsversorgungsknoten und der Source des ersten p-Transistors verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen zweiten n-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es ein invertiertes zweites Vorladesignal empfängt, das gegenüber einem zweiten Vorladesignal invertiert ist; und eine Source, die mit der Referenzspannungsquelle verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen dritten n-Transistor auf, der Folgendes aufweist: ein Gate, das so konfiguriert ist, dass es ein invertiertes erstes Vorladesignal empfängt, das gegenüber dem ersten Vorladesignal invertiert ist; eine Source, die mit einer Source des zweiten n-Transistors verbunden ist; und einen Drain, der mit dem zweiten Spannungsversorgungsknoten und der Source des ersten n-Transistors verbunden ist.
  • Ein weiterer Aspekt der vorliegenden Erfindung betrifft eine Speicherschaltung. Die Speicherschaltung weist Folgendes auf: ein NAND-Logikgate; einen ersten n-Transistor; einen zweiten n-Transistor; einen ersten Latch und einen ersten Inverter. Bei einigen Ausführungsformen ist das NAND-Logikgate so konfiguriert, dass es ein erstes Bitleitungssignal und ein zweites Bitleitungssignal empfängt und in Reaktion auf das erste und das zweite Bitleitungssignal ein erstes Signal erzeugt. Bei einigen Ausführungsformen weist der erste n-Transistor Folgendes auf: einen ersten Drain, der mit einem Spannungsversorgungsknoten des NAND-Logikgates verbunden ist; ein erstes Gate, das so konfiguriert ist, dass es ein erstes Vorladesignal empfängt; und eine erste Source, die mit einem ersten Knoten verbunden ist. Bei einigen Ausführungsformen weist der zweite n-Transistor Folgendes auf: einen zweiten Drain, der mit dem ersten Drain und dem ersten Spannungsversorgungsknoten des NAND-Logikgates verbunden ist; ein zweites Gate, das so konfiguriert ist, dass es ein zweites Vorladesignal empfängt, das von dem ersten Vorladesignal verschieden ist; und eine zweite Source, die mit der ersten Source und dem ersten Knoten verbunden ist. Bei einigen Ausführungsformen ist der erste Latch durch einen zweiten Knoten mit dem NAND-Logikgate verbunden, wobei der erste Latch so konfiguriert ist, dass er das erste Signal in Reaktion auf das erste Vorladesignal und/oder das zweite Vorladesignal latcht. Bei einigen Ausführungsformen ist der erste Inverter mit dem NAND-Logikgate verbunden, und er ist so konfiguriert, dass er ein Datensignal ausgibt, das gegenüber dem ersten Signal invertiert ist. Bei einigen Ausführungsformen weist das NAND-Logikgate einen zweiten Spannungsversorgungsknoten auf, der mit einer ersten Spannungsquelle verbunden ist, wobei die erste Source, die zweite Source und der erste Knoten mit einer Referenzspannungsquelle verbunden sind. Bei einigen Ausführungsformen weist der erste Latch einen zweiten Inverter mit einem Eingangsanschluss und einem Ausgangsanschluss auf. Bei einigen Ausführungsformen ist der Eingangsanschluss des zweiten Inverters so konfiguriert, dass er das erste Signal empfängt, wobei der Eingangsanschluss mit einem Ausgang des NAND-Logikgates und dem zweiten Knoten verbunden ist, und der Ausgangsanschluss des zweiten Inverters ist so konfiguriert, dass er ein zweites Signal ausgibt, das gegenüber dem ersten Signal invertiert ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen ersten p-Transistor auf, der Folgendes aufweist: ein drittes Gate, das so konfiguriert ist, dass es das zweite Signal empfängt; eine dritte Source, die mit einem dritten Spannungsversorgungsknoten verbunden ist; und einen dritten Drain, der mindestens mit dem zweiten Knoten verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen dritten n-Transistor auf, der Folgendes aufweist: ein viertes Gate, das so konfiguriert ist, dass es das zweite Signal empfängt, wobei das vierte Gate mit dem dritten Gate und dem Ausgangsanschluss des zweiten Inverters verbunden ist; eine vierte Source, die mit einem vierten Spannungsversorgungsknoten verbunden ist; und einen vierten Drain, der mit dem dritten Drain und dem zweiten Knoten verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen zweiten p-Transistor auf, der Folgendes aufweist: ein fünftes Gate, das so konfiguriert ist, dass es das erste Vorladesignal empfängt; und eine fünfte Source, die mit der ersten Spannungsquelle verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen dritten p-Transistor auf, der Folgendes aufweist: ein sechstes Gate, das so konfiguriert ist, dass es das zweite Vorladesignal empfängt, das von dem ersten Vorladesignal verschieden ist; eine sechste Source, die mit einer fünften Source des zweiten p-Transistors verbunden ist; und einen sechsten Drain, der mit dem dritten Spannungsversorgungsknoten und der dritten Source verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen zweiten n-Transistor auf, der Folgendes aufweist: ein siebentes Gate, das so konfiguriert ist, dass es ein invertiertes zweites Vorladesignal empfängt, das gegenüber dem zweiten Vorladesignal invertiert ist; und eine siebente Source, die mit der Referenzspannungsquelle verbunden ist. Bei einigen Ausführungsformen weist der erste Latch weiterhin einen dritten n-Transistor auf, der Folgendes aufweist: ein achtes Gate, das so konfiguriert ist, dass es ein invertiertes erstes Vorladesignal empfängt, das gegenüber dem ersten Vorladesignal invertiert ist; eine achte Source, die mit einer siebenten Source des zweiten n-Transistors verbunden ist; und einen achten Drain, der mit dem vierten Spannungsversorgungsknoten und der vierten Source verbunden ist. Bei einigen Ausführungsformen weist die Speicherschaltung weiterhin einen dritten n-Transistor auf, der Folgendes aufweist: ein drittes Gate, das so konfiguriert ist, dass es ein erstes Taktsignal empfängt; einen dritten Drain, der mit der ersten Source, der zweiten Source und dem ersten Knoten verbunden ist; und eine dritte Source, die mit einer Referenzspannungsquelle verbunden ist. Bei einigen Ausführungsformen weist die Speicherschaltung weiterhin einen ersten p-Transistor auf, der Folgendes aufweist: eine vierte Source, die mit einer ersten Spannungsquelle verbunden ist; ein viertes Gate, das so konfiguriert ist, dass es ein zweites Taktsignal empfängt, das gegenüber dem ersten Taktsignal invertiert ist; und einen vierten Drain, der mit einem zweiten Spannungsversorgungsknoten des NAND-Logikgates verbunden ist.
  • Ein noch weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren zum Betreiben einer Speicherschaltung. Das Verfahren umfasst die folgenden Schritte: Empfangen, mittels einer NAND-Logikgate-Schaltung, eines ersten Bitleitungssignals und eines zweiten Bitleitungssignals; und Erzeugen, mittels der NAND-Logikgate-Schaltung, eines ersten Signals in Reaktion auf das erste Bitleitungssignal und das zweite Bitleitungssignal. Bei einigen Ausführungsformen umfasst das Erzeugen des ersten Signals ein Aktivieren der NAND-Logikgate-Schaltung in Reaktion auf zumindest ein erstes Vorladesignal. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin ein Latchen, mittels eines Latches, eines Zustands des ersten Signals in Reaktion auf das erste Vorladesignal und/oder auf ein erstes Taktsignal, wobei der Latch einen ersten Inverter und einen zweiten Inverter aufweist. Bei einigen Ausführungsformen umfasst das Aktivieren der NAND-Logikgate-Schaltung in Reaktion auf zumindest das erste Vorladesignal ein Einschalten zumindest eines ersten n-Transistors in Reaktion auf das erste Vorladesignal, wobei der erste n-Transistor zwischen die NAND-Logikgate-Schaltung und einen Referenz-Versorgungsspannungsknoten geschaltet ist. Bei einigen Ausführungsformen umfasst das Latchen des Zustands des ersten Signals in Reaktion auf das erste Vorladesignal und/oder das erste Taktsignal ein Deaktivieren der NAND-Logikgate-Schaltung in Reaktion auf zumindest das erste Vorladesignal; und ein Aktivieren des zweiten Inverters in Reaktion auf das erste Vorladesignal und/oder das erste Taktsignal.

Claims (20)

  1. Speicherschaltung (200) mit: einem NAND-Logikgate (220), das so konfiguriert, dass es ein erstes Bitleitungssignal (GBL_UP) und ein zweites Bitleitungssignal (GBL_DN) empfängt und ein erstes Signal (QB) erzeugt; einem ersten n-Transistor (N2), der mit dem NAND-Logikgate (220) verbunden ist und so konfiguriert ist, dass er ein erstes Vorladesignal (PCHB_UP) empfängt; einem zweiten n-Transistor (N1), der mit dem ersten n-Transistor (N2) und einer Referenzspannungsquelle (VSSN) verbunden ist und so konfiguriert ist, dass er ein erstes Taktsignal (RCK) empfängt; einem ersten Inverter (11), der mit dem NAND-Logikgate (220) verbunden ist und so konfiguriert ist, dass er ein Datensignal (DOUT) ausgibt, das gegenüber dem ersten Signal (QB) invertiert ist; und einem ersten Latch (230), der mit dem NAND-Logikgate (220) verbunden ist und so konfiguriert ist, dass er das erste Signal (QB) in Reaktion auf das erste Taktsignal (RCK) und/oder das erste Vorladesignal (PCHB_UP) latcht.
  2. Speicherschaltung (200) nach Anspruch 1, wobei das NAND-Logikgate (220) Folgendes aufweist: einen ersten Eingangsanschluss (Nd1), der so konfiguriert ist, dass er das erste Bitleitungssignal (GBL_UP) empfängt; einen zweiten Eingangsanschluss (Nd2), der so konfiguriert ist, dass er das zweite Bitleitungssignal (GBL_DN) empfängt; einen Ausgangsanschluss, der so konfiguriert ist, dass er das erste Signal (QB) in Reaktion auf das erste Bitleitungssignal (GBL_UP) und das zweite Bitleitungssignal (GBL_DN) ausgibt; einen ersten Spannungsversorgungsknoten (Nd3); und einen zweiten Spannungsversorgungsknoten (Nd4), der mit dem ersten n-Transistor (N2) verbunden ist.
  3. Speicherschaltung (200) nach Anspruch 1 oder 2, wobei der erste n-Transistor (N2) Folgendes aufweist: ein erstes Gate, das so konfiguriert ist, dass es das erste Vorladesignal (PCHB_UP) empfängt; einen ersten Drain, der mit dem zweiten Spannungsversorgungsknoten (Nd4) des NAND-Logikgates (220) verbunden ist; und eine erste Source, die mit dem zweiten n-Transistor (N1) verbunden ist.
  4. Speicherschaltung (200) nach einem der vorhergehenden Ansprüche, wobei der zweite n-Transistor (N1) Folgendes aufweist: ein zweites Gate, das so konfiguriert ist, dass es das erste Taktsignal (RCK) empfängt; einen zweiten Drain, der mit der ersten Source verbunden ist; und eine zweite Source, die mit der Referenzspannungsquelle (VSSN) verbunden ist.
  5. Speicherschaltung (200) nach einem der vorhergehenden Ansprüche, die weiterhin einen dritten n-Transistor (N3) aufweist, der Folgendes aufweist: ein drittes Gate, das so konfiguriert ist, dass es ein zweites Vorladesignal (PCHB_DN) empfängt, das von dem ersten Vorladesignal (PCHB_UP) verschieden ist; eine dritte Source, die mit dem ersten Drain und der zweiten Source verbunden ist; und einen dritten Drain, der mit dem zweiten Spannungsversorgungsknoten (Nd4) des NAND-Logikgates (220) und dem zweiten Drain verbunden ist.
  6. Speicherschaltung (200) nach einem der vorhergehenden Ansprüche, die weiterhin einen ersten p-Transistor (P1) aufweist, der Folgendes aufweist: eine vierte Source, die mit einer ersten Spannungsquelle (VDDN) verbunden ist, die von der Referenzspannungsquelle (VSSN) verschieden ist; ein viertes Gate, das so konfiguriert ist, dass es ein zweites Taktsignal (RCKB) empfängt, das gegenüber dem ersten Taktsignal (RCK) invertiert ist; und einen vierten Drain, der mit dem ersten Spannungsversorgungsknoten (Nd3) des NAND-Logikgates (220) verbunden ist.
  7. Speicherschaltung (200) nach einem der vorhergehenden Ansprüche, wobei der erste Latch (230) einen zweiten Inverter (12) mit einem Eingangsanschluss und einem Ausgangsanschluss aufweist, wobei: der Eingangsanschluss des zweiten Inverters (12) so konfiguriert ist, dass er das erste Signal (QB) empfängt, wobei der Eingangsanschluss mit einem Ausgang des NAND-Logikgates (220) und einem ersten Knoten (Nd5) verbunden ist, und der Ausgangsanschluss des zweiten Inverters (12) so konfiguriert ist, dass er ein zweites Signal (QBB) ausgibt, das gegenüber dem ersten Signal (QB) invertiert ist.
  8. Speicherschaltung (200) nach einem der vorhergehenden Ansprüche, wobei der erste Latch (230) weiterhin Folgendes aufweist: einen zweiten p-Transistor (P5) mit: einem Gate, das so konfiguriert ist, dass es das zweite Signal (QBB) empfängt, einer Source, die mit einem dritten Spannungsversorgungsknoten (Nd6) verbunden ist, und einem Drain, der mit mindestens dem ersten Knoten (Nd5) verbunden ist; und einen vierten n-Transistor (N5) mit: einem Gate, das so konfiguriert ist, dass es das zweite Signal (QBB) empfängt, wobei das Gate mit dem Gate des zweiten p-Transistors (P5) und dem Ausgangsanschluss des zweiten Inverters (12) verbunden ist, einer Source, die mit einem vierten Spannungsversorgungsknoten (Nd7) verbunden ist, und einem Drain, der mit dem Drain des zweiten p-Transistors und dem ersten Knoten (Nd5) verbunden ist.
  9. Speicherschaltung (200) nach Anspruch 8, wobei der erste Latch (230) weiterhin Folgendes aufweist: einen dritten p-Transistor (P2) mit: einem Gate, das so konfiguriert ist, dass es das erste Taktsignal (RCK) empfängt, einer Source, die mit einer ersten Spannungsquelle (VDDN) verbunden ist, die von der Referenzspannungsquelle (VSSN) verschieden ist, und einem Drain, der mit dem dritten Spannungsversorgungsknoten (Nd6) und der Source des zweiten p-Transistors (P5) verbunden ist; und einen fünften n-Transistor (N4) mit: einem Gate, das so konfiguriert ist, dass es ein zweites Taktsignal (RCKB) empfängt, das gegenüber dem ersten Taktsignal (RCK) invertiert ist, einer Source, die mit der Referenzspannungsquelle (VSSN) verbunden ist, und einem Drain, der mit dem vierten Spannungsversorgungsknoten (Nd7) und der Source des vierten n-Transistors (N5) verbunden ist.
  10. Speicherschaltung (200) nach Anspruch 8, wobei der erste Latch (230) weiterhin Folgendes aufweist: einen vierten p-Transistor (P3) mit: einem Gate, das so konfiguriert ist, dass es das erste Vorladesignal (PCH_UP) empfängt, und einer Source, die mit einer ersten Spannungsquelle (VDDN) verbunden ist, die von der Referenzspannungsquelle (VSSN) verschieden ist; und einen fünften p-Transistor (P4) mit: einem Gate, das so konfiguriert ist, dass es ein zweites Vorladesignal (PCH_DN) empfängt, das von dem ersten Vorladesignal (PCH_UP) verschieden ist, einer Source, die mit einem Drain des dritten p-Transistors (P3) verbunden ist, und einem Drain, der mit dem ersten Spannungsversorgungsknoten (Nd6) und der Source des zweiten p-Transistors (P5) verbunden ist.
  11. Speicherschaltung (200) nach Anspruch 8, wobei der erste Latch (230) weiterhin Folgendes aufweist: einen sechsten n-Transistor (N7) mit: einem Gate, das so konfiguriert ist, dass es ein invertiertes zweites Vorladesignal (PCH_DN) empfängt, das gegenüber einem zweiten Vorladesignal (PCHB_DN) invertiert ist, und einer Source, die mit der Referenzspannungsquelle (VSSN) verbunden ist; und einen siebten n-Transistor (N6) mit: einem Gate, das so konfiguriert ist, dass es ein invertiertes erstes Vorladesignal (PCH_UP) empfängt, das gegenüber dem ersten Vorladesignal (PCHB_UP) invertiert ist, einer Source, die mit einem Drain des sechsten n-Transistors (N7) verbunden ist, und einem Drain, der mit dem vierten Spannungsversorgungsknoten (Nd7) und der Source des vierten n-Transistors (N5) verbunden ist.
  12. Speicherschaltung (600, 700) mit: einem NAND-Logikgate (220), das so konfiguriert ist, dass es ein erstes Bitleitungssignal (GBL_UP) und ein zweites Bitleitungssignal (GBL_DN) empfängt und in Reaktion auf das erste und das zweite Bitleitungssignal (GBL_UP, GBL_DN) ein erstes Signal (QB) erzeugt; einem ersten n-Transistor (N2), der Folgendes aufweist: einen ersten Drain, der mit einem ersten Spannungsversorgungsknoten (Nd4) des NAND-Logikgates (220) verbunden ist, ein erstes Gate, das so konfiguriert ist, dass es ein erstes Vorladesignal (PCHB_UP) empfängt, und eine erste Source, die mit einem ersten Knoten verbunden ist; einem zweiten n-Transistor (N3), der Folgendes aufweist: einen zweiten Drain, der mit dem ersten Drain und dem ersten Spannungsversorgungsknoten (Nd4) des NAND-Logikgates (220) verbunden ist, ein zweites Gate, das so konfiguriert ist, dass es ein zweites Vorladesignal (PCHB_DN) empfängt, das von dem ersten Vorladesignal (PCHB_UP) verschieden ist, und eine zweite Source, die mit der ersten Source und dem ersten Knoten verbunden ist; einem ersten Latch (230), der durch einen zweiten Knoten (Nd5) mit dem NAND-Logikgate (220) verbunden ist, wobei der erste Latch (230) so konfiguriert ist, dass er das erste Signal (QB) in Reaktion auf das erste Vorladesignal (PCHB_UP) und/oder das zweite Vorladesignal latcht (PCHB_DN); und einem ersten Inverter (11), der mit dem NAND-Logikgate (220) verbunden ist und so konfiguriert ist, dass er ein Datensignal (DOUT) ausgibt, das gegenüber dem ersten Signal (QB) invertiert ist.
  13. Speicherschaltung (600) nach Anspruch 12, wobei: das NAND-Logikgate (220) einen zweiten Spannungsversorgungsknoten (Nd3) aufweist, der mit einer ersten Spannungsquelle (VDDN) verbunden ist, und die erste Source, die zweite Source und der erste Knoten mit einer Referenzspannungsquelle (VSSN) verbunden sind.
  14. Speicherschaltung (600, 700) nach Anspruch 12 oder 13, wobei der erste Latch (230) einen zweiten Inverter (12) mit einem Eingangsanschluss und einem Ausgangsanschluss aufweist, wobei: der Eingangsanschluss des zweiten Inverters (12) so konfiguriert ist, dass er das erste Signal (QB) empfängt, wobei der Eingangsanschluss mit einem Ausgang des NAND-Logikgates (220) und dem zweiten Knoten (Nd5) verbunden ist, und der Ausgangsanschluss des zweiten Inverters (12) so konfiguriert ist, dass er ein zweites Signal (QBB) ausgibt, das gegenüber dem ersten Signal (QB) invertiert ist.
  15. Speicherschaltung (600, 700) nach einem der Ansprüche 12 bis 14, wobei der erste Latch (230) weiterhin Folgendes aufweist: einen ersten p-Transistor (P5) mit: einem dritten Gate, das so konfiguriert ist, dass es das zweite Signal (QBB) empfängt, einer dritten Source, die mit einem dritten Spannungsversorgungsknoten (Nd6) verbunden ist, und einem dritten Drain, der mindestens mit dem zweiten Knoten (Nd5) verbunden ist; und einen dritten n-Transistor (N5) mit: einem vierten Gate, das so konfiguriert ist, dass es das zweite Signal (QBB) empfängt, wobei das vierte Gate mit dem dritten Gate und dem Ausgangsanschluss des zweiten Inverters (12) verbunden ist, einer vierten Source, die mit einem vierten Spannungsversorgungsknoten (Nd7) verbunden ist, und einem vierten Drain, der mit dem dritten Drain und dem zweiten Knoten (Nd5) verbunden ist.
  16. Speicherschaltung (600, 700) nach Anspruch 15, wobei der erste Latch (230) weiterhin Folgendes aufweist: einen zweiten p-Transistor (P3) mit: einem fünften Gate, das so konfiguriert ist, dass es das erste Vorladesignal (PCHB_UP) empfängt, und einer fünften Source, die mit der ersten Spannungsquelle (VDDN) verbunden ist; und einen dritten p-Transistor (P4) mit: einem sechsten Gate, das so konfiguriert ist, dass es das zweite Vorladesignal (PCHB_DN) empfängt, das von dem ersten Vorladesignal (PCHB_UP) verschieden ist, einer sechsten Source, die mit einem fünften Drain des zweiten p-Transistors (P3) verbunden ist, und einem sechsten Drain, der mit dem dritten Spannungsversorgungsknoten (Nd6) und der dritten Source verbunden ist.
  17. Speicherschaltung (600, 700) nach Anspruch 16, wobei der erste Latch (230) weiterhin Folgendes aufweist: einen vierten n-Transistor (N7) mit: einem siebenten Gate, das so konfiguriert ist, dass es ein invertiertes zweites Vorladesignal (PCH_DN) empfängt, das gegenüber dem zweiten Vorladesignal (PCHB_DN) invertiert ist, und einer siebenten Source, die mit der Referenzspannungsquelle (VSSN) verbunden ist; und einen fünften n-Transistor (N6) mit: einem achten Gate, das so konfiguriert ist, dass es ein invertiertes erstes Vorladesignal (PCH_UP) empfängt, das gegenüber dem ersten Vorladesignal (PCHB_UP) invertiert ist, einer achten Source, die mit einem siebenten Drain des vierten n-Transistors (N7) verbunden ist, und einem achten Drain, der mit dem vierten Spannungsversorgungsknoten (Nd7) und der vierten Source verbunden ist.
  18. Speicherschaltung (700) nach einem der Ansprüche 12 bis 14, die weiterhin Folgendes aufweist: Einen dritten n-Transistor (N1) mit: Einem dritten Gate, das so konfiguriert ist, dass es ein erstes Taktsignal (RCK) empfängt, einem dritten Drain, der mit der ersten Source, der zweiten Source und dem ersten Knoten verbunden ist, und einer dritten Source, die mit einer Referenzspannungsquelle (VSSN) verbunden ist; und einen ersten p-Transistor (P1) mit: einer vierten Source, die mit einer ersten Spannungsquelle (VDDN) verbunden ist, einem vierten Gate, das so konfiguriert ist, dass es ein zweites Taktsignal (RCKB) empfängt, das gegenüber dem ersten Taktsignal (RCK) invertiert ist, und einem vierten Drain, der mit einem zweiten Spannungsversorgungsknoten (Nd3) des NAND-Logikgates (220) verbunden ist.
  19. Verfahren (1100) zum Betreiben einer Speicherschaltung (200) mit den folgenden Schritten: Empfangen (1102), mittels einer NAND-Logikgate-Schaltung, eines ersten Bitleitungssignals (GBL_UP) und eines zweiten Bitleitungssignals (GBL_DN); Erzeugen (1104), mittels der NAND-Logikgate-Schaltung, eines ersten Signals (QB) in Reaktion auf das erste Bitleitungssignal (GBL_UP) und das zweite Bitleitungssignal (GBL_DN), wobei das Erzeugen des ersten Signals (QB) ein Aktivieren (1106) der NAND-Logikgate-Schaltung in Reaktion auf zumindest ein erstes Vorladesignal (PCHB_UP) umfasst; und Latchen (1110), mittels eines Latches (230), eines Zustands des ersten Signals (QB) in Reaktion auf das erste Vorladesignal (PCHB_UP) und/oder auf ein erstes Taktsignal (RCK), wobei der Latch (230) einen ersten Inverter (12) und einen zweiten Inverter (I3) aufweist.
  20. Verfahren (1100) nach Anspruch 19, wobei: das Aktivieren (1106) der NAND-Logikgate-Schaltung in Reaktion auf zumindest das erste Vorladesignal (PCHB_UP) Folgendes umfasst: Einschalten zumindest eines ersten n-Transistors (N2) in Reaktion auf das erste Vorladesignal (PCHB_UP), wobei der erste n-Transistor (N2) zwischen die NAND-Logikgate-Schaltung und einen Referenz-Versorgungsspannungsknoten (VSSN) geschaltet ist, und das Latchen (1110) des Zustands des ersten Signals (QB) in Reaktion auf das erste Vorladesignal (PCHB_UP) und/oder das erste Taktsignal (RCK) Folgendes umfasst: Deaktivieren (1112) der NAND-Logikgate-Schaltung in Reaktion auf zumindest das erste Vorladesignal (PCHB_UP); und Aktivieren (1114) des zweiten Inverters (I3) in Reaktion auf das erste Vorladesignal (PCHB_UP) und/oder das erste Taktsignal (RCK).
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