DE4135686A1

DE4135686A1 - Halbleiter-speicheranordnung

Info

Publication number: DE4135686A1
Application number: DE4135686A
Authority: DE
Inventors: Changrae Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1991-05-28
Filing date: 1991-10-25
Publication date: 1992-12-03
Also published as: CN1067325A; NL9101772A; ITMI912808A1; FR2677162A1; GB2256297A; IT1251623B; GB9121767D0; ITMI912808A0; KR920022301A

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Spei cheranordnung und spezieller eine hochintegrierte statische Ope rationsspeicher-Einrichtung mit wahlfreiem Zugriff, die einen Leck- oder Fehlstrom-Kompensationskreis besitzt, welcher mit den Speicherzellen durch bit-Leitungen verbunden ist, um falsche Le se- oder Schreib-Operationen zu verhindern.

"SRAM" ist die Abkürzung für Static Random Access Memory, eine Anordnung, die einen elektrischen Aufbau besitzt, wie er typisch in jeder der Fig. 3 oder 4 der beigefügten Zeichnun gen wiedergegeben ist. Ausgehend von Fig. 3 läßt sich erkennen, daß das SRAM generell durch das Bezugszeichen 1 gekennzeichnet ist und, was auf dem Gebiet bekannt ist, eine Reihe von Speicher zellen 311, 312, 321, 322 einschließt, die zum elektrischen Auf rechterhalten von Daten in einem binären Zahlensystem unter Ge brauch eines Codes der Zahlen "0" und "1" dienen. Eine Wort Leitung WL1 ist an den Gates von Metall-Oxid-Halbleitertransi storen (MOS) 2 und 3 angeschlossen. Die Transistoren 2 und 3 sind beispielsweise für die Speicherzelle 311 angegeben; gleich artige Anordnungen von MOS-Transistoren werden zur Verbindung aller Speicherzellen mit den Wort-Leitungen benötigt.

Komplementäre bit-Leitungen BL₁ und sind mit den Si gnal-Leitungen der Transistoren 2 bzw. 3 verbunden. Die Vorlade- Transistoren T₃₁ und T₃₂ werden gleichzeitig durch ein Impuls-Si gnal gesteuert, um die bit-Leitungen an die Speisespannung zur Vorladung der komplementären Teile der Speicherzelle 311 auf ein vorbestimmtes Potential anzuschließen, bevor ein Lese- oder Schreibvorgang erfolgt. Ein MOS-Transistor T₃₅ ist zwischen den bit-Leitungen angeschlossen, um ein vorbestimmtes Impuls-Signal von einem Ableich-Kreis einzugeben. Er erkennt die Signale ΦEQ nach Fig. 3 und entzerrt die Daten, die durch bit-Leitungen übertragen werden.

Inzwischen reagieren die Vorlade-Transistoren T₃₁ und T₃₂ auf das Impuls-Signal , das SRAM ist asynchron, d. h. das SRAM benötigt keine externen Taktimpulse. Das asynchrone SRAM ist ein Speicher, der einen Address Transition Detector (ATD) zur Erzeugung von Taktimpulsen innerhalb der Speicheran ordnung als Reaktion auf ermittelte Veränderungen des Adres siersignals besitzt, um eine Operation durchzuführen. Das Si gnal wird durch einen ATD-Kreis bereitgestellt.

Abgesehen von peripheren Kreisen, wie z. B. ATD, schließt der gebräuchliche SRAM-Aufbau Leckstrom-Kompensationsmittel für die mit den bit-Leitungen verbundenen Speicherzellen ein, in Parallelschaltung zu den Vorlade-Transistoren T₃₁ und T₃₂. Der in Fig. 3 angegebene Kreis benötigt p-Typ-MOS-Klemmschaltun gen 31, 32, 33 und 34 zur Kompensation eines Fehlstromes durch die Speicherzellen, die mit der jeweils zugehörigen bit-Lei tung verbunden sind. Es ist in diesem Zusammenhang bemerkens wert, daß die Ausführung des SRAM, wie es schematisch in Fig. 3 dargestellt ist, im wesentlichen das gleiche ist, wie in der Ausführung nach Fig. 4, abgesehen davon, daß in Fig. 4 n-Typ- MOS-Transistoren in den Klemmschaltungen 41, 32, 43 und 44 ein gesetzt sind, die die Fehlstrom-Kompensation auf den bit-Lei tungen sicherstellen. Die Notwendigkeit zum Einsatz der oben genannten Fehlstrom-Kompensationsmittel ergibt sich daraus, daß viele Elemente auf engem Raum auf einem einzigen Chips untergebracht werden müssen, damit der Integrationsgrad des Halbleiterspeichers vergrößert werden kann. Ein fehlerfreier Herstellungsprozeß ist erforderlich, dennoch ergibt sich ein Anstieg von unerwünschten Kurzschlüssen zwischen jeder der aus Schichten bestehenden Elemente, deren elektrische Eigenschaften unverändert bleiben sollten. Der Fall von unerwünschten Kurz schlüssen, auch bei einem guten Herstellungsprozeß, ist gege ben, wenn aus Übergangs- und polykristallinen Schichten be stehende Gates (des weiteren als "poly" bezeichnet) sich dicht beieinander befinden, eine mikroskopisch kleine Fläche da zwischen ist dazu ausreichend. Dabei bildet sich ein Fehlstrom Pfad zwischen einem Source-Gebiet und einem poly oder zwischen einem Drain-Gebiet und einem poly. Der Fehlstrom kann die Si gnalgröße auf ein solches Maß herabsetzen, daß eine falsche Ope ration stattfindet. In Hinsicht auf die vorangegangenen Ausfüh rungen ist es zur Herstellung einer hochintegrierten Speicheran ordnung von 1 Mbit wesentlich, Fehlstrom-Kompensationsmittel in der Anordnung vorzusehen.

Die Funktion des in Fig. 3 gezeigten Kreises sieht vor, daß die Speicherzellen 311 und 312 aufgerufen sind, wenn die Wort-Leitung WL₁ aufgerufen ist. Da die durch die Klemmschal tungen 31 bis 34, die aus p-Typ-MOS-Transistoren bestehen, gehal tenen Ladungen durch Fehlladungen eines Transistors innerhalb einer Speicherzelle, die den Signalwert "0" speichert, kompen siert werden, bildet sich ein kleiner direkter Strompfad, wel cher einen umgedrehten Stromfluß zu der Speicherzelle verursacht. In einer hochwertigen Speichereinrichtung mit hochintegriertem Aufbau steigt der komplementäre MOS (CMOS)-Langzeit-Strom, der in den Speicherzellen verbraucht wird, in Abhängigkeit von der Anzahl der Speicherzellen, da die Anzahl der Speicherzellen, die mit der Wort-Leitung verbunden sind, groß ist. Die gleichen Nachteile, wie sie oben besprochen wurden, sind in dem Kreis, wie er in Fig. 4 gezeigt ist, enthalten, wobei Transistoren vom n-Typ sowohl die Fehlstromkompensationskreise 41 bis 44 als auch die Vorladetransistoren T₄₁ und T₄₄ bilden. Die Speicherzellen 411 und 412 bestehen aus Transistoren vom p-Typ.

Der oben beschriebene und in den Fig. 3 und 4 gezeig te Stand der Technik wird hauptsächlich für einen CMOS SRAM mit einer Zugriffszeit von 25 ns und einer Kapazität von 1 M bit benötigt. Ein derartiger CMOS SRAM ist auch auf den Seiten 733 bis 740 des IEEE Journal of Solid-State Circuit, Vol. SC 22, Nr. 5, von Masataka Matsui und andere, Oktober 1987, vorge stellt worden.

Der Erfindung lag die Aufgabe zugrunde, eine Halbleiter- Speicheranordnung mit verbesserten Fehlstrom-Kompensationskrei sen zu schaffen, durch die sich mit den bit-Leitungen Hochge schwindigkeits- und hochintegrierte Halbleiter-Speicher errei chen lassen.

Es ist ferner Gegenstand der vorliegenden Erfindung, einen Halbleiter-Speicher zu erstellen, bei dem der CMOS-Langzeit-Strom verbrauch reduziert und der auf den Chips benötigte Platz durch den Zusammenschluß einer Vielzahl von Speicherzellen an eine Wort- Leitung und durch Verringerung der Anzahl der Speicherblocks mi nimiert ist.

Spezieller betrifft die vorliegende Erfindung Merkmale der Gestaltung der Wort- und bit-Leitungen, einer Reihe von Spei cherzellen, gestaltet durch komplementäre Ausgänge an jeder Spei cherzelle und verbunden mit einer Wort-Leitung und komplementä ren bit-Leitung. Die Erfindung betrifft Mittel zum Anschluß der bit-Leitungen, zum Anlegen der Vorlade-Speicherzellen an ein vorbestimmtes Potential zum Schreiben oder Lesen und einen Fehl strom-Kompensationskreis, der komplementäre bit-Leitungen ein schließt, verbunden durch Transistoren mit der Leistungsquelle. Die genannten Transistoren haben überkreuzverbundene Gate- und Drainanschlüsse zur Kompensation des Fehlstromes durch die Spei cherzellen.

Gemäß der vorgestellten Erfindung kann die Halbleiter-Spei chereinrichtung ferner einen weiteren Schalttransistor ein schließen, der zwischen die Anschlüsse der überkreuzgeschalte ten Transistoren durch eine gemeinsame Leitung gelegt ist und dadurch die Leistung zu den überkreuzgeschalteten Transistoren führt.

Sowohl diese Merkmale und Vorteile der vorliegenden Erfin dung als auch weitere werden besser verständlich, wenn bei der folgenden Erläuterung die beigefügten Zeichnungen berücksichtigt werden. In diesen bedeuten:

Fig. 1 ein Schaltungsbild einer Halbleiter-Speicheran ordnung gemäß einer Ausführungsform der beanspruchten Erfindung,

Fig. 2 ein Schaltungsbild gemäß einer zweiten Ausführungs form der Speicheranordnung der vorliegenden Erfindung und

Fig. 3 und 4 Schaltungsbilder von bekannten Halbleiter- Speichereinrichtungen.

In den Fig. 1 und 2 sind Schaltungsdarstellungen von zwei Ausführungen der Halbleiter-Speichereinrichtung angegeben, von denen jede eine Fehlstrom-Kompensation einschließt, die mit den bit-Leitungen für die Speicherzellen verbunden sind. Hierbei ist der Aufbau der bekannten Halbleiter-Speichereinrichtungen, gezeigt in den Fig. 3 und 4 und hierin zuvor beschrieben, der gleiche, wie der Aufbau, der gemeinsam in den Fig. 1 und 2 enthalten ist; zur Wiederfindung gleichartiger Elemente wur den gleiche Bezugszahlen verwendet.

In Fig. 1 ist schematisch ein hochintegriertes SRAM darge stellt, das Speicherzellen aufweist; vier davon sind durch die Bezugszahlen 111, 112, 121 und 122 gekennzeichnet. Wort-Leitun gen WL₁ bis WL_n und bit-Leitungen BL₁, bis BL_n, sind ebenfalls angegeben. Die Transistoren 2 und 3 verbinden die Wort- Leitung WL₁ und die bit-Leitungen BL₁ und mit dem Halblei ter-Speicher 111. In gleicher Weise sind die Wort-Leitung WL₁ und die bit-Leitungen BL_n und durch die Transistoren 4 und 5 mit der Speicherzelle 112 verbunden. Die bit-Leitungen BL₁, sind komplementäre bit-Leitungen zur Versorgung der Speicherzellen. Die Vorladungs-Transistoren T₁₁, T₁₂, T₁₃ und T₁₄ bilden einen Teil der Vorladungsmittel, die mit den bit-Lei tungen für die Speicherzellen verbunden sind. Die Transistoren werden durch ein an deren Gates angelegtes Signal ΦBLi zum Ein speisen der Leistung Vcc in die bit-Leitungen gesteuert.

Die Fehlstrom-Kompensationskreise 11 und 12 kompensieren den Fehlstrom durch die Speicherzellen gemäß der vorliegenden Erfindung, vorausgesetzt, daß ein erster Schalttransistor Q12 ein Kontrollsignal erhält, das aus dem Ausgangssignal des Vor lade-Transistors T₁₁ im Teil der ersten bit-Leitung BL₁ besteht. Der Source-Anschluß des Transistors Q₁₂ ist mit der Speisespannung Vcc und der Drain-Anschluß des Transistors ist mit der bit-Lei tung verbunden. Ein zweiter Schalttransistor Q₁₁ ist in dem Fehlstrom-Kompensationskreis 11 vorgesehen, wobei ein Kontroll signal, bestehend aus dem Ausgangssignal des Vorlade-Transistors T₁₂, der an der bit-Leitung angeschlossen ist, an das Gate des Transistors Q₁₁ gelegt ist. Der Source-Anschluß des Transistors Q₁₁ ist mit der Speisespannung Vcc und der Drain- Anschluß des Transistors Q₁₁ ist mit der bit-Leitung zur Kom pensation des Fehlstromes verbunden. Somit ist ersichtlich, daß die Transistoren Q₁₁ und Q₁₂ in dem Fehlstrom-Kompensationskreis 11 überkreuzend geschaltet sind. Der Typ der Transistoren, die in den Fehlstrom-Kompensationskreisen 11 und 12 eingesetzt sind, ist der gleiche wie der der Transistoren, die als Vorlade-Maß nahme dienen und unterschiedlich zu dem Typ der Transistoren 2 und 3. In der Ausführungsform nach Fig. 1 sind die in den Fehl strom-Kompensationskreisen eingesetzten Transistoren NMOS- und die Transistoren 2 und 3 PMOS-Transistoren.

Im Betrieb der Fehlstrom-Kompensationskreise gemäß der vorliegenden Erfindung muß davon ausgegangen werden, daß die erste bit-Leitung BL₁ und die zweite bit-Leitung gleichge wichtig Hoch- und Niedrigstrom-Daten beibehalten. Ein Eingangs signal für die Speicheranordnung wird selektiv in die Wort-Lei tung WL₁ eingegeben. Sowie die Wort-Leitung WL₁ ausgewählt ist, schalten die Schalttransistoren 2, 3, 4, 5 usw. auf "ON", um die Wort-Leitung mit den Speicherzellen zu verbinden. Die Spei cherzellen sprechen auf diese Weise auf das Signal auf den bit- Leitungen an. Die Spannungshöhen, die für die PMOS-Transistoren Q₁₁ und Q₁₂ des Fehlstrom-Kompensationskreises 11 angewendet werden, sind so, daß der Transistor Q₁₁ in den Ein- und der Transistor Q₁₂ in den Ausschaltzustand geht. Der Transistor Q₁₁, welcher eingeschaltet ist, bewirkt die Kompensation des Fehlstromes. Der offene Transistor Q₁₂ liefert kein Signal zur Speicherzelle. Auf diese Weise wird kein Strompfad, der sich auf den CMOS-Langzeitstrom bezieht, gebildet, wodurch sich der Kreis nach der vorliegenden Erfindung von dem Stand der Technik unterscheidet.

Die Fehlstrom-Kompensation wie sie oben beschrieben ist, verhindert einen Zufluß von unerwünschtem Direktstrom zur Spei cherzelle, während die Daten der bit-Leitungen zurückgehalten werden. Darüberhinaus behält die Kompensation des Fehlstromes hinsichtlich der komplementären bit-Leitungen einen Stromfluß für die Hochstrom-Daten der ersten bit-Leitung aufrecht und be endet oder unterbricht den Stromfluß für die Niedrigstrom-Daten der zweiten bit-Leitung. Es ist erkennbar, daß der Vorlade-Span nungspegel der bit-Leitungen der gleiche ist, wie der Spannungs pegel der Speisespannung Vcc durch Betätigung der Vorlade-Tran sistoren T₁₁ bis T₁₄. Die Vorlade-Transistoren sind auf ein vom ATD-Kreis abgegebenes Signal ΦBLi ansprechbar, wenn dieses, wie gut bekannt, für den Vorlade-Vorgang an die Gates der verschie denen Transistoren angelegt ist.

Wie man in Fig. 1 sehen kann, sind die Speicherzellen 111 und 112 in Bezug zu den bit-Leitungen aufeinanderfolgend ge schaltet. Mit Sicht auf die Speicherzelle 112 ist die Informa tion der bit-Leitung BL_n niedrig, wenn die Information der bit- Leitung hoch ist, wenn WL₁ in der oben beschriebenen Weise ausgewählt wurde, der Transistor Q₁₃ offen und der Tran sistor Q₁₄ geschlossen ist. Unter diesen Bedingungen gibt der ge schlossene Transistor Q₁₄ das Hochstromsignal der bit-Leitung BL_n weiter, während der Transistor Q₁₃ den Stromfluß für das Nie drigstrom-Signal der bit-Leitung unterbricht.

Es ist aus der Beschreibung der Funktion der Speicherzel len 111 und 112 erkennbar, daß die Fehlstrom-Kompensations-Kreise über eine ganze Reihe von Speicherzellen der Halbleiter-Ein richtung hinweg wirksam sind. Wie in bekannten Speicherzellen schließt die Speicherzelle gemäß Fig. 1 eine Anordnung von gleich artigen Transistoren T₁₅ und T₁₆ ein, welche zwischen den bit-Lei tungen BL₁ und und entsprechend zwischen den bit-Leitungen BL_n und angeschlossen sind. An die Gates dieser Transistoren T₁₅ und T₁₆ sind die Signale ΦEQi des Abgleich-Kreises zum Ab gleich der bit-Leitungen angeschlossen, wie es bisher bekannt war. Es ist nicht notwendig, daß wenn das Prinzip der vorgestellten Er findung beansprucht wird, auch Daten zu den Abgleich-Mitteln oder zur Adreß-Übergang-Ermittlung, wie sie in Fig. 1 gezeigt und oben beschrieben sind, anzugeben. Somit kann die beanspruchte Erfin dung für jede Art von Speicheranordnungen angewendet werden.

In Fig. 2 ist eine zweite Ausführungsform der vorliegenden Erfindung wiedergegeben, wobei die Elemente, die in Fig. 2 iden tisch zu denen in Fig. 1 sind, mit den gleichen Bezugszeichen ge kennzeichnet sind. Die Fehlstrom-Kompensation der Ausführung nach Fig. 2 unterscheidet sich von der nach Fig. 1 dadurch, daß die Fehlstrom-Kompensationskreise 21 und 22 NMOS-Transistoren be sitzen. Die Spannungshöhe der Vorlademittel, welche die Transi storen T₂₁, T₂₂, T₂₃ und T₂₄ einschließen, ist gegeben durch die Festlegung der Höhe der Schwellenspannung V_TN, eingeschlossen einen Stoff-Effekt, der den n-Typ-Eigenschaften des MOS-Transi stors bei der Höhe der Versorgungsspannung Vcc und dem n-Typ- Aufbau der MOS-Transistoren T₂₁ bis T₂₄ zuzuschreiben ist. Strukturell besitzt ein MOS-Transistor vier Anschlüsse, nament lich das Gate, eine Source, eine Drain und eine Masse. Im Fall, daß der MOS-Transistor in den Einschaltzustand versetzt ist, würde die Spannung, die am Gate anliegt, durch eine vorher fest gelegte Schwellspannung V_th, höher sein, als die Spannung am Source. Die Höhe der festgelegten Schwellenspannung V_th variiert, je nachdem wie hoch die Differenz zwischen der Spannungshöhe an Masse und der Spannungshöhe der Source ist. Wenn die Spannungs höhe der Source höher ist als die der Masse, steigt die Spannung V_th. Deshalb ist erkennbar, daß die Vorlade-Spannungshöhe nicht die Spannungshöhe von Vcc sondern eine Spannung gemäß dem Aus druck Vcc-V_th ist. Diese Vorlade-Spannung ist anwendbar für die Funktion des Kreises nach der zweiten Ausführungsform und aus diesem Grund ist der Transistor Q₂₅ ein NMOS-Transistor. Die Funktion der Zweiten Ausführungsform des Kreises nach Fig. 2 ist die gleiche wie die Funktion gemäß der ersten Ausführung nach Fig. 1. Der NMOS-Transistor Q₂₅ ist zwischen der Speise spannung Vcc und den PMOS-Transistoren Q₂₁ und Q₂₂ deshalb an geordnet, damit der hohe Spannungspegel an der bit-Leitung BL₁ oder anliegt, entsprechend der Größe Vcc-V_TN.

Wenn in dem Aufbau der zweiten Ausführung ein Fehlstrom von der bit-Leitung BL₁ oder kommt, die an den Knoten-An schlüssen der Speicherzellen, welche die Daten mit hohem Pegel speichern, angeschlossen sind, wird ein fehlerhafter Lesevor gang und ein Stromzufluß zu den Speicherzellen durch die Tran sistoren Q₂₁ und Q₂₂, welche auf Ein bzw. Aus geschaltet sind, verhindert, wie in der ersten Ausführungsform. Es ist nun er kennbar, daß die Unterschiede zwischen der ersten und der zwei ten Ausführung offensichtlich im wesentlichen im Typ der in dem Schaltungsaufbau verwendeten Transistoren bestehen. Es ist also zu sehen, daß der NMOS-Transistor Q₂₅ zum Bereitstellen der Lei stung für den Fehlstrom-Kompensationskreis 21 der gleiche Typ eines MOS-Transistors ist wie die NMOS-Transistoren T₂₁ und T₂₄, die als Vorlade-Mittel eingesetzt sind. Außerdem ist der Transi stor Q₂₅, ein MOS-Transistor vom NMOS-Typ, zu unterscheiden von den MOS-Transistoren vom PMOS-Typ Q₂₁ bis Q₂₄ in den Fehlstrom- Kompensationskreisen.

Sowohl in der ersten als auch in der zweiten Ausführungs form der beanspruchten Erfindung wäre es wünschenswert, einen Feldeffekt-Transistor mit getrenntem Gate, IGFET, auszuwählen und damit die Halbleiterelemente zu bilden. Ein IGFET besitzt eine Isolierschicht zwischen einem Gate und einer Elektrode oder einer halbleitenden Schicht. Sowohl Si₃N₄ und Al₂O₃ als auch S_iO₂ sind geeignete Materialien zur Bildung der Isolierfilme, insbesondere für die Herstellung von Speicherelementen. Die Anordnungen nach der vorliegenden Erfindung können vorteilhaft für einen Halbleiter-Speicher mit hohem Integrationsgrad und hoher Kapazität angewendet werden. Ausgehend von solchem Halb leiter-Speicher besteht die Möglichkeit zur Bildung einer Struk tur, in der eine Vielzahl von Speicherzellen an Wort-Leitungen geschaltet sind, welche der Reihe nach die ganze Strommenge zur Verfügung stellen, die in den Speicherzellen verbraucht wird. Zum Beispiel, wenn 128 Speicherzellen mit einer Wortleitung ver bunden sind, ist die Strommenge, die durch die Speicherzellen verbraucht wird, gegeben durch das Produkt von 128 mal die Strom menge, die von einer Speicherzelle verbraucht wird. Die Strommenge, die auf diese Weise verbraucht wird, legt eine Speicherblock-Ein heit fest, welche an eine Wort-Leitung geschaltet ist.

Es ist verständlich, warum die Schaltungsanordnung gemäß der vorliegenden Erfindung in jeder Art von Speicheranordnung verwendet werden kann, bei der ein Fehlstrom, der an die Spei cherzellen gegeben ist, kompensiert werden soll. Die Erfindung ist für Speicheranordnungen, die einen hohen Integrationsgrad und eine hohe Kapazität haben, einsetzbar. Die vorliegende Er findung ermöglicht im Zusammenhang mit der Fehlstrom-Kompensa tion, daß ein Zufluß von unerwünschtem Strom zur Speicherzelle verhindert werden kann, was für eine Speicheranordnung mit einer Anzahl von dynamischen Zufallsspeichern von Vorteil ist. Die Er findung bietet demnach eine Vielzahl von Vorteilen dadurch, daß die Eigenschaft der eingesetzten Halbleiterelemente berücksich tigt wird.

Während die vorliegende Erfindung in Verbindung mit bevorzug ten Ausführungsformen anhand der verschiedenen Abbildungen be schrieben wurde, ist es verständlich, daß andere ähnliche Aus führungsformen, Modifikationen oder Zusammenfügungen zu den be schriebenen Ausführungen zur Erlangung der gleichen Wirkungen möglich sind, ohne von diesen abzuweichen. Deshalb läßt sich die beanspruchte Erfindung nicht auf eine einzelne Ausführungs form begrenzen, sondern in Breite und Ausdehnung unter Berück sichtigung der beigefügten Ansprüche unterschiedlich aufbauen.

Claims

1. Halbleiter-Speicheranordnung mit Mitteln zur Bildung von Wort-Leitungen, Mitteln zur Bildung von bit-Lei tungen und einer Reihe von Speicherzellen versehen mit kom plementären Ausgängen an jeder Speicherzelle, verbunden mit einer Wortleitung und den komplementären bit-Leitungen, ge kennzeichnet durch Mittel zur Vorladung der genannten Speicherzellen auf ein vorherbestimmtes Potential für einen Lese- oder Schreibvorgang, die mit den genannten bit-Leitungen verbunden sind, einen Fehlstrom-Kompensationskreis, der die genannten kom plementären bit-Leitungen einschließt, die durch Transistoren an die Stromversorgung angeschlossen sind, wobei die Transistoren überkreuz verbundene Gate- und Drain-Anschlüsse zur Kompensa tion des Fehlstromes durch die Speicherzellen besitzen.

2. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch ge kennzeichnet, daß ein Transistor eine Wort- und bit-Lei tung mit einer Speicherzelle verbindet, daß die genannten Mittel zur Vorladung Transistoren einschließen und daß die genannten Transistoren für die komplementären bit-Leitungen und die Transi storen, die die genannten Mittel zur Vorladung bilden, vom glei chen Transistortyp und ungleich zu dem Transistortyp, der die Wort- und bit-Leitungen an die Speicherzellen legt, sind.

3. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch ge kennzeichnet, daß Abgleichmittel zwischen den komplemen tären bit-Leitungen angeschlossen sind.

4. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch ge kennzeichnet, daß ein Adreßübergang-Ermittlerkreis zum Anlegen eines Kontrollsignals an die genannten Mittel zur Vor ladung vorgesehen ist, daß der Adreßübergang-Ermittlerkreis ein Taktsignal im Ergebnis der ermittelten Änderungen der Adreß- Signale erzeugt.

5. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch ge kennzeichnet, daß der genannte Transistor für die komple mentären bit-Leitungen aus einem Feldeffekt-Transistor mit iso liertem Gate besteht.

6. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch ge kennzeichnet, daß die Speicherzellen aus einer Vielzahl von Speicherblöcken bestehen, die mit einer einzelnen Wort-Lei tung verbunden sind.

7. Halbleiter-Speicheranordnung mit Mitteln zur Bildung von Wort-Leitungen, Mitteln zur Bildung von bit-Leitungen und einer Reihe von Speicherzellenßversehen mit komplementären Aus gängen an jeder Speicherzelle, verbunden mit einer Wortleitung und den komplementären bit-Leitungen, gekennzeichnet durch
Mittel zur Vorladung der genannten Speicherzellen auf ein vorherbestimmtes Potential für einen Lese- oder Schreibvorgang, die mit den genannten bit-Leitungen verbunden sind,
einen Fehlstrom-Kompensationskreis, der die genannten kom plementären bit-Leitungen einschließt, die durch Transistoren an die Stromversorgung angeschlossen sind, wobei die Transistoren überkreuz verbundene Gate- und Drain-Anschlüsse zur Kompensa tion des Fehlstromes durch die Speicherzellen besitzen und
einen Schalttransistor, der an den Source-Anschlüssen der genannten Transistoren zur Versorgung der komplementären bit-Lei tungen mit Leistung angeschlossen ist.

8. Halbleiter-Speicheranordnung nach Anspruch 7, dadurch ge kennzeichnet, daß ein Transistor zur Verbindung einer Wort- und bit-Leitung mit einer Speicherzelle vorgesehen ist, daß die genannten Mittel zur Vorladung Transistoren einschließen und daß die Transistoren für die komplementären bit-Leitungen und die Transistoren, die die genannten Mittel zur Vorladung bilden, vom gleichen Typ sind und daß sie von einem anderen Typ sind als die Transistoren, die die Wort- und bit-Leitungen an die Speicher zelle legen.

9. Halbleiter-Speicheranordnung nach Anspruch 7, dadurch ge kennzeichnet, daß Abgleich-Mittel zwischen den komplemen tären bit-Leitungen angeschlossen sind.

10. Halbleiter-Speicheranordnung nach Anspruch 7, dadurch ge kennzeichnet, daß ein Adreßübergang-Ermittlerkreis zum Anlegen eines Kontrollsignals an die genannten Mittel zur Vorla dung vorgesehen ist, daß der Adreßübergang-Ermittlerkreis ein Taktsignal im Ergebnis der ermittelten Änderungen der Adreß- Signale erzeugt.

11. Halbleiter-Speicheranordnung nach Anspruch 7, dadurch ge kennzeichnet, daß der genannte Transistor für die komple mentären bit-Leitungen aus einem Feldeffekt-Transistor mit iso liertem Gate besteht.

12. Halbleiter-Speicheranordnung nach Anspruch 7, dadurch ge kennzeichnet, daß die genannten Vorlade-Mittel einen Span nungspegel besitzen, der durch den um die Schwellenspannung V_TN reduzierten Spannungswert Vcc gegeben ist.

13. Halbleiter-Speicheranordnung nach Anspruch 7, dadurch ge kennzeichnet, daß die Speicherzellen aus einer Vielzahl von Speicherblöcken bestehen, die mit einer einzelnen Wort-Lei tung verbunden sind.