JP2542022B2 - 電界効果トランジスタ負荷回路 - Google Patents
電界効果トランジスタ負荷回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電界効果トランジスタ（以下、FETとい
う）負荷回路、特にGaAs集積回路における金属・半導体
FET（以下、MESFETという）によって構成される論理回
路の負荷や、メモリ回路のビット線負荷等に用いられう
FET負荷回路に関するものである。
う）負荷回路、特にGaAs集積回路における金属・半導体
FET（以下、MESFETという）によって構成される論理回
路の負荷や、メモリ回路のビット線負荷等に用いられう
FET負荷回路に関するものである。
（従来の技術） 従来、このような分野の技術としては、今井・生駒・
佐藤・藤本編著「化合物半導体デバイスII」初版（1985
−１−10）P.6−９に記載されるものがあった。以下、
その構成を図を用いて説明する。
佐藤・藤本編著「化合物半導体デバイスII」初版（1985
−１−10）P.6−９に記載されるものがあった。以下、
その構成を図を用いて説明する。
第２図は従来のFET負荷回路の一構成例を示す回路図
である。
である。
このFET負荷回路は、DCFL（Direct Coupled FET Logi
c）と呼ばれるインバータ回路からなる論理回路の負荷
回路であり、入力信号Vin用の入力端子１、出力信号V
out用の出力端子２、駆動素子用のノーマリオフ型MESFE
T（以下、EFETという）３、及び負荷回路10を備えてい
る。負荷回路10は、ゲートとソースが接続されたノーマ
リオン型MESFET（以下、DFETという）11で構成され、こ
のDFET11のドレインが電源電位Vddに、そのソースが出
力端子２及びEFET3のドレインにそれぞれ接続されてい
る。EFET3は、そのゲートに入力端子１が、そのソース
に接地電位Vss（＝0V）がそれぞれ接続されている。な
お、出力端子２に接続されたダイオード20は、次段のDC
FLの入力端子に接続されているEFETの寄生ダイオードで
ある。
c）と呼ばれるインバータ回路からなる論理回路の負荷
回路であり、入力信号Vin用の入力端子１、出力信号V
out用の出力端子２、駆動素子用のノーマリオフ型MESFE
T（以下、EFETという）３、及び負荷回路10を備えてい
る。負荷回路10は、ゲートとソースが接続されたノーマ
リオン型MESFET（以下、DFETという）11で構成され、こ
のDFET11のドレインが電源電位Vddに、そのソースが出
力端子２及びEFET3のドレインにそれぞれ接続されてい
る。EFET3は、そのゲートに入力端子１が、そのソース
に接地電位Vss（＝0V）がそれぞれ接続されている。な
お、出力端子２に接続されたダイオード20は、次段のDC
FLの入力端子に接続されているEFETの寄生ダイオードで
ある。
第２図の回路動作は、エンハンスメント／デプレッシ
ョン型MOSFET（以下、E/D型MOSFETという）のインバー
タ回路と同様に、EFET3及びDFET11によって入力信号Vin
を反転し、それを出力信号Voutの形で出力端子２から送
出するものである。ところが、MESFETにおいてはE/D型M
OSFETと異なり、ゲートからソース及びドレインに向っ
て順方向となる寄生ダイオードが存在し、出力端子Vout
が高レベル（以下、“H"という）となると、次段のDCFL
の入力端子に接続されているEFETの寄生ダイオード20が
ターンオンするので、前記出力信号Voutの“H"は寄生ダ
イオード20のターンオン電圧（以下、Vfという）程度よ
り高い値とはなり得ないというクランプ効果がある。
ョン型MOSFET（以下、E/D型MOSFETという）のインバー
タ回路と同様に、EFET3及びDFET11によって入力信号Vin
を反転し、それを出力信号Voutの形で出力端子２から送
出するものである。ところが、MESFETにおいてはE/D型M
OSFETと異なり、ゲートからソース及びドレインに向っ
て順方向となる寄生ダイオードが存在し、出力端子Vout
が高レベル（以下、“H"という）となると、次段のDCFL
の入力端子に接続されているEFETの寄生ダイオード20が
ターンオンするので、前記出力信号Voutの“H"は寄生ダ
イオード20のターンオン電圧（以下、Vfという）程度よ
り高い値とはなり得ないというクランプ効果がある。
第３図は第２図の回路における負荷電流Ｉと出力信号
Voutとの関係を示す動作特性図であり、曲線Ｌは負荷回
路10による負荷曲線、曲線Clは入力信号Vinが“H"のと
きのEFET3の特性曲線、曲線Chは入力信号Vinが“L"のと
きのEFET3の特性曲線、曲線Cdは次段の入力端子の寄生
ダイオード20の特性曲線である。
Voutとの関係を示す動作特性図であり、曲線Ｌは負荷回
路10による負荷曲線、曲線Clは入力信号Vinが“H"のと
きのEFET3の特性曲線、曲線Chは入力信号Vinが“L"のと
きのEFET3の特性曲線、曲線Cdは次段の入力端子の寄生
ダイオード20の特性曲線である。
負荷回路10におけるDFET11のゲート・ソース間電圧は
０（Ｖ）一定であり、そのDFET11のスレッショルド電圧
Vtdに比べて充分大きいので、該DFET11は常にオン状態
であり、第３図に示すように出力信号Voutが０（Ｖ）〜
Vdd（Ｖ）の範囲で負荷電流Ｉが流れる。入力信号Vinが
“H"になると、EFET3のコンダクタンスは大きくなり、
その特性曲線Clと負荷曲線Ｌとの交点Plが動作点となっ
て出力信号Voutが“L"電位Vlとなる。この時DFET11は飽
和して電流源として働らくので、EFET3のトランジスタ
利得係数βが比較的小さくても、充分低いVlが得られ
る。入力信号が“L"になると、EFET3のコンダクタンス
が小さくなり、その特性曲線Clと負荷曲線Ｌはその横軸
がVddに近い高い電位となるような位置にある交点Phaで
交わる。出力端子２が末接続であれば交点Phaが動作点
となるが、次段のDCFLの入力端子と接続されていれば、
出力信号Voutは前述のごとくダイオード20によってクラ
ンプされるので、負荷曲線Ｌとダイオード20の特性曲線
Cdとの交点Phが動作点となって負荷回路10から次段の入
力端子へ比較的大きなクランプ電流Icrが流れ、また信
号Voutの“H"電位VhはVf程度の値となる。MESFETのスレ
ッショルド電圧Vfは0.6V〜0.8V程度であるので、その論
理振幅は0.5V〜0.7V程度となり、Si集積回路の例えば相
補型MOSトランジスタ（以下、CMOSという）論理回路の5
V前後の比べて極めて小さく、またGaAsの電子移動度はS
iのものより著るしく高いので、高速な論理動作が可能
である。
０（Ｖ）一定であり、そのDFET11のスレッショルド電圧
Vtdに比べて充分大きいので、該DFET11は常にオン状態
であり、第３図に示すように出力信号Voutが０（Ｖ）〜
Vdd（Ｖ）の範囲で負荷電流Ｉが流れる。入力信号Vinが
“H"になると、EFET3のコンダクタンスは大きくなり、
その特性曲線Clと負荷曲線Ｌとの交点Plが動作点となっ
て出力信号Voutが“L"電位Vlとなる。この時DFET11は飽
和して電流源として働らくので、EFET3のトランジスタ
利得係数βが比較的小さくても、充分低いVlが得られ
る。入力信号が“L"になると、EFET3のコンダクタンス
が小さくなり、その特性曲線Clと負荷曲線Ｌはその横軸
がVddに近い高い電位となるような位置にある交点Phaで
交わる。出力端子２が末接続であれば交点Phaが動作点
となるが、次段のDCFLの入力端子と接続されていれば、
出力信号Voutは前述のごとくダイオード20によってクラ
ンプされるので、負荷曲線Ｌとダイオード20の特性曲線
Cdとの交点Phが動作点となって負荷回路10から次段の入
力端子へ比較的大きなクランプ電流Icrが流れ、また信
号Voutの“H"電位VhはVf程度の値となる。MESFETのスレ
ッショルド電圧Vfは0.6V〜0.8V程度であるので、その論
理振幅は0.5V〜0.7V程度となり、Si集積回路の例えば相
補型MOSトランジスタ（以下、CMOSという）論理回路の5
V前後の比べて極めて小さく、またGaAsの電子移動度はS
iのものより著るしく高いので、高速な論理動作が可能
である。
（発明が解決しようとする問題点） しかしながら、上記の構成の負荷回路では、出力信号
Voutが０（Ｖ）〜Vdd（Ｖ）の範囲で比較的大きな電流
が流れることから、出力信号が“H"になると、クランプ
電流Icrにより無駄に電力が消費される。また、駆動力
をあげるために負荷回路10のDFET11の電流利得係数βを
大きな値に設定すると、次段のゲートへ流れこむクラン
プ電流Icrが大きくなり、EFET3に相等する次段の駆動素
子用のEFETのソース抵抗に生じる電圧効果が大きくなっ
て次段の“L"電位が上昇する。このように“L"電位が上
昇すると、前述のごとく論理振幅が0.5V〜0.7V程度と小
さいため、回路動作マージンが小さくなって回路動作が
不安定になるという問題点があった。
Voutが０（Ｖ）〜Vdd（Ｖ）の範囲で比較的大きな電流
が流れることから、出力信号が“H"になると、クランプ
電流Icrにより無駄に電力が消費される。また、駆動力
をあげるために負荷回路10のDFET11の電流利得係数βを
大きな値に設定すると、次段のゲートへ流れこむクラン
プ電流Icrが大きくなり、EFET3に相等する次段の駆動素
子用のEFETのソース抵抗に生じる電圧効果が大きくなっ
て次段の“L"電位が上昇する。このように“L"電位が上
昇すると、前述のごとく論理振幅が0.5V〜0.7V程度と小
さいため、回路動作マージンが小さくなって回路動作が
不安定になるという問題点があった。
本発明は前記従来技術が持っていた問題点として、高
消費電力の点、及び回路動作の不安定性の点について解
決したFET負荷回路を提供するものである。
消費電力の点、及び回路動作の不安定性の点について解
決したFET負荷回路を提供するものである。
（問題点を解決するための手段） 前記問題点を解決するために、第１の発明のFET負荷
回路は、ドレインが高電源電位（例えば、電源電位
Vdd）に接続され、ゲートとソースが共通接続されたノ
ーマリオン型の第１のFETと、ドレインが前記第１のFET
のソースに接続され、ゲートが低電源電位（例えば、電
源電位Vss）に接続され、ソースが駆動回路接続用ノー
ドに接続されたノーマリオン型の第２のFETとで、構成
されている。
回路は、ドレインが高電源電位（例えば、電源電位
Vdd）に接続され、ゲートとソースが共通接続されたノ
ーマリオン型の第１のFETと、ドレインが前記第１のFET
のソースに接続され、ゲートが低電源電位（例えば、電
源電位Vss）に接続され、ソースが駆動回路接続用ノー
ドに接続されたノーマリオン型の第２のFETとで、構成
されている。
第２の発明のFET負荷回路は、ゲートとソースとが共
通の駆動回路接続用ノードに接続されたノーマリオン型
の第１のFETと、ドレインが高電源電位（例えば、電源
電位Vdd）に接続され、ゲートが低電源電位（例えば、
電源電位Vss）に接続され、ソースが前記第１のFETのド
レインに接続されたノーマリオン型の第２のFETとで、
構成されている。
通の駆動回路接続用ノードに接続されたノーマリオン型
の第１のFETと、ドレインが高電源電位（例えば、電源
電位Vdd）に接続され、ゲートが低電源電位（例えば、
電源電位Vss）に接続され、ソースが前記第１のFETのド
レインに接続されたノーマリオン型の第２のFETとで、
構成されている。
（作 用） 第１および第２の発明によれば、以上のようにFET負
荷回路を構成したので、第1,第２のFETは、駆動回路接
続用ノードの電位が接地電位程度のときは定電流源とし
て働らき、このノードの電位が電源電位よりは充分小さ
い一定の電位より高くなると、コンダクタンスが急速に
小さくなるように働らく。例えば、このようなFET負荷
回路を用いて論理回路を構成すれば、次段の論理回路の
入力側に流れるクランプ電流を小さくでき、低消費電力
化及び動作の安定性の向上が図れる。また、このFET負
荷回路をメモリ回路のビット線負荷手段として用いた場
合、書き込み電流を小さく、かつビット線振幅を小さく
することが可能で、さらに電源電位の変動に対する動作
の安定性の向上が図れる。従って、前記問題点を除去で
きるのである。
荷回路を構成したので、第1,第２のFETは、駆動回路接
続用ノードの電位が接地電位程度のときは定電流源とし
て働らき、このノードの電位が電源電位よりは充分小さ
い一定の電位より高くなると、コンダクタンスが急速に
小さくなるように働らく。例えば、このようなFET負荷
回路を用いて論理回路を構成すれば、次段の論理回路の
入力側に流れるクランプ電流を小さくでき、低消費電力
化及び動作の安定性の向上が図れる。また、このFET負
荷回路をメモリ回路のビット線負荷手段として用いた場
合、書き込み電流を小さく、かつビット線振幅を小さく
することが可能で、さらに電源電位の変動に対する動作
の安定性の向上が図れる。従って、前記問題点を除去で
きるのである。
（実施例） 第１図は本発明の第１の実施例を示すFET負荷回路の
回路図である。
回路図である。
このFET負荷回路30は、第１のFETであるDFET31と、第
２のFETであるDFET32とを備え、そのDFET31のドレイン
が電源電位Vddに接続されると共に、そのソース及びゲ
ートが共通接続されている。さらに、DFET32はそのドレ
インがDFET31のソースに、該DFET32のソースが駆動回路
接続用ノードＡに、そのゲートが接地電位Vssにそれぞ
れ接続されている。ここで、DFET31のトランジスタ利得
係数βはDFET32のものより小さく設定され、さらにDFET
31,32のスレッショルド電圧Vtdの絶対値|Vtd|は|Vtd|＜
Vddに設定されている。
２のFETであるDFET32とを備え、そのDFET31のドレイン
が電源電位Vddに接続されると共に、そのソース及びゲ
ートが共通接続されている。さらに、DFET32はそのドレ
インがDFET31のソースに、該DFET32のソースが駆動回路
接続用ノードＡに、そのゲートが接地電位Vssにそれぞ
れ接続されている。ここで、DFET31のトランジスタ利得
係数βはDFET32のものより小さく設定され、さらにDFET
31,32のスレッショルド電圧Vtdの絶対値|Vtd|は|Vtd|＜
Vddに設定されている。
第４図は第１図のノードＡの電位Vaに対する負荷電流
Ｉの関係を示す負荷特性図であり、曲線L1はDFET31の負
荷特性、曲線L2はDFET32の負荷特性、曲線Ｌは負荷回路
30の全体の負荷特性をそれぞれ示している。
Ｉの関係を示す負荷特性図であり、曲線L1はDFET31の負
荷特性、曲線L2はDFET32の負荷特性、曲線Ｌは負荷回路
30の全体の負荷特性をそれぞれ示している。
DFET31のゲート・ソース間電圧は0V（≫Vtd）と一定
であり、流れる負荷電流ＩがDFET31のドレイン・ソース
間電圧によって決まる。即ち、曲線L1で示すようにドレ
イン・ソース間電圧が小さければ、DFET31は非飽和状態
となって抵抗として機能し、またドレイン・ソース間電
圧が大きければ、DFET31は飽和して定電流源として機能
する。一方、DFET32のゲート・ソース間電圧はノードＡ
の電位Vaの負の値−Vaとなるので、電位Vaが上昇すると
DFET32の流せる負荷電流Ｉは曲線L2に沿って小さくな
り、Va＞|Vtd|となるとカットオフとなる。この際、負
荷回路30にかかる電圧Vdd−Vaは、主としてDFET32のほ
うにかかる。電位Vaが低下してゆくと、DFET32のコンダ
クタンスが大きくなってゆき、その電位VaがDFET31のコ
ンダクタンスより大きくなると、負荷回路30の電圧はDF
ET31と32の両方に分圧される。従ってDFET31は飽和して
定電流源となるので、流れる負荷電流Ｉは主としてDFET
31に制限されるようになる。即ち、回路全体の負荷曲線
Ｌは、第４図に示すように曲線L1と曲線L2の両者によっ
て制限された形となり、ノードＡがある一定の電位V
k（≪Vdd）を越えると、急速なコンダクタンスが小さく
なるような負荷特性を得ることが可能となる。
であり、流れる負荷電流ＩがDFET31のドレイン・ソース
間電圧によって決まる。即ち、曲線L1で示すようにドレ
イン・ソース間電圧が小さければ、DFET31は非飽和状態
となって抵抗として機能し、またドレイン・ソース間電
圧が大きければ、DFET31は飽和して定電流源として機能
する。一方、DFET32のゲート・ソース間電圧はノードＡ
の電位Vaの負の値−Vaとなるので、電位Vaが上昇すると
DFET32の流せる負荷電流Ｉは曲線L2に沿って小さくな
り、Va＞|Vtd|となるとカットオフとなる。この際、負
荷回路30にかかる電圧Vdd−Vaは、主としてDFET32のほ
うにかかる。電位Vaが低下してゆくと、DFET32のコンダ
クタンスが大きくなってゆき、その電位VaがDFET31のコ
ンダクタンスより大きくなると、負荷回路30の電圧はDF
ET31と32の両方に分圧される。従ってDFET31は飽和して
定電流源となるので、流れる負荷電流Ｉは主としてDFET
31に制限されるようになる。即ち、回路全体の負荷曲線
Ｌは、第４図に示すように曲線L1と曲線L2の両者によっ
て制限された形となり、ノードＡがある一定の電位V
k（≪Vdd）を越えると、急速なコンダクタンスが小さく
なるような負荷特性を得ることが可能となる。
第５図は前記第１の実施例の負荷回路30の適用例を示
す論理回路の回路図である。
す論理回路の回路図である。
この論理回路は、インバータとして動作するもので、
入力信号Vin用の入力端子40、出力信号Vout用の出力端
子41、駆動素子用のEFET42、及び第１図の負荷回路30を
有し、そのEFET42のドレインがノードＡ及び出力端子41
に、そのゲートが入力端子40に、そのソースが接地電位
Vssにそれぞれ接続されている。ここで、出力端子41に
は、次段の論理回路の入力側に存在する寄生ダイオード
43が接続されている。この寄生ダイオード43のターンオ
ン電圧をVfで表わす。また、負荷回路30におけるDFET3
1,32のスレッショルド電圧Vtdは|Vtd|≒Vf（Vdd）、す
なわちVtd≒−0.7V〜−0.8V程度に設定されている。
入力信号Vin用の入力端子40、出力信号Vout用の出力端
子41、駆動素子用のEFET42、及び第１図の負荷回路30を
有し、そのEFET42のドレインがノードＡ及び出力端子41
に、そのゲートが入力端子40に、そのソースが接地電位
Vssにそれぞれ接続されている。ここで、出力端子41に
は、次段の論理回路の入力側に存在する寄生ダイオード
43が接続されている。この寄生ダイオード43のターンオ
ン電圧をVfで表わす。また、負荷回路30におけるDFET3
1,32のスレッショルド電圧Vtdは|Vtd|≒Vf（Vdd）、す
なわちVtd≒−0.7V〜−0.8V程度に設定されている。
第６図は、第５図における出力電圧Voutに対する負荷
電流Ｉの関係を示す動作特性図であって、曲線Ｌは負荷
回路30の負荷曲線、曲線Clは入力信号Vinが“H"のとき
のEFET42の特性曲線、曲線Chは入力信号Vinが“L"のと
きのEFET42の特性曲線、曲線Cdはダイオード43の順方向
特性曲線である。
電流Ｉの関係を示す動作特性図であって、曲線Ｌは負荷
回路30の負荷曲線、曲線Clは入力信号Vinが“H"のとき
のEFET42の特性曲線、曲線Chは入力信号Vinが“L"のと
きのEFET42の特性曲線、曲線Cdはダイオード43の順方向
特性曲線である。
入力信号Vinが“L"になると、動作点は特性曲線Clと
負荷曲線Ｌとの交点Plとなって出力信号Voutが“L"電位
Vilとなる。前述したように、このとき負荷回路30のDFE
T31が定電流源として機能するので、この部分の負荷曲
線Ｌは平坦になり、従来のDCFL回路のものと同様にEFET
42のトランジスタ利得係数βが比較的小さなものであっ
ても、充分低い電位Vlを得ることができる。次に、入力
信号Vinが“L"になると、動作点は特性曲線Chと負荷曲
線Ｌとの交点Pha、もしくは負荷曲線Ｌと特性曲線Cdと
の交点Phのいずれか電位の低い交点となる。この時、前
述のごとく負荷回路30のDFET32の働らきによって負荷回
路30のコンダクタンスが極めて小さくなるので、負荷電
流Ｉも小さなものとなる。従ってダイオード43がクラン
プして交点Phが動作点となっても、クランプ電流Icrは
小さく、また|Vtd|＜Vfであれば、交点Phaが交点Phより
電位の低い位置となって動作点が交点Phaとなることか
ら、ダイオード43はクランプしない。その結果、クラン
プ電流Icrによる無用な電力消費がおさえられ、しかも
前段からのクランプ電流Icrの流れ込みによる“L"電位
の上昇が小さいので、安定した論理動作が可能となる。
負荷曲線Ｌとの交点Plとなって出力信号Voutが“L"電位
Vilとなる。前述したように、このとき負荷回路30のDFE
T31が定電流源として機能するので、この部分の負荷曲
線Ｌは平坦になり、従来のDCFL回路のものと同様にEFET
42のトランジスタ利得係数βが比較的小さなものであっ
ても、充分低い電位Vlを得ることができる。次に、入力
信号Vinが“L"になると、動作点は特性曲線Chと負荷曲
線Ｌとの交点Pha、もしくは負荷曲線Ｌと特性曲線Cdと
の交点Phのいずれか電位の低い交点となる。この時、前
述のごとく負荷回路30のDFET32の働らきによって負荷回
路30のコンダクタンスが極めて小さくなるので、負荷電
流Ｉも小さなものとなる。従ってダイオード43がクラン
プして交点Phが動作点となっても、クランプ電流Icrは
小さく、また|Vtd|＜Vfであれば、交点Phaが交点Phより
電位の低い位置となって動作点が交点Phaとなることか
ら、ダイオード43はクランプしない。その結果、クラン
プ電流Icrによる無用な電力消費がおさえられ、しかも
前段からのクランプ電流Icrの流れ込みによる“L"電位
の上昇が小さいので、安定した論理動作が可能となる。
第７図は本発明の第２の実施例を示すFET負荷回路の
回路図である。
回路図である。
このFET負荷回路130は、第１図と同様のDFET31,32を
有し、そのDFET32のドレインが電源電位Vddに接続され
ると共に、そのゲートが接地電位Vssに、そのソースがD
FET31のドレインにそれぞれ接続されている。DFET31の
ソース及びゲートは、駆動回路接続用のノードＡに共通
接続されている。ここで、DFET31のトランジスタ利得係
数βはDFET32のものより小さく設定されると共に、その
DFET31,32のスレッショルド電圧Vtdが|Vtd|≒Vddに設定
されている。なお、第７図中のVds31はDFET31のソース
・ドレイン間電圧、Vg32はDFET32のソース・ゲート間電
圧である。
有し、そのDFET32のドレインが電源電位Vddに接続され
ると共に、そのゲートが接地電位Vssに、そのソースがD
FET31のドレインにそれぞれ接続されている。DFET31の
ソース及びゲートは、駆動回路接続用のノードＡに共通
接続されている。ここで、DFET31のトランジスタ利得係
数βはDFET32のものより小さく設定されると共に、その
DFET31,32のスレッショルド電圧Vtdが|Vtd|≒Vddに設定
されている。なお、第７図中のVds31はDFET31のソース
・ドレイン間電圧、Vg32はDFET32のソース・ゲート間電
圧である。
第８図は、第７図におけるノードＡの電位Vaに対する
負荷電流Ｉの関係を示す負荷特性図であって、曲線L1は
DFET31の負荷曲線、曲線L2はDFET32の負荷曲線、曲線Ｌ
は回路全体の負荷曲線、曲線Laに曲線L1およびL2の合成
曲線である。
負荷電流Ｉの関係を示す負荷特性図であって、曲線L1は
DFET31の負荷曲線、曲線L2はDFET32の負荷曲線、曲線Ｌ
は回路全体の負荷曲線、曲線Laに曲線L1およびL2の合成
曲線である。
負荷回路130の動作は、基本的には第１図の負荷回路3
0と同様の回路全体の負荷曲線Ｌが曲線L1とL2の電流の
小さいものの方によって制限される形となるものである
が、DFET32のゲート・ソース間電圧Vg32がノードＡの電
位VaとDFET31のドレイン・ソース間電圧Vds31によってV
g32＝−（Va＋Vds31）となることが異なる。即ち、DFET
32のゲート・ソース間電圧はDFET31の電圧降下分だけさ
らに小さくなるので、回路全体の負荷曲線Ｌは、曲線L1
とL2によって描かれる曲線LaからDFET31の電圧降下分V
ds31だけ第８図において左にシフトした形となる。こう
した負荷特性によっても、ある一定の電位Vkにおいてそ
のコンダクタンスが急速に小さくなるので、この負荷回
路130を論理回路の負荷として用いるとき、例えば第５
図の論理回路の出力信号Voutの“H"電位で曲線L1とL2が
交わるように各回路定数を設計すれば、クランプ電流I
crを従来のDCFL回路のものの1/2程度にすることが可能
となる。
0と同様の回路全体の負荷曲線Ｌが曲線L1とL2の電流の
小さいものの方によって制限される形となるものである
が、DFET32のゲート・ソース間電圧Vg32がノードＡの電
位VaとDFET31のドレイン・ソース間電圧Vds31によってV
g32＝−（Va＋Vds31）となることが異なる。即ち、DFET
32のゲート・ソース間電圧はDFET31の電圧降下分だけさ
らに小さくなるので、回路全体の負荷曲線Ｌは、曲線L1
とL2によって描かれる曲線LaからDFET31の電圧降下分V
ds31だけ第８図において左にシフトした形となる。こう
した負荷特性によっても、ある一定の電位Vkにおいてそ
のコンダクタンスが急速に小さくなるので、この負荷回
路130を論理回路の負荷として用いるとき、例えば第５
図の論理回路の出力信号Voutの“H"電位で曲線L1とL2が
交わるように各回路定数を設計すれば、クランプ電流I
crを従来のDCFL回路のものの1/2程度にすることが可能
となる。
本発明の負荷回路は、論理回路の負荷としてだけでは
なく、例えばメモリ回路のビット線負荷として使用した
場合においても、従来のゲートとソースの接続されたDF
ETのみの負荷回路10と比べて優れた特性を有している。
なく、例えばメモリ回路のビット線負荷として使用した
場合においても、従来のゲートとソースの接続されたDF
ETのみの負荷回路10と比べて優れた特性を有している。
第９図は、第１図の負荷回路30を用いたメモリ回路
（RAM）１カラム（列）部分の概略回路図である。
（RAM）１カラム（列）部分の概略回路図である。
このメモリ回路は、ワード線Wi、相補ビット線d,
対、相補読出しデータ線RD,▲▼対、相補書込みデ
ータ線WD,▲▼対、読出しカラムアドレス線RA、及
び書込みカラムアドレスWAを有し、その相補ビット線d,
対にはそれぞれ第１図と同一構成の負荷回路30−1,30
−２が接続されている。各負荷回路30−1,30−２は直列
接続されたDFET31,32でそれぞれ構成され、そのDFET31,
32のスレッショルド電圧Vtdは|Vtd|≒Vfに設定されてい
る。相補ビット線d,対とワード線Wiには複数の６素子
型メモリセル50が接続され、さらに相補ビット線d,対
と相補読出しデータ線RD,▲▼対には複数のカラム
センスアンプ62が接続されている。また、相補ビット線
d,対と相補書込みデータ線WD,▲▼対とには書込
みデータ用カラムスイッチ70が接続されると共に、その
相補書込みデータ線WD,▲▼対には書込みデータ用
駆動回路80が接続されている。
対、相補読出しデータ線RD,▲▼対、相補書込みデ
ータ線WD,▲▼対、読出しカラムアドレス線RA、及
び書込みカラムアドレスWAを有し、その相補ビット線d,
対にはそれぞれ第１図と同一構成の負荷回路30−1,30
−２が接続されている。各負荷回路30−1,30−２は直列
接続されたDFET31,32でそれぞれ構成され、そのDFET31,
32のスレッショルド電圧Vtdは|Vtd|≒Vfに設定されてい
る。相補ビット線d,対とワード線Wiには複数の６素子
型メモリセル50が接続され、さらに相補ビット線d,対
と相補読出しデータ線RD,▲▼対には複数のカラム
センスアンプ62が接続されている。また、相補ビット線
d,対と相補書込みデータ線WD,▲▼対とには書込
みデータ用カラムスイッチ70が接続されると共に、その
相補書込みデータ線WD,▲▼対には書込みデータ用
駆動回路80が接続されている。
ここで、メモリセル50は、EFET51,52及びDFET53,54か
らなるデータ記憶用のフリップフロップ回路（以下、FF
回路という）と、このFF回路のデータを読出したり、ま
たはデータを書込むための伝送ゲート用のEFET55,56と
で、構成されている。カラムセンスアンプ60は、読出し
カラムアドレスにより相補ビット線d,対の信号を反転
増幅して選択的に相補読出しデータ線RD,▲▼へ伝
送する回路であり、ソースが共通に接続され各ゲートが
相補ビット線d,に、各ドレインが相補読出しデータ線
RD,▲▼にそれぞれ接続された２個のEFET61,62と、
このEFET61,62のソースと接地電位Vssの間に接続された
ゲートが読出しカラムアドレス線RAに接続された１個の
EFET63とで構成されている。書込みデータ用カラムスイ
ッチ70は、書込みカラムアドレス線WAによって相補ビッ
ト線d,と相補書込みデータ線WD,▲▼とを電気的
に接続する回路であり、伝送ゲート用のEFET71,72で構
成されている。また、書込みデータ用駆動回路80は、書
込みデータDAinを入力して相補書込みデータ線WD,▲
▼対を駆動する回路であり、EFET81,82,83,及びDFET8
4,85,86より構成されている。
らなるデータ記憶用のフリップフロップ回路（以下、FF
回路という）と、このFF回路のデータを読出したり、ま
たはデータを書込むための伝送ゲート用のEFET55,56と
で、構成されている。カラムセンスアンプ60は、読出し
カラムアドレスにより相補ビット線d,対の信号を反転
増幅して選択的に相補読出しデータ線RD,▲▼へ伝
送する回路であり、ソースが共通に接続され各ゲートが
相補ビット線d,に、各ドレインが相補読出しデータ線
RD,▲▼にそれぞれ接続された２個のEFET61,62と、
このEFET61,62のソースと接地電位Vssの間に接続された
ゲートが読出しカラムアドレス線RAに接続された１個の
EFET63とで構成されている。書込みデータ用カラムスイ
ッチ70は、書込みカラムアドレス線WAによって相補ビッ
ト線d,と相補書込みデータ線WD,▲▼とを電気的
に接続する回路であり、伝送ゲート用のEFET71,72で構
成されている。また、書込みデータ用駆動回路80は、書
込みデータDAinを入力して相補書込みデータ線WD,▲
▼対を駆動する回路であり、EFET81,82,83,及びDFET8
4,85,86より構成されている。
第10図は第９図の相補ビット線d,対における動作特
性図であり、横軸にビット線電位Vd,Vdが、縦軸にビッ
ト線電流Id,I がとられている。第10図における曲線Ｌ
は負荷回路30−１および30−２の負荷曲線、破線の曲線
Lbは比較のために描いたドレインとソースの接続された
DFET11のみの従来の第２図の負荷回路10による負荷曲
線、曲線Cwlは書込み時において“L"となるビット線か
ら書込みデータ用駆動回路80の接地電位Vssに至る経路
を流れる電流とビット線電流Vd,V との関係を示す書込
み特性曲線、曲線Crlは読出し時において“L"となるビ
ット線からメモリセル50の接地電位Vssに至る経路を流
れる電流とビット線電流Vd,V との関係を示す読出し特
性曲線である。
性図であり、横軸にビット線電位Vd,Vdが、縦軸にビッ
ト線電流Id,I がとられている。第10図における曲線Ｌ
は負荷回路30−１および30−２の負荷曲線、破線の曲線
Lbは比較のために描いたドレインとソースの接続された
DFET11のみの従来の第２図の負荷回路10による負荷曲
線、曲線Cwlは書込み時において“L"となるビット線か
ら書込みデータ用駆動回路80の接地電位Vssに至る経路
を流れる電流とビット線電流Vd,V との関係を示す書込
み特性曲線、曲線Crlは読出し時において“L"となるビ
ット線からメモリセル50の接地電位Vssに至る経路を流
れる電流とビット線電流Vd,V との関係を示す読出し特
性曲線である。
先ず、ビット線d,の“H"時の動作について説明す
る。
る。
書込み時及び読出し時において“H"になるビット線ｄ
またはに対して電源電位Vdd側から流れ込む電流の経
路は、負荷回路30−1,30−２、メモリセル50、及び書込
みデータ用駆動回路80から書込みデータ用カラムスイッ
チ70を通る３つであって、このうち負荷回路30−1,30−
２以外はいずれも伝送ゲート用のEFET55,56,71,72が電
流計路上に存在する。従って，各伝送ゲート用のEFET5
5,56,71,72のゲートと接続されるワード線Wi及び書込み
カラムアドレス線WAの電位とビット線電流Vd,V が等し
くなると、電流の流れ込みは停止する。ワード線Wi、及
び書込みカラムアドレス線WAはともに、“L"となるビッ
ト線d,側に接続された伝送ゲート用EFET55,56,71,72
の寄生ダイオードによってクランプされるので、Vf程度
より高い電位となり得ず、従って、“H"となるビット線
ｄまたはがVf以上となると、電源電位Vdd側からビッ
ト線d,への電流の流れ込みは負荷回路30−１および30
−２によるもののみとなる。前述したように第１図の負
荷回路30によれば、駆動回路と接続されたノードＡの電
位が|Vtd|（≒Vf）以上となると負荷電流が流れなくな
るので、相補ビット線d,対の“H"電位は結局|Vtd|
（≒Vf）程度の値となり、動作点は第10図のPhとなる。
一方、第２図に示すように従来のゲートとソースを接続
したDFET11のみの負荷回路10によるものは、ビット線d,
が上昇して電源電位Vddに至るまで電流が流れるか
ら、動作点は第10図のPhbとなって“H"電位がVdd程度と
なる。
またはに対して電源電位Vdd側から流れ込む電流の経
路は、負荷回路30−1,30−２、メモリセル50、及び書込
みデータ用駆動回路80から書込みデータ用カラムスイッ
チ70を通る３つであって、このうち負荷回路30−1,30−
２以外はいずれも伝送ゲート用のEFET55,56,71,72が電
流計路上に存在する。従って，各伝送ゲート用のEFET5
5,56,71,72のゲートと接続されるワード線Wi及び書込み
カラムアドレス線WAの電位とビット線電流Vd,V が等し
くなると、電流の流れ込みは停止する。ワード線Wi、及
び書込みカラムアドレス線WAはともに、“L"となるビッ
ト線d,側に接続された伝送ゲート用EFET55,56,71,72
の寄生ダイオードによってクランプされるので、Vf程度
より高い電位となり得ず、従って、“H"となるビット線
ｄまたはがVf以上となると、電源電位Vdd側からビッ
ト線d,への電流の流れ込みは負荷回路30−１および30
−２によるもののみとなる。前述したように第１図の負
荷回路30によれば、駆動回路と接続されたノードＡの電
位が|Vtd|（≒Vf）以上となると負荷電流が流れなくな
るので、相補ビット線d,対の“H"電位は結局|Vtd|
（≒Vf）程度の値となり、動作点は第10図のPhとなる。
一方、第２図に示すように従来のゲートとソースを接続
したDFET11のみの負荷回路10によるものは、ビット線d,
が上昇して電源電位Vddに至るまで電流が流れるか
ら、動作点は第10図のPhbとなって“H"電位がVdd程度と
なる。
次に、ビット線d,の“L"時の動作について説明す
る。
る。
“L"となるビット線ｄまたはの書込み時の動作点は
書込み特性曲線Cwlと負荷曲線Ｌとの交点Pwlであり、こ
の点における電位が“L"の書込みビット線電位Vwl、電
流が書込みビット線電流Iwとなる。一方、読出し時の動
作点は、読出し特性曲線Crlと負荷曲線Ｌとの交点Prlで
あり、この点における電位が“L"の読出しビット線電位
Vrlとなる。消費電力の観点から書込みビット線電流Iw
は小さいことが望ましく、書込みマージンの観点から書
込みビット線電位Vwlは低いものとする必要がある。さ
らに、読出し動作の高速化のためと、読出し動作時にお
いてビット線の残留電荷によって新しく選ばれたメモリ
セルのデータが反転してしまうという誤書込みを防ぐた
めに、読出し時のビット線振幅は、小さくかつ“L"の書
込みビット線電位Vwlよりは高い電位となる領域に含ま
れるように設計する必要がある。
書込み特性曲線Cwlと負荷曲線Ｌとの交点Pwlであり、こ
の点における電位が“L"の書込みビット線電位Vwl、電
流が書込みビット線電流Iwとなる。一方、読出し時の動
作点は、読出し特性曲線Crlと負荷曲線Ｌとの交点Prlで
あり、この点における電位が“L"の読出しビット線電位
Vrlとなる。消費電力の観点から書込みビット線電流Iw
は小さいことが望ましく、書込みマージンの観点から書
込みビット線電位Vwlは低いものとする必要がある。さ
らに、読出し動作の高速化のためと、読出し動作時にお
いてビット線の残留電荷によって新しく選ばれたメモリ
セルのデータが反転してしまうという誤書込みを防ぐた
めに、読出し時のビット線振幅は、小さくかつ“L"の書
込みビット線電位Vwlよりは高い電位となる領域に含ま
れるように設計する必要がある。
前述のごとく負荷回路30−１および30−２においては
ビット線電位が低い領域ではDFET31が電流源となるの
で、曲線Ｌは平坦になり、DFET31のトランジスタ利得係
数βを小さなものとすることでIw小さくVwlを充分低く
できる。また、ビット線d,の電位Vd,V が一定値Vkを
越えると、DFET32によって負荷回路30−1,30−２のコン
ダクタンスが急速に小さくなるので、曲線Ｌは負の傾き
を持ち、DFET32のβを大きなものとすることで曲線Ｌの
傾きを大きくして動作点PrlとPhの位置を近づけること
ができ、読出し時のビット線振幅を小さく、かつVwlよ
り高い電位の領域に位置するようにすることが容易にで
きる。これに対して従来の第２図の負荷回路10を用いた
ものにおいては、書込み時の動作点は実施例によるもの
と同じPwlであり、読出し時においては第10図の破線の
曲線Lbの読出し特性曲線Crlとの交点Prl bとなる。
ビット線電位が低い領域ではDFET31が電流源となるの
で、曲線Ｌは平坦になり、DFET31のトランジスタ利得係
数βを小さなものとすることでIw小さくVwlを充分低く
できる。また、ビット線d,の電位Vd,V が一定値Vkを
越えると、DFET32によって負荷回路30−1,30−２のコン
ダクタンスが急速に小さくなるので、曲線Ｌは負の傾き
を持ち、DFET32のβを大きなものとすることで曲線Ｌの
傾きを大きくして動作点PrlとPhの位置を近づけること
ができ、読出し時のビット線振幅を小さく、かつVwlよ
り高い電位の領域に位置するようにすることが容易にで
きる。これに対して従来の第２図の負荷回路10を用いた
ものにおいては、書込み時の動作点は実施例によるもの
と同じPwlであり、読出し時においては第10図の破線の
曲線Lbの読出し特性曲線Crlとの交点Prl bとなる。
第10図において両者を比較すれば、本実施例の負荷回
路30−1,30−２によれば、従来のものと同様にIwを小さ
く、Vwlを低くでき、かつ読出し時のビット線振幅を小
さくできる。さらに、従来のものにおいては読出し時の
ビット線電位Vd,V がVdd近傍の値になるのに対して、
本実施例の負荷回路30−1,30−２のものにおいては、読
出し時のビット線電位Vd,V をVwlより高く、Vddよりは
充分低い電位である|Vtd|（≒Vf）近傍の値にすること
ができ、しかも|Vtd|はVddに依存しない。従って電源電
位Vddが上昇しても、従来のように相補ビット線d,対
に接続されているカラムセンスアンプ60におけるEFET6
1,62の寄生ダイオードによって相補ビット線d,対がク
ランプされ、ビット線d,間の電位差が無効になってし
まうようなおそれがないため、安定した読出し動作が得
られる。さらに、図示しなかったが、各ワード線Wiを第
１図の負荷回路30を含む第３図のような論理回路で駆動
することで、メモリセル50に流れ込むクランプ電流を抑
え、そのメモリセル50の双安定動作をより確実なものと
することも可能である。
路30−1,30−２によれば、従来のものと同様にIwを小さ
く、Vwlを低くでき、かつ読出し時のビット線振幅を小
さくできる。さらに、従来のものにおいては読出し時の
ビット線電位Vd,V がVdd近傍の値になるのに対して、
本実施例の負荷回路30−1,30−２のものにおいては、読
出し時のビット線電位Vd,V をVwlより高く、Vddよりは
充分低い電位である|Vtd|（≒Vf）近傍の値にすること
ができ、しかも|Vtd|はVddに依存しない。従って電源電
位Vddが上昇しても、従来のように相補ビット線d,対
に接続されているカラムセンスアンプ60におけるEFET6
1,62の寄生ダイオードによって相補ビット線d,対がク
ランプされ、ビット線d,間の電位差が無効になってし
まうようなおそれがないため、安定した読出し動作が得
られる。さらに、図示しなかったが、各ワード線Wiを第
１図の負荷回路30を含む第３図のような論理回路で駆動
することで、メモリセル50に流れ込むクランプ電流を抑
え、そのメモリセル50の双安定動作をより確実なものと
することも可能である。
なお、以上の実施例では、FETとしてGaAs集積回路のM
ESFETを用いたが、Si集積回路等のMESFETや、さらにはP
N接合型FET等の他のトランジスタを用いてもよい。また
上記実施例の負荷回路30,130は、論理回路及びメモリ回
路以外の回路にも適用可能である。
ESFETを用いたが、Si集積回路等のMESFETや、さらにはP
N接合型FET等の他のトランジスタを用いてもよい。また
上記実施例の負荷回路30,130は、論理回路及びメモリ回
路以外の回路にも適用可能である。
（発明の効果） 以上詳細に説明したように、第１および第２の発明に
よれば、第１および第２のFETによってFET負荷回路を構
成したので、駆動回路接続用ノードの電位が、接地電位
程度のときには、定電流源として動作し、電源電位より
は充分低い一定の電位より高くなると、急速にコンダク
タンスが小さくなるという優れた負荷特性を得ることが
でき、種々の回路に適用できる。
よれば、第１および第２のFETによってFET負荷回路を構
成したので、駆動回路接続用ノードの電位が、接地電位
程度のときには、定電流源として動作し、電源電位より
は充分低い一定の電位より高くなると、急速にコンダク
タンスが小さくなるという優れた負荷特性を得ることが
でき、種々の回路に適用できる。
例えば、第１および第２の発明の負荷回路を論理回路
の負荷手段として用いた場合、その論理回路の出力Ｌレ
ベルを充分低い電位とすることが容易になるとともに、
次段の論理回路へ流れ込むクランプ電流を小さくでき、
これによって無用な電力消費を抑え、かつ次段の論理回
路の安定動作を損なう悪影響を小さくすることが可能と
なる。また、第１および第２の発明の負荷回路をメモリ
回路のビット線負荷手段として用いた場合、書込み時の
電流及び“L"電位を小さくでき、読出し時の論理振幅を
小さくできるとともに、電源電位が上昇しても、カラム
センスアンプのFETによってビット線がクランプされる
ことがない。
の負荷手段として用いた場合、その論理回路の出力Ｌレ
ベルを充分低い電位とすることが容易になるとともに、
次段の論理回路へ流れ込むクランプ電流を小さくでき、
これによって無用な電力消費を抑え、かつ次段の論理回
路の安定動作を損なう悪影響を小さくすることが可能と
なる。また、第１および第２の発明の負荷回路をメモリ
回路のビット線負荷手段として用いた場合、書込み時の
電流及び“L"電位を小さくでき、読出し時の論理振幅を
小さくできるとともに、電源電位が上昇しても、カラム
センスアンプのFETによってビット線がクランプされる
ことがない。
第１図は本発明の第１の実施例を示すFET負荷回路の回
路図、第２図は従来のFET負荷回路を用いた論理回路の
回路図、第３図は第２図の動作特性図、第４図は第１図
の負荷特性図、第５図は第１図のFET負荷回路を用いた
論理回路の回路図、第６図は第５図の動作特性図、第７
図は本発明の第２の実施例を示すFET負荷回路の回路
図、第８図は第７図の負荷回路特性図、第９図は第１図
のFET負荷回路を用いたメモリ回路の概略の回路図、第1
0図は第９図の動作特性図である。 30,30−1,30−2,130……FET負荷回路、31,32……第1,第
２のDFET、Ａ……駆動回路接続用ノード、Vdd……電源
電圧、Vss……接地電位。
路図、第２図は従来のFET負荷回路を用いた論理回路の
回路図、第３図は第２図の動作特性図、第４図は第１図
の負荷特性図、第５図は第１図のFET負荷回路を用いた
論理回路の回路図、第６図は第５図の動作特性図、第７
図は本発明の第２の実施例を示すFET負荷回路の回路
図、第８図は第７図の負荷回路特性図、第９図は第１図
のFET負荷回路を用いたメモリ回路の概略の回路図、第1
0図は第９図の動作特性図である。 30,30−1,30−2,130……FET負荷回路、31,32……第1,第
２のDFET、Ａ……駆動回路接続用ノード、Vdd……電源
電圧、Vss……接地電位。
Claims (14)
- 【請求項１】ドレインが高電源電位に接続され、ゲート
とソースが共通接続されたノーマリオン型の第１の電界
効果トランジスタと、 ドレインが前記第１の電界効果トランジスタのソースに
接続され、ゲートが低電源電位に接続され、ソースが駆
動回路接続用ノードに接続されたノーマリオン型の第２
の電界効果トランジスタとから構成される電界効果トラ
ンジスタ負荷回路。 - 【請求項２】前記高電源電位は電源電位であり、前記低
電源電位は接地電位である特許請求の範囲第１項記載の
電界効果トランジスタ負荷回路。 - 【請求項３】前記第１の電界効果トランジスタのトラン
ジスタ利得係数値は、前記第２の電界効果トランジスタ
のトランジスタ利得係数値よりも小さく設定された特許
請求の範囲第１項記載の電界効果トランジスタ負荷回
路。 - 【請求項４】前記第１および第２の電界効果トランジス
タのスレッショルド電圧の絶対値は、前記高電源電位の
値以下に設定された特許請求の範囲第３項記載の電界効
果トランジスタ負荷回路。 - 【請求項５】前記第１および第２の電界効果トランジス
タは、金属・半導体電界効果トランジスタで構成された
特許請求の範囲第４項記載の電界効果トランジスタ負荷
回路。 - 【請求項６】前記第１および第２の電界効果トランジス
タは、PN接合型電界効果トランジスタで構成された特許
請求の範囲第４項記載の電界効果トランジスタ負荷回
路。 - 【請求項７】前記第１および第２の電界効果トランジス
タは、化合物半導体基板上に形成された特許請求の範囲
第５項または第６項記載の電界効果トランジスタ負荷回
路。 - 【請求項８】ゲートとソースとが共通に駆動回路接続用
ノードに接続されたノーマリオン型の第１の電界効果ト
ランジスタと、 ドレインが高電源電位に接続され、ゲートが低電源電位
に接続され、ソースが前記第１の電界効果トランジスタ
のドレインに接続されたノーマリオン型の第２の電界効
果トランジスタとから構成される電界効果トランジスタ
負荷回路。 - 【請求項９】前記高電源電位は電源電位であり、前記低
電源電位は接地電位である特許請求の範囲第８項記載の
電界効果トランジスタ負荷回路。 - 【請求項１０】前記第１の電界効果トランジスタのトラ
ンジスタ利得係数値は、前記第２の電界効果トランジス
タのトランジスタ利得係数値よりも小さく設定された特
許請求の範囲第８項記載の電界効果トランジスタ負荷回
路。 - 【請求項１１】前記第１および第２の電界効果トランジ
スタのスレッショルド電圧の絶対値は、前記高電源電位
の値以下に設定された特許請求の範囲第10項記載の電界
効果トランジスタ負荷回路。 - 【請求項１２】前記第１および第２の電界効果トランジ
スタは、金属・半導体電界効果トランジスタで構成され
た特許請求の範囲第11項記載の電界効果トランジスタ負
荷回路。 - 【請求項１３】前記第１および第２の電界効果トランジ
スタは、PN接合型電界効果トランジスタで構成された特
許請求の範囲第11項記載の電界効果トランジスタ負荷回
路。 - 【請求項１４】前記第１および第２の電界効果トランジ
スタは、化合物半導体基板上に形成された特許請求の範
囲第12項または第13項記載の電界効果トランジスタ負荷
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32064787A JP2542022B2 (ja) | 1987-12-18 | 1987-12-18 | 電界効果トランジスタ負荷回路 |
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