KR100291153B1 - 스태틱램 - Google Patents

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KR100291153B1
KR100291153B1 KR1019970051518A KR19970051518A KR100291153B1 KR 100291153 B1 KR100291153 B1 KR 100291153B1 KR 1019970051518 A KR1019970051518 A KR 1019970051518A KR 19970051518 A KR19970051518 A KR 19970051518A KR 100291153 B1 KR100291153 B1 KR 100291153B1
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유우지 마쯔이
준지 몬덴
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명의 SRAM은 제1 전원 단자와 제1 노드 사이에 접속되는 제1 부하 저항기, 제1 전원 단자와 제2 노드 사이에 접속되는 제2 부하 저항기, 제1 노드와 제2 전원 단자 사이에 접속되는 소스-드레인 경로와, 제2 노드에 접속되는 게이트를 갖는 제1 구동 트랜지스터, 제2 노드와 제2 전원 단자 사이에 접속되는 소스-드레인 경로와, 제1 노드에 접속되는 게이트를 갖는 제2 구동 트랜지스터, 제1 노드와 제1 비트 라인 사이에 접속되는 소스-드레인 경로와, 워드 라인에 접속되는 게이트를 갖는 제1 스위칭 트랜지스터, 및 제1 노드와 제2 비트 라인 사이에 접속되는 소스-드레인 경로와, 워드 라인에 접속되는 게이트를 갖는 제2 스위칭 트랜지스터를 포함한다. 제1 및 제2 구동 트랜지스터들 각각은 감지 증폭기 회로와 외부 단자에 접속되는 버퍼 회로를 제외한 주변 회로를 구성하는 트랜지스터들의 게이트 길이보다 더 크나, 제1 및 제2 스위칭 트랜지스터들의 게이트 길이보다는 작은 게이트 길이를 갖는다.

Description

스태틱 램{STATIC RAM}
본 발명은 스태틱 램(SRAM)에 관한 것으로 특히, SRAM의 메모리 셀을 구성하는 트랜지스터에 관한 것이다.
오늘날, 고저항 부하형 SRAM은 가장 널리 알려진 형태의 SRAM이고, 각각 N형 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)과 고저항 부하로 구현된 메모리 셀들을 구비하고 있다. 이런 형태의 SRAM의 초소형 구조를 구현하기 위해, 메모리 셀, 디코더 회로 및 다른 회로들을 구성하는 트랜지스터에는 디자인 표준 사양에 의해 규정된 최소 크기가 제공된다. 그러나, 트랜지스터의 크기의 감소는 트랜지스터의 쇼트 채널 효과의 영향을 심화시켰다. 특히, 메모리 셀에서, 쇼트 채널 효과에 의해 구동 트랜지스터의 서브임계 전류(누설 전류)가 증가되어, 메모리 셀의 데이터 보유 특성을 악화시킨다. 이런 문제는 통상적으로 부하 전류를 증가시키기위해 부하 저항을 감소시킴으로써 해결되어왔다.
그러나, 부하 전류의 증가는 각 메모리 셀의 데이터 보유 전류의 증가로 바로 이어졌다. 이는 대기 상태에서 전력 소모가 작은 SRAM의 장점을 저하시킨다.
따라서, 본 발명의 목적은 데이터 보유 전류를 증가시키지 않고 메모리 셀의 데이터 보유 특성을 향상시킬 수 있는 SRAM을 제공하는 것이다.
본 발명의 SRAM은 제1 전원 단자와 제1 노드 사이에 접속되는 제1 부하 저항기, 제1 전원 단자와 제2 노드 사이에 접속되는 제2 부하 저항기, 제1 노드와 제2 전원 단자 사이에 접속되는 소스-드레인 경로와, 제2 노드에 접속되는 게이트를 갖는 제1 구동 트랜지스터, 제2 노드와 제2 전원 단자 사이에 접속되는 소스-드레인 경로와, 제1 노드에 접속되는 게이트를 갖는 제2 구동 트랜지스터, 제1 노드와 제1 비트 라인 사이에 접속되는 소스-드레인 경로와, 워드 라인에 접속되는 게이트를 갖는 제1 스위칭 트랜지스터, 및 제1 노드와 제2 비트 라인 사이에 접속되는 소스-드레인 경로와, 워드 라인에 접속되는 게이트를 갖는 제2 스위칭 트랜지스터를 구비한다. 제1 및 제2 구동 트랜지스터 각각의 게이트 길이는 감지 증폭기와 외부 단자에 접속되는 버퍼 회로를 제외한 주변 회로를 구성하는 트랜지스터들의 게이트들의 길이보다 더 크나, 제1 및 제2 스위칭 트랜지스터들의 게이트들의 길이보다는 작다.
도 1은 종래의 SRAM을 개략적으로 도시하는 블럭도.
도 2는 도 1의 SRAM 내에 포함되어 있는 버퍼 회로를 도시하는 회로도.
도 3은 SRAM 내에 또한 포함되어 있는 감지 증폭기 회로를 도시하는 회로도.
도 4는 SRAM 내에 더 포함되어 있는 메모리를 도시하는 회로도.
도 5는 SRAM 내에 부가적으로 포함되어 있는 메모리 셀을 나타내는 등가 회로.
도 6은 본 발명을 구현하는 SRAM 내에 포함되어 있는 메모리 셀을 구성하는 구동 트랜지스터를 도시하는 부분도.
도 7은 설명적인 실시예 내에 포함되어 있는 메모리 셀을 도시하는 평면도.
도 8은 SRAM의 메모리 셀을 구성하는 구동 트랜지스터들의 임계 계수와 게이트 길이간의 관계를 도시하는 그래프.
도 9는 구동 트랜지스터의 드레인 전류와 게이트 전압간의 관계를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : P웰
2 : 드레인
3 : 소스
4 : 게이트
5 : 게이트 전극
6 : 노드
7 : 전원 라인(Vcc)
8 : 접지 라인(GND)
9, 10 : 접촉홀
본 발명의 상술된 목적 및 다른 목적, 특징 그리고 장점들은 첨부된 도면을참조하여 이루어진 본 발명의 상세한 설명을 통해서 보다 명백해질 것이다.
본 발명의 보다 나은 이해를 위해, 도 1에 도시된 종래의 SRAM에 대해 간단한 설명을 하고자 한다. 도시된 바와 같이, SRAM은 메모리 셀들로 구성된 어레이, 즉, 메모리 셀 어레이, 이 메모리 셀 어레이에 데이터를 기입하고 메모리 셀 어레이로부터의 데이터를 판독하기 위한 감지 증폭기 회로(SA), X 디코더, Y 디코더, X 어드레스 버퍼, 및 Y 어드레스 버퍼를 포함한다. 그들 트랜지스터들 중 일부의 트랜지스터를 제외하고는, SRAM의 이들 구성 요소들은 디자인 표준 사양에 의해 규정된 최소 크기의 트랜지스터에 의해 구현된다. 도 1에서, 메모리 셀 어레이, 버퍼 회로 및 감지 증폭기 회로는 최소 크기의 트랜지스터가 아닌 트랜지스터들에 의해 구현된 소자들이다. 예로서, 최소 게이트 길이(L4)를 0.3㎛로 하자.
도 2에 도시된 바와 같이, 어드레스 버퍼들 각각은 제1 인버터 및 제1 인버터 다음에 이어지는 제2 인버터로 구성된다. 제1 인버터를 구성하는 트랜지스터들은 0.6㎛의 게이트 길이 L6을 갖는 반면 제2 인버터를 구성하는 트랜지스터들은 0.3㎛의 최소 게이트 길이 L4를 갖는다. 제1 인버터는 외부 단자에 접속된다. 제1 인버터를 구성하는 트랜지스터들에 최소의 크기가 제공되면, 이 트랜지스터들은 입력 신호에 대하여 과도하게 민감해지고, 어드레스 신호에 대해 잡음을 취하게 될 것이다. 이는 외부 단자에 접속되는 제1 인버터가 최소 크기보다 더 큰 게이트 길이를 갖기 때문이다.
도 3에 도시된 바와 같이, 감지 증폭기 회로를 구성하는 트랜지스터들은 0.6㎛의 게이트 길이 L5를 갖는다. 감지 증폭기 회로는 작은 전위차를 증폭하는데 이용되기 때문에, 게이트 길이의 스캐터링에 기인하는 기능적 불량이 없어야 한다. 이러한 요구 조건을 충족시키기 위해, 감지 증폭기 회로에는 더 큰 게이트 길이를 갖는 게이트 길이가 제공되어, 트랜지스터의 능력으로 스캐터링을 비교적 감소시키는 것이 가능하다.
상술된 회로 소자들은 통상 더 큰 게이트 길이를 갖는 트랜지스터에 의해 구현되었다. 본 발명은, 메모리 셀을 구성하는 트랜지스터들 가운데, 최소 크기의 트랜지스터로 구현된 구동 트랜지스터의 크기에 주의를 집중한다는 점에서 당 기술에서는 전혀 새로운 것이다.
도 4는 고저항 부하형 SRAM 내에 포함되어 있는 메모리 셀을 도시한다. 도시된 바와 같이, 메모리 셀은 MOSFET에 의해 구현된 N형 구동 트랜지스터 Tr1 및 Tr2를 포함한다. 각각 고저항을 갖는 저항기 R1 및 R2는 메모리 노드 N1 및 N2를 경유해서 구동 트랜지스터 Tr1 및 Tr2에 각각 접속된다. 트랜지스터 Tr1 및 Tr2는 교대로 접속되는 드레인 및 게이트를 구비하여, 플립-플롭을 구성한다. 스위칭 트랜지스터 Tr3 및 Tr4는 비트 라인(11 및 12)에 의해서 노드 N1 및 N2에 각각 접속되고 워드 라인(13)에 의해 제어된다.
위의 노드 N1 및 N2는 하이 데이터 및 로우 데이터를 각각 저장한다고 가정하자. 데이터를 메모리 셀 내에 안정적으로 보유하기 위해, 노드 N1의 전위는 구동 트랜지스터 Tr2의 임계전압 Vt보다 충분히 높아야 한다. 노드 N1의 전위가 임계전압 Vt보다 충분히 높은지에 대한 여부, 즉, 메모의 안정성(보유 특성)은 저항기 R1의 저항 및 다른 구동 트랜지스터 Tr2의 서브임계 전류 IT1에 의해 결정된다.
도 5는 구동 트랜지스터 Tr1이 이상적인 트랜지스터 Tr0 및 저항 RSD로 대치된다는 것을 제외하고는 도 4의 메모리 셀을 나타내는 등가 회로를 도시한다. 이상적인 트랜지스터 Tr0은 자신의 게이트 전압이 0V가 되는 경우 어떠한 누설 전류도 흐르게 하지 않는다. 저항 RSD는 트랜지스터 Tr1의 게이트에 0V가 인가되는 경우 실제 구동 트랜지스터 Tr1의 소스와 드레인 사이에서 유지된다.
전원 전압 Vcc를 가정하면, 노드 N1의 전위가 저항 분배를 기초로 다음과 같이 표현된다.
Vcc × RSD/ (R1 + RSD)
저항기 R1 및 R2의 저항이 낮으면, 노드 N1의 전위는 증가하고 하이 데이터가 쉽게 유지되게 한다. 그러나, 이러한 저항기 R1 및 R2의 저항은 전류 IR2를 증가시켜서 노드 N2에서 저항기 R2로 흐르게 함으로써 메모리 셀의 데이터 보유 전류를 증가시킨다.
서브임계 전압 IT1의 증가는 저항 RSD의 감소를 의미한다. 결과적으로, 노드 N1의 전위는 낮아져서 메모리 셀의 보유 특성을 저하시킨다. 일반적으로, 안정한 고부하 저항형 메모리 셀은 서브임계 전압 IT1이 부하 전류에 대하여 한 자릿수 이상 감소되지 않으면 성취가 될 수 없다.
본 발명을 구현하는 스태틱 램은 도 6 및 도 7을 참조하여 설명될 것이다.도 6은 스태틱 SRAM에 포함되어 있는 구동 트랜지스터 Tr1을 도시하는 도면이고, 도 7은 트랜지스터 Tr1을 포함하는 메모리 셀 부분의 평면도이다. 도시된 바와 같이, 트랜지스터 Tr1은 N웰(2 및 3)이 형성되는 P웰을 포함한다. N웰(2 및 3)은 드레인 및 소스를 각각 구성한다. 게이트 영역(4) 및 게이트 전극(G1)(5)은 N웰(2 및 3) 사이에 제공된다. N웰(2)은 노드(6)를 경유하여 고저항을 갖는 저항기 R1에 접속되고 다음으로, 접촉홀(9)을 통해 전원 라인(Vcc)에 접속된다. N웰(3)은 접촉홀(10)을 경유하여 접지 라인(GND)에 접속된다.
메모리 셀 내에 포함되어 있는 스위칭 트랜지스터(Tr3 및 Tr4)에는 메모리 셀 내에 역시 포함되어 있는 구동 트랜지스터(Tr1 및 Tr2)보다 더 낮은 구동력이 제공되어, 메모리 셀 내에 저장되어 있는 데이터가 반전되는 것을 막아 준다. 특히, 스위칭 트랜지스터의 게이트 길이는 구동력을 감소시키기 위해서 증가된다. 스위칭 트랜지스터에 0.6㎛의 게이트 길이를 제공하고 구동 트랜지스터에 0.3㎛의 최소 게이트 길이를 제공하는 것이 관례적이었다. 그러나, 이는 쇼트 채널 효과로 인해 구동 트랜지스터의 서브임계 전압을 증가시켜서, 메모리 셀의 보유 특성을 악화시킨다.
이상의 견지에서, 본 발명에 따르면, 구동 트랜지스터들 각각은 주변 회로를 구성하는 트랜지스터의 최소 크기(예시적 실시예에서는 0.3㎛) 보다 더 큰 0.5㎛의 게이트 길이를 갖는다. 스위칭 트랜지스터들 각각은 0.6㎛의 게이트 길이(L4)를 갖기 때문에, 위의 구동 트랜지스터들보다 더 낮은 구동력을 갖고 데이터가 반전되는 것을 방지한다. 일반적으로, 주변 회로들은 감지 증폭기 회로 및 외부 단자에접속되는 버퍼 회로를 포함한다. 본 발명에 따르면, 감지 증폭기 회로 및 버퍼 회로들 각각은 게이트 길이가 최소값보다 큰 트랜지스터들을 포함하기 때문에 배제된다. 도 1에 도시된 각각의 디코더 회로에서, 모든 트랜지스터들은 최소값을 갖는다. 따라서, 위의 구동 트랜지스터들의 게이트 길이는 디코더 회로의 트랜지스터들의 게이트 길이보다 더 길다.
일반적으로, 트랜지스터의 서브임계 전류는 쇼트 채널 효과로 인해 게이트 길이 L의 감소에 따라 증가한다. 도 8은 서브 임계 계수 S와 트랜지스터의 게이트 길이 L간의 관계를 도시한다. 도시된 바와 같이, 서브임계 계수 S는 게이트 길이 L이 0.5㎛보다 큰 경우 실제로 일정하게 유지된다. 그러나, 서브임계 계수 S는 게이트 길이 L이 0.5㎛보다 더 작은 경우 증가한다.
상술된 임계 계수 S는 트랜지스터의 드레인 전류가 한 자릿수만큼 변하게 하기 위해 임계 전압 Vt보다 더 낮은 트랜지스터의 게이트 전압이 변해야 하는 만큼의 양을 나타낸다. 따라서, 서브임계 계수 S의 증가는 서브임계 전류의 증가를 의미한다.
예시된 실시예에서는, 최소 게이트 길이가 0.3㎛인 트랜지스터가 사용된다. 논리 회로 및 디코더를 포함하는 SRAM의 주변 회로의 경우에서는, 트랜지스터의 동작 속도가 중요하지, 즉, 최소 게이트 길이 L에 기인하는 임계 전류의 증가는 심각한 문제가 아니다. 이러한 이유로, 주변 회로의 트랜지스터들은 0.3㎛의 게이트 길이를 갖는 N형 MOSFET에 의해 구현된다.
메모리 셀의 경우에 대해서는, 구동 트랜지스터의 게이트 길이 L이 최소 크기인 0.3㎛로 선택되면, 임계 전류는 증가하고 하이 데이터를 저장하는 노드의 전위는 낮아진다. 그 결과, 메모리 셀의 보유 특성은 악화된다. 가장 최악의 경우, 위의 메모리 셀의 데이터는 판독되는 경우 파괴된다.
N형 트랜지스터의 게이트 길이 L을 가정해 보고, 또한 메모리 셀의 구동 트랜지스터를 구현하는 것과, 서브임계 계수 S가 도 8에 도시된 관계를 갖는다고 가정하자. 그러면, 서브임계 계수 S는 게이트 길이 L이 0.3㎛일 때 130 ㎷/decade이거나 게이트 길이 L이 0.5㎛일 때 90 ㎷/decade이다.
서로 상이한 종류의 N형 트랜지스터가 도 8에 도시된 서브임계 계수 S를 갖고, 각각 0. 3㎛과 0.5㎛의 게이트 길이와, 0.6 V의 임계 전압을 갖는다고 가정하자. 도 9는 이상의 조건에서 결정된 임계 전류 IVT와 게이트 전압 VG간의 관계를 도시한다. 도 9에서, 임계 전류 IVT는 0.6 V의 게이트 전압에 상응한다.
도 9에 도시된 바와 같이, 서브 전류 IVT는 대수적으로 변하는 반면, 게이트 전압 VG는 0V에서 0.6V의 임계 전압 Vt까지 변한다. 그러면, 0V의 게이트 전압 VG에 대응하는 서브임계 전류 IVT는 게이트 길이 L이 0.3㎛인 경우 대략 lT1× 10-4.6이고 게이트 길이 L이 0.5㎛인 경우 대략 lT1× 10-6.6이 된다는 것을 알 수 있다. 두 개의 임계 전류 IVT는 거의 두 자릿수만큼 서로 다르다. 따라서, 구동 트랜지스터의 게이트 길이 L을 0.5㎛에서 0.3㎛로 감소시키려 하는 경우, 0.5㎛의 게이트길이 L에서 사용 가능한 특성과 동등한 데이터 보유 특성은 부항 저항 R1 및 R2 각각이 두 개의 계수만큼 감소되지 않으면 얻어지지 않는다. 그러나, 이는 메모리 셀의 데이터 보류 전류를 증가시켜서 전력 소모를 심화시킨다.
데이터 보유 전류를 감소시키면서도, 데이터 보유 특성을 보존하기 위해서는, 메모리 셀의 N형 구동 트랜지스터의 게이트 길이를 SRAM의 최소 게이트 길이 L보다 크게 만들 필요가 있다. 최소 게이트 길이 L이 0.3㎛이면, 구동 트랜지스터의 게이트 길이는 0.5㎛만이 되어야 한다.
요약하면, 본 발명에 따라서, SRAM의 메모리 셀을 구성하는 N형 구동 트랜지스터들은 주변 회로를 구성하는 N형 트랜지스터들의 게이트 길이보다 더 큰 게이트 길이를 갖는다. 이러한 구성으로, 메모리 셀은 개선된 보유 특성을 성취하여 데이터 보유 전류를 감소시킨다.
본 발명이 특정 실시예를 참조하여 설명되었지만, 이 설명은 제한하는 의미로서 구성된 것을 의미하는 것이 아니다. 본 발명의 설명을 참조하여 볼 때 당 기술에 통상의 지식을 가진 자에게는 개시된 실시예에 있어서 다양한 수정이 있을 수 있다는 것이 명백해질 것이다. 따라서 첨부된 청구 범위는 본 발명의 기술 사상에서 벗어남이 없이 어떠한 변형도 포괄할 수 있을 것이라고 예측된다.

Claims (5)

  1. SRAM에 있어서,
    제1 전원 단자와 제1 노드 사이에 접속되는 제1 부하 저항기;
    상기 제1 전원 단자와 제2 노드 사이에 접속되는 제2 부하 저항기;
    상기 제1노드와 제2 전원 단자 사이에 접속되는 소스-드레인 경로와, 상기 제2 노드에 접속되는 게이트를 구비한 제1 구동 트랜지스터;
    상기 제2 노드와 상기 제2 전원 단자 사이에 접속되는 소스-드레인 경로와, 상기 제1 노드에 접속되는 게이트를 구비한 제2 구동 트랜지스터;
    상기 제1 노드와 제1 비트 라인 사이에 접속되는 소스-드레인 경로와, 워드 라인에 접속되는 게이트를 구비한 제1 스위칭 트랜지스터; 및
    상기 제1 노드와 제2 비트 라인 사이에 접속되는 소스-드레인 경로와, 상기 워드 라인에 접속되는 게이트를 구비한 제2 스위칭 트랜지스터를 포함하며,
    상기 제1 및 제2 구동 트랜지스터 각각은 감지 증폭기 회로와 외부 단자에 접속되는 버퍼 회로를 제외한 주변 회로를 구성하는 트랜지스터들의 게이트 길이보다 더 크고, 상기 제1 및 제2 스위칭 트랜지스터들의 게이트 길이보다는 더 작은 게이트 길이를 갖는 것을 특징으로 하는 SRAM.
  2. 제1항에 있어서, 상기 제2 구동 트랜지스터와 상기 제1 및 제2 스위칭 트랜지스터 각각은 N형 MOSFET을 포함하는 것을 특징으로 하는 SRAM.
  3. 제1항에 있어서, 상기 주변 회로는 디코더 회로를 포함하는 것을 특징으로 하는 SRAM.
  4. 제1항에 있어서, 상기 제1 및 제2 구동 트랜지스터들의 게이트 길이는 대략 0.5㎛인 것을 특징으로 하는 SRAM.
  5. SRAM에 있어서,
    어레이로 배열된 메모리 셀을 포함하는 메모리 셀 어레이;
    외부 단자를 경유하여 어드레스 입력을 수신하기 위한 어드레스 버퍼 회로;
    상기 어드레스 버퍼 회로에 접속되는 디코더 회로; 및
    입력/출력 버퍼에 접속되는 감지 증폭기 회로를 포함하고,상기 메모리 셀들을 구성하는 트랜지스터들 각각은 상기 디코더 회로를 구성하는 트랜지스터들의 게이트 길이보다도 더 큰 게이트 길이를 갖는 것을 특징으로 하는 SRAM.
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JP96-267441 1996-10-08
JP8267441A JP2976903B2 (ja) 1996-10-08 1996-10-08 半導体記憶装置

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